KR20110012370A - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 어레이 기판의 제조방법에 관한 것으로, 본 발명에 따른 박막트랜지스터 어레이기판의 제조방법은 기판상에 제1 마스크 공정을 수행하여 게이트 라인, 게이트 전극, 게이트 패드를 형성하는 단계와, 상기 게이트 라인, 게이트 전극, 게이트 패드가 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고, 제2 마스크공정을 수행하여 상기 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 반도체층 및 게이트 절연막을 식각하여 게이트 패드용 콘택홀을 형성하는 단계와, 상기 기판에 형성된 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 반도체층을 건식식각하여 제1 반도체 패턴을 형성하는 단계를 포함하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 반도체층을 건식식각하여 제1 반도체 패턴을 형성하는 단계는 SF6, O2, He를 혼합한 혼합가스를 식각가스로 사용하여 수행한다.
Figure P1020090070063
반도체층, 건식식각

Description

박막 트랜지스터 어레이 기판의 제조방법{Method for manufacturing a thin film transistor array substrate}
본 발명은 액정표시장치의 제조방법에 관한 것으로, 더욱 상세하게는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상적으로 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시 장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다.
박막 트랜지스터 어레이 기판은 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터와 화소전극을 구비한다. 박막 트랜지스터(thin film transistor: 이하는 TFT라 지칭함)는 게이트라인으로부터의 게이트신호에 응답하여 데이터라인으로부터의 데이터 신호를 화소전극으로 공급한다. 투명도전층으로 형성된 화소전극은 TFT로부터의 데이터신호를 공급하여 액정이 구동되게 한다. 액정은 화소전극의 데이터 신호와 공통전극의 공통전압에 의해 형성된 전계에 따라 회전하여 광투과율을 조절함으로써 계조가 구현된다. 이때, 공통전극은 액정구동시 기준이 되는 공통전압이 공급되되, 박막 트랜지스터 어레이 기판 또는 칼라필터 어레이 기판 중 어느 한 곳에 형성될 수 있다.
이러한 액정 패널의 박막 트랜지스터 어레이 기판은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크공정은 박막증착공정, 세정 공정, 포토리소그래피공정, 식각공정, 스트립공정, 검사공정 등과 같은 다수의 공정을 포함한다.
그러나, 다수의 마스크공정이 요구됨에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 주요 원인이 되고 있다. 이에 따라 박막 트랜지스터 어레이 기판은 5마스크공정에서 회절노광마스크를 이용하여 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
여기서, 4 마스크 공정은 게이트 패턴들을 형성하기 위한 제 1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴을 형성하기 위해, 회절 노광마스크를 사용한 제 2 마스크 공정과, 보호막패턴을 형성하기 위한 제 3 마스크 공정과, 투명전극 패턴들을 형성하기 위한 제 4 마스크 공정으로 이루어진다.
그러나, 상기 4마스크 공정 역시 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
본 발명의 목적은 마스크 수를 줄여 제조단가를 줄일 있도록 하는 박막 트랜지스터 어레이 기판의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 어레이기판의 제조방법은 기판상에 제1 마스크 공정을 수행하여 게이트 라인, 게이트 전극, 게이트 패드를 형성하는 단계와, 상기 게이트 라인, 게이트 전극, 게이트 패드가 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고, 제2 마스크공정을 수행하여 상기 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 반도체층 및 게이트 절연막을 식각하여 게이트 패드용 콘택홀을 형성하는 단계와, 상기 기판에 형성된 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 반도체층을 건식식각하여 제1 반도체 패턴을 형성하는 단계와, 상기 제1 반도체 패턴이 형성된 기판 상에 제2 금속막 및 제3 금속막을 형성한 후, 제3 마스크공정을 수행하여 제3 포토레지스트 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 식각 마스크로 상기 제3 금속막, 제2 금속막 및 게이트 절연막의 일부에 식각공정을 수행하여 소스 전극 및 드레인 전극, 스토리지 커패시터 상부전극 패턴, 화소전극 패턴, 공통전극 패턴, 데이터라인 패턴, 게이트 패드 패턴을 형성하는 단계와, 상기 소스전극 및 드레인전극을 식각 마스크로 상기 제1 반 도체 패턴을 식각하여 제2 반도체 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 에싱하여 제4 포토레지스트 패턴을 형성하는 단계와, 상기 제4 포토레지스트 패턴이 형성된 기판 상에 절연막을 형성하여, 스토리지 커패시터 상부전극, 데이터라인, 박막 트랜지스터를 형성하는 단계와, 상기 기판 상에 리프트오프공정을 수행하여 제4 포토레지스트 패턴을 제거하는 단계와, 상기 기판상의 노출된 상기 제3 금속막을 제거하여 화소전극, 공통전극, 게이트 패드, 스토리지 커패시터 상부전극을 형성하는 단계를 포함하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 반도체층을 건식식각하여 제1 반도체 패턴을 형성하는 단계는 SF6, O2, He를 혼합한 혼합가스를 식각가스로 사용하여 수행한다.
상기 제2 마스크 및 제3 마스크는 3개의 서로 다른 투과율을 갖는 마스크이고, 상기 O2의 함량비는 상기 혼합가스의 10~40%이다.
상기 제3 포토레지스트 패턴을 이용한 식각공정 후 형성된 소스 전극 및 드레인 전극, 스토리지 커패시터 상부전극 패턴, 화소전극 패턴, 공통전극 패턴, 데이터라인 패턴, 게이트 패드 패턴은 상기 제3 포토레지스트 패턴보다 좁은 폭을 갖도록 형성되고, 상기 제3 포토레지스트 패턴보다 좁은 폭을 갖는 제3 포토레지스트 패턴을 이용한 식각공정 후 형성된 소스 전극 및 드레인 전극, 스토리지 커패시터 상부전극 패턴, 화소전극 패턴, 공통전극 패턴, 데이터라인 패턴, 게이트 패드 패턴은 상기 제4 포토레지스트 패턴보다 좁은 폭을 갖도록 형성된다.
상기 제4 포토레지스트 패턴은 상기 화소전극 패턴, 공통전극 패턴, 게이트 패드 패턴, 스토리지 커패시터 상부전극 패턴 상부에 형성되고, 상기 제1 금속막은 Cu이고, 제2 금속막은 MoTi이고, 제3 금속막은 Cu이다.
본 발명에 따른 박막트랜지스터 어레이기판의 제조방법은 3 마스크공정을 이용함으로써, 제조공정을 단순화하여 제조단가를 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 박막트랜지스터 어레이기판의 제조방법은 반도체층의 식각 공정시 O2가 포함된 상기 혼합가스를 사용함으로써, 게이트 패드용 콘택홀을 통해 노출된 게이트 패드에 발생되는 데미지(damage)를 줄일 수 있게 되고, 반도체층의 식각속도(etch rate)와 선택비(selectivity)를 확보할 수 있게 되어 원하는 반도체 패턴을 얻을 수 있게 되는 효과가 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 박막트랜지스터 어레이기판의 제조방법을 설명하기 위한 공정순서도이다.
도 1a를 참조하면, 기판(10)상에 제1 마스크 공정을 수행하여 게이트 라인(12a), 게이트 전극(12b), 게이트 패드(12c)를 형성한다.
한편, 상기 기판(10)은 게이트 패드가 형성되는 영역(G-PAD), 데이터 패드가 형성되는 영역(D-PAD), 화소영역(PXL), 데이터 라인이 형성되는 영역(D-Line), 게이트 라인이 형성되는 영역(G-line), 커패시터가 형성되는 영역(Cst), 박막 트랜지 스터가 형성되는 영역(TFT)으로 구분 정의되어 있다. 여기서, 게이트 라인이 형성되는 영역(G-line)과 커패시터가 형성되는 영역(Cst)의 구조가 동일하므로, 게이트라인이 형성되는 영역(G-line, Cst)으로 통합하여 설명하고, 게이트 패드가 형성되는 영역(G-PAD)과 데이터 패드가 형성되는 영역(D-PAD)의 구조가 동일하므로, 게이트 패드가 형성되는 영역(G-PAD, D-PAD)으로 통합하여 설명한다.
상기 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c)는 기판(10) 상에 제1 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제1 마스크를 이용한 사진공정을 수행하여 제1 포토 레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 금속막을 식각함으로써 형성된다.
상기 제1 금속층은 구리(Cu)층을 사용한다.
이때, 스토리지 커패시터의 하부전극(12b)은 게이트 라인(12b)과 동일한 형상을 가지며, 동일한 형성공정을 통해 형성되고, 데이터 패드는 게이트 패드(12c)와 동일한 형상을 가지며, 동일한 형성공정을 통해 형성된다.
이어, 도 1b에 도시된 바와 같이, 게이트 전극(12a), 게이트 라인(12b) 및 게이트 패드(12c)가 형성된 기판(10) 상에 게이트 절연막(14), 반도체층(16a)을 순차적으로 형성한 후, 반도체층(16a) 상에 제2 포토레지스트 패턴(200a)을 형성한다.
상기 제2 포토레지스트 패턴(200a)은 반도체층(16a) 상에 포토레지스트를 형성한 후, 제2 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영 역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다. 이때, 반투과영역은 차단영역보다 투과율이 높은 영역으로써, 사진공정을 통해 형성되는 반투과영역에서의 포토레지스트 패턴의 두께는 차단영역에서의 포토레지스트 패턴의 두께보다 낮게 형성된다.
따라서, 차단영역은 박막 트랜지스터가 형성되는 영역(TFT)의 게이트 전극에 상응하는 영역에 배치되고, 투과영역은 게이트 패드가 형성되는 영역(G-Pad)이 배치되고, 반투과영역은 차단영역 및 투과영역이 배치되는 영역을 제외한 나머지 영역에 배치된다.
이어, 도 1c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(200a)이 형성된 기판(10)에 게이트 패드용 콘택홀(22a)을 형성한다.
상기 게이트 패드용 콘택홀(22a)은 기판(10)상에 형성된 제2 포토레지스트 패턴(20a)을 식각 마스크로 식각함으로써 형성된다. 다시 말해, 상기 제2 포토레지스트 패턴(20a)은 게이트 패드(G-Pad)가 형성되는 영역에서 반도체층(16a)이 노출되도록 형성되므로, 상기 식각공정을 통해 반도체층(16a) 및 게이트 절연막(14a)을를 패터닝하여 게이트 패드용 콘택홀(22a)을 형성한다.
다음으로, 게이트 패드용 콘택홀(22a)이 형성된 기판(10)상에 제3 포토레지스트 패턴(200b)을 형성한다.
제3 포토레지스트 패턴(200b)은 상기 제2 포토레지스트 패턴(200a)에 에싱공정을 수행하여 제2 포토레지스트 패턴(200a)의 두께 일부를 제거함으로써 형성된다. 이로써, 제3 포토레지스트 패턴(200b)은 박막 트랜지스터(TFT)의 게이트 전 극(12b)에 상응하는 영역에 일부 두께가 잔존하게 된다.
이어, 도 1d에 도시된 바와 같이, 제3 포토레지스트 패턴(200b)을 식각 마스크로 반도체층(16a)을 건식 식각하여 제1 반도체 패턴(16b)을 형성한다.
이때, 상기 식각 공정은 SF6, O2, He를 혼합한 혼합가스를 식각가스로 사용하되, O2의 함량비는 상기 혼합가스의 10~40% 정도가 되도록 하고, He는 건식식각공정시 사용되는 플라즈마 건식식각장비의 플라즈마가 골고루 퍼지도록 소량만 첨가하도록 한다.
그리고, 플라즈마 건식식각장비는 13.56±5Mhz정도의 주파수, 90±5mm정도의 상부전극 및 하부전극의 갭(gap), 90±5mT정도의 압력, 10±5KW정도의 파워, 40±5도 정도의 플라즈마 건식식각장비의 탑(top)의 온도, 40±5도 정도의 플라즈마식각장비의 벽(wall)의 온도, 50±5도 정도의 플라즈마식각장비의 바텀(bottom)의 온도를갖는 공정조건에서 수행된다.
상기 반도체층(16a)의 식각 공정시 O2가 포함된 상기 혼합가스를 사용함으로써, 게이트 패드용 콘택홀(22a)을 통해 노출된 게이트 패드(12c)는 데미지(damage)를 입을 확률을 줄일 수 있고, 반도체층의 식각속도(etch rate)와 선택비(selectivity)를 확보할 수 있게 되어 원하는 반도체 패턴을 얻을 수 있게 된다.
도 2는 O2가 포함된 혼합가스의 양에 따른 반도체층의 식각속도(etch rate)를 도시한 그래프로써, O2의 함량비가 상기 혼합가스의 10~ 40% 정도일 때, 원하는 반도체 패턴을 얻을 수 있는 반도체층의 분당 식각속도인 1000~1500Å를 확보할 수 있게 된다.
한편, O2의 함량비가 상기 혼합가스의 0~9% 정도가 되면, 게이트 패드용 콘택홀(22a)을 통해 노출된 게이트 패드(12c)는 데미지(damage)를 입을 확률이 높을 수 있다.
따라서, 게이트 패드용 콘택홀(22a)을 통해 노출된 게이트 패드(12c)가 데미지(damage)를 입을 확률을 줄일 수 있으면서 동시에 반도체층의 식각속도(etch rate)와 선택비(selectivity)를 확보할 수 있도록 하기 위해, O2의 함량비는 상기 혼합가스의 10~40% 정도가 되도록 한다.
이어, 도 1e에 도시된 바와 같이, 제1 반도체 패턴(16b)이 형성된 기판(10)상에 제2 금속막(18a) 및 제3 금속막(20a)을 순차적으로 형성한다.
이때, 제2 금속막(18a)는 Moti고, 제3 금속막(20a)은 Cu이다.
다음으로, 도 1f에 도시된 바와 같이, 제2 금속막(18a) 및 제3 금속막(20a)이 형성된 기판(10) 상에 제4 포토레지스트 패턴(200c)을 형성한다.
제4 포토레지스트 패턴(200c)은 반도체층(16a) 상에 포토레지스트를 형성한 후, 제3 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다. 이때, 반투과영역은 차단영역보다 투과율이 높은 영역으로써, 사진공정을 통해 형성되는 반투과영역에서의 포토레지스트 패턴의 두께는 차단영역에서의 포토 레지스트 패턴의 두께보다 낮게 형성된다.
따라서, 차단영역은 게이트 패드가 형성되는 영역(G-PAD, D-PAD), 화소영역(PXL)의 일부, 게이트라인이 형성되는 영역(G-line, Cst) 및 박막 트랜지스터(TFT)의 소스 전극이 형성되는 영역에 배치되고, 반투과영역은 데이터 라인이 형성되는 영역(D-Line) 및 박막 트랜지스터(TFT)의 드레인전극이 형성되는 영역에 배치되고, 투과영역은 차단영역 및 반투과영역이 배치되는 영역을 제외한 나머지 영역에 배치된다.
이어, 도 1g에 도시된 바와 같이, 상기 제4 포토레지스트 패턴(200c)을 식각 마스크로 제3 금속막(20a), 제2 금속막(18a) 및 게이트 절연막(14)의 일부 두께를 습식식각하여 드레인 전극(22a) 및 소스 전극(22b), 스토리지 커패시터 상부전극 패턴(22c), 화소전극 패턴(22d), 공통전극 패턴(22e), 데이터라인 패턴(22f), 게이트 패드 패턴(22g)을 형성한다.
이때, 게이트 절연막(14)가 일부 두께 제거됨으로써 소정 깊이의 홈이 형성되고, 제4 포토레지스트 패턴(200c)을 식각 마스크로 제3 금속막(20a), 제2 금속막(18a)에 습식식각공정을 수행하게 되면, 제4 포토레지스트 패턴(200c)보다 좁은 폭을 갖는 소스 전극(22b) 및 드레인 전극(22a), 스토리지 커패시터 상부전극패턴(22c), 화소전극 패턴(22d), 공통전극 패턴(22e), 데이터라인 패턴(22f), 게이트 패드 패턴(22g)을 형성하게 된다.
다음으로, 도 1h에 도시된 바와 같이, 기판(10)상에 형성된 소스 전극(22b) 및 드레인 전극(22a)을 식각 마스크로 제1 반도체 패턴(16b)을 식각하여 제2 반도 체패턴(16c)을 형성한다.
이때, 제1 반도체 패턴(16b)는 비정질 실리콘층 및 n+ 비정질 실리콘층으로 형성되는 데, 상기 식각공정을 통해 제1 반도체 패턴의 일부가 패터닝되는 공정에서는 n+ 비정질 실리콘층만 제거되고, 비정질 실리콘층은 잔존한다(즉, 제2 반도체 패턴(16c)는 비정질 실리콘층이다).
이어, 상기 제4 포토레지스트 패턴(200c)을 에싱하여 제5 포토레지스트 패턴(200d)을 형성한다.
제5 포토레지스트 패턴(200d)은 제4 포토레지스트 패턴(200c)의 두께 일부를 제거함으로써 형성된다. 이때, 제4 포토레지스트 패턴(200c)이 에싱됨으로써, 데이터라인 패턴(22f), 소스 전극(22b) 및 드레인 전극(22a)의 제3 금속막(20b) 상부는 노출되고, 화소전극 패턴(22d), 공통전극 패턴(22e), 게이트 패드 패턴(22g), 스토리지 커패시터 상부전극 패턴(22c) 상부에는 제5 포토레지스트 패턴(200d)이 형성된다.
이때, 제4 포토레지스트 패턴(200c)보다 좁은 폭을 갖는 소스 전극(22b) 및 드레인 전극(22a), 스토리지 커패시터 상부전극패턴(22c), 화소전극 패턴(22d), 공통전극 패턴(22e), 데이터라인 패턴(22f), 게이트 패드 패턴(22g)은 제4 포토레지스트 패턴의 일부 두께만 제거된 제5 포토레지스트 패턴(200d)보다 좁은 폭을 갖게 된다.
이어, 도 1i에 도시된 바와 같이, 제5 포토레지스트 패턴(200d)이 형성된 기판(10) 상에 스퍼터링 공정을 통해 절연막(24a)을 형성한다.
절연막(24a)은 제5 포토레지스트 패턴(200d) 상부에 형성되고, 화소영역(PXL)의 공통전극 패턴(22e)들 사이의 게이트 절연막(14)에 형성된 홈에 형성되고, 데이터 라인 패턴(22f)이 형성된 데이터 라인이 형성되는 영역(D-Line) 상에 형성되고, 박막트랜지스터가 형성되는 영역(TFT)의 드레인전극(22a), 소스전극(22d),제2 반도체 패턴(16c) 상에 형성된다.
이때, 제5 포토레지스트 패턴(200d)보다 좁은 폭을 갖는 소스 전극(22b) 및 드레인 전극(22a), 스토리지 커패시터 상부전극패턴(22c), 화소전극 패턴(22d), 공통전극 패턴(22e), 데이터라인 패턴(22f), 게이트패드 패턴(22g) 상에 형성된 절연막(24a)으로 인해, 게이트 패드가 형성되는 영역(G-PAD, D-PAD), 데이터 라인이 형성되는 영역(D-Line), 화소영역(PXL), 게이트라인이 형성되는 영역(G-line, Cst) 및 박막 트랜지스터가 형성되는 영역(TFT)들간이 서로 연결되지 않고, 단절되어 있고, 화소영역(PXL)들간의 화소전극 패턴, 공통전극 패턴들간도 서로 연결되지 않고, 단절되어 있다.
이로써, 절연막(24a)이 형성된 스토리지 커패시터 상부전극패턴(22c)은 스토리지 커패시터 상부전극이 되고, 절연막(24a)이 형성된 데이터라인 패턴(22f)는 데이터라인이 되고, 절연막(24a)가 형성된 드레인전극(22a), 소스전극(22d) 및 제2 반도체 패턴(16c)은 박막 트랜지스터(TFT)을 형성한다.
다음으로, 도 1j에 도시된 바와 같이, 절연막(24a)가 형성된 기판(10)상에 리프트 오프(lift-off)공정을 수행하여 제5 포토레지스트 패턴(200d)을 제거한다.
이로써, 제5 포토레지스트 패턴(200d) 하부에 형성된 화소전극 패턴(22d), 공통전극 패턴(22e), 게이트패드 패턴(22g), 스토리지 커패시터 상부전극 패턴(22c)의 제3 금속막(20b)이 노출된다.
마지막으로, 도 1k에 도시된 바와 같이, 화소전극 패턴(22d), 공통전극 패턴(22e), 게이트패드 패턴(22g), 스토리지 커패시터 상부전극 패턴(22c)의 제3 금속막(20b)을 제거함으로써, 본 공정을 완료한다.
즉, 제3 금속막(20b)이 제거된 공통전극 패턴(22e)은 공통전극(22i)이 되고, 제3 금속막(20b)이 제거된 화소전극 패턴(22d)은 화소전극(22j)이 되고, 제3 금속막(20b)가 제거된 게이트 패드 패턴(22g)는 게이트 패드(22k)가 되고, 제3 금속막(20b)가 제거된 스토리지 커패시터 상부전극 패턴(22c)은 스토리지 커패시터 상부전극(22h)이 된다.
이상에서 살펴본 바와 같이, 본 발명은 3 마스크공정을 이용함으로써, 제조공정을 단순화하여 제조단가를 줄일 수 있다.
또한, 본 발명은 반도체층의 식각 공정시 O2가 포함된 상기 혼합가스를 사용함으로써, 게이트 패드용 콘택홀을 통해 노출된 게이트 패드에 발생되는 데미지(damage)를 줄일 수 있게 되고, 반도체층의 식각속도(etch rate)와 선택비(selectivity)를 확보할 수 있게 되어 원하는 반도체 패턴을 얻을 수 있게 된다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 박막트랜지스터 어레이기판의 제조방법을 설명하기 위한 공정순서도
도 2는 O2가 포함된 혼합가스의 양에 따른 반도체층의 식각속도(etch rate)를 도시한 그래프

Claims (7)

  1. 기판상에 제1 마스크 공정을 수행하여 게이트 라인, 게이트 전극, 게이트 패드를 형성하는 단계와,
    상기 게이트 라인, 게이트 전극, 게이트 패드가 형성된 기판 상에 게이트 절연막 및 반도체층을 형성하고, 제2 마스크공정을 수행하여 상기 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 반도체층 및 게이트 절연막을 식각하여 게이트 패드용 콘택홀을 형성하는 단계와,
    상기 기판에 형성된 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 식각 마스크로 상기 반도체층을 건식식각하여 제1 반도체 패턴을 형성하는 단계와,
    상기 제1 반도체 패턴이 형성된 기판 상에 제2 금속막 및 제3 금속막을 형성한 후, 제3 마스크공정을 수행하여 제3 포토레지스트 패턴을 형성하는 단계와,
    상기 제3 포토레지스트 패턴을 식각 마스크로 상기 제3 금속막, 제2 금속막 및 게이트 절연막의 일부에 식각공정을 수행하여 소스 전극 및 드레인 전극, 스토리지 커패시터 상부전극 패턴, 화소전극 패턴, 공통전극 패턴, 데이터라인 패턴, 게이트 패드 패턴을 형성하는 단계와,
    상기 소스전극 및 드레인전극을 식각 마스크로 상기 제1 반도체 패턴을 식각 하여 제2 반도체 패턴을 형성하는 단계와,
    상기 제3 포토레지스트 패턴을 에싱하여 제4 포토레지스트 패턴을 형성하는 단계와,
    상기 제4 포토레지스트 패턴이 형성된 기판 상에 절연막을 형성하여, 스토리지 커패시터 상부전극, 데이터라인, 박막 트랜지스터를 형성하는 단계와,
    상기 기판 상에 리프트오프공정을 수행하여 제4 포토레지스트 패턴을 제거하는 단계와,
    상기 기판상의 노출된 상기 제3 금속막을 제거하여 화소전극, 공통전극, 게이트 패드, 스토리지 커패시터 상부전극을 형성하는 단계를 포함하고,
    상기 제2 포토레지스트 패턴을 식각 마스크로 상기 반도체층을 건식식각하여 제1 반도체 패턴을 형성하는 단계는
    SF6, O2, He를 혼합한 혼합가스를 식각가스로 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
  2. 제1 항에 있어서, 상기 제2 마스크 및 제3 마스크는 3개의 서로 다른 투과율을 갖는 마스크인 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
  3. 제1 항에 있어서, 상기 O2의 함량비는
    상기 혼합가스의 10~40%인 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
  4. 제1 항에 있어서, 상기 제3 포토레지스트 패턴을 이용한 식각공정 후 형성된 소스 전극 및 드레인 전극, 스토리지 커패시터 상부전극 패턴, 화소전극 패턴, 공통전극 패턴, 데이터라인 패턴, 게이트 패드 패턴은
    상기 제3 포토레지스트 패턴보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
  5. 제4 항에 있어서, 상기 제3 포토레지스트 패턴보다 좁은 폭을 갖는 제3 포토레지스트 패턴을 이용한 식각공정 후 형성된 소스 전극 및 드레인 전극, 스토리지 커패시터 상부전극 패턴, 화소전극 패턴, 공통전극 패턴, 데이터라인 패턴, 게이트 패드 패턴은
    상기 제4 포토레지스트 패턴보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이기판의 제조방법.
  6. 제1 항에 있어서, 상기 제4 포토레지스트 패턴은
    상기 화소전극 패턴, 공통전극 패턴, 게이트 패드 패턴, 스토리지 커패시터 상부전극 패턴 상부에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
  7. 제1항에 있어서,
    상기 제1 금속막은 Cu이고, 제2 금속막은 MoTi이고, 제3 금속막은 Cu인 것을 특징으로 하는 박막트랜지스터 어레이기판의 제조방법.
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