KR20110009218A - Power field effect transistor - Google Patents

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Abstract

초단 채널 하이브리드 파워 전계 효과 트랜지스터(FET) 소자는 NPN 기생 없이 벌크 실리콘으로부터 전류 흐름을 유도한다. 상기 소자는 JFET 요소, 상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET, 및 트랜치 단부의 하부에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET, 또는 소스를 연결하는 절연 게이트를 갖는 MOSFET를 포함한다.Ultra-short channel hybrid power field effect transistor (FET) devices induce current flow from bulk silicon without NPN parasitics. The device includes a JFET element, a first accumulation MOSFET disposed adjacent to the JFET element, a second accumulation MOSFET disposed adjacent to the JFET element at the bottom of the trench end, or a MOSFET having an isolation gate connecting a source. do.

Description

파워 전계 효과 트랜지스터{POWER FIELD EFFECT TRANSISTOR}Power field effect transistor {POWER FIELD EFFECT TRANSISTOR}

본 발명은 통상 고전류 밀도 파워 전계 효과 트랜지스터를 제공한다.The present invention typically provides a high current density power field effect transistor.

본 발명은 각기 다른 종류의 반도체 소자의 수직형 집적에 의해 만들어진 트랜치 기반 고전류 밀도 파워 반도체 구조에 관한 것이다. 낮은 순방향 전압 및 온-저항(on-resistance)은 DC-DC 변환 애플리케이션에서 동기화 정류 트랜지스터로서 사용된 이러한 노멀리-오프 소자(normally-off device)를 고전류에서 허용하는 것을 특징으로 한다.The present invention relates to trench-based high current density power semiconductor structures made by vertical integration of different kinds of semiconductor devices. The low forward voltage and on-resistance are characterized by allowing at the high current these normally-off devices used as synchronous rectification transistors in DC-DC conversion applications.

파워 MOSFET(metal-oxide-semiconductor field-effect transistors)는 에너지 절감 스위치와 같은 아날로그 및 디지털 회로 애플리케이션 모두에 실시된 가장 유용한 전계 효과 트랜지스터 중 하나를 포함한다.Power metal-oxide-semiconductor field-effect transistors (MOSFETs) include one of the most useful field effect transistors for both analog and digital circuit applications such as energy saving switches.

일반적으로, 트랜치-기반 파워 MOSFET는 평면 구조에 반대되는 수직 구조를 이용하여 구성된다. 상기 수직 구조는 트랜지스터가 높은 차단 전압 및 고전류 모두를 견딜 수 있게 한다. 유사하게, 수직 구조의 경우, 요소 영역 및 활성소자 밀도는 전류에 대체로 비례하며, 이는 소자 "온(on)" 특성으로서 유지할 수 있으며, 실리콘 드리프트 요소 두께는 소자 "오프(off)" 특성으로서 항복 전압에 비례한다. 트랜치 기반 파워 MOSFET 소자에 대한 하나의 가장 명백한 장점은 낮은 역방향 누설전류와 함께 낮은 온-저항(Rdson)이다.In general, trench-based power MOSFETs are constructed using vertical structures as opposed to planar structures. The vertical structure allows the transistor to withstand both high blocking voltage and high current. Similarly, for vertical structures, the element region and active device density are largely proportional to the current, which can be maintained as the device "on" characteristic, with silicon drift element thickness yielding as the device "off" characteristic. Proportional to voltage. One most obvious advantage for trench-based power MOSFET devices is low on-resistance (Rdson) with low reverse leakage current.

DC-DC 변환에서의 핵심 애플리케이션 중 하나로서, 파워 MOSFET 소자는 프리 휠링 모드(free-wheeling mode)의 p-n 바디 다이오드를 갖는 동기화 정류 트랜지스터로서 사용될 때 또 다른 장점을 갖는다. 기존 파워 MOSFET의 p-n 다이오드의 사용은 역방향 전압 차단의 역할을 수행하게 한다. 그러나, 프리 휠링 모드의 p-n 바디 다이오드로부터의 역방향 회복은 DC-DC 변환의 전체 스위칭 효율에 악영향을 미친다.As one of the key applications in DC-DC conversion, power MOSFET devices have another advantage when used as synchronous rectification transistors with p-n body diodes in free-wheeling mode. The use of p-n diodes in conventional power MOSFETs serves as reverse voltage blocking. However, reverse recovery from the p-n body diode in free wheeling mode adversely affects the overall switching efficiency of the DC-DC conversion.

일반적으로, 1) 파워 MOSFET와 동시에 패키지되는 외부 쇼트키 소자(Schottky)를 이용하거나; 또는 2) 모놀리식 접근방식으로서 기생 바디 다이오드를 바이패스하기 위해 MOSFET의 집중 쇼트키(lumped Schottky) 다이오드를 집적하여 역방향 회복 효과를 감소시키기 위한 2가지 공지의 해결책이 있다. 이들 2가지 방법 외에, 전자 또는 양성자 방출과 같은 과거의 캐리어-수명-제어 기술들이 채용된다. 이들 기술은 바디 다이오드의 역방향 회복 전하(Qrr)를 성공적으로 감소시키는 것이 입증되었다.In general, 1) using an external Schottky device (Schottky) packaged simultaneously with the power MOSFET; Or 2) there are two known solutions for integrating a lumped Schottky diode of the MOSFET to bypass the parasitic body diode as a monolithic approach to reduce the reverse recovery effect. In addition to these two methods, past carrier-life-control techniques such as electron or proton emission are employed. These techniques have been proven to successfully reduce the reverse recovery charge (Qrr) of body diodes.

그러나, 모든 이들 해결책은 그들 자신만의 결점을 갖고 있다. 예컨대, 외부 쇼트키 접근방식은 높은 인덕턴스를 이끌어 전체 스위칭 효율을 더 한층 저하시킬 수 있다. 한편, 소정 퍼센테이지의 실리콘 영역이 쇼트키 집적에 할당되기 때문에 모놀리식 집적형 쇼트키 접근방식은 온-저항 감소를 위한 실리콘 실제 영역 사용에 있어 절충안이며, 또한 집적형 쇼트키의 작은 영역은 전류 용량 및 순방향 전압을 제한하여 장점을 감소시킨다. 방사(irradiation) 접근방식은 방사에 의해 도입된 손상으로 인해 임계 전압, 누설 전류 및 항복 전압의 상당한 변화를 이끌 수 있다. 공정 및 제품의 복잡성의 관점으로 인해, 이들 모든 해결책은 소자 제조에 있어 더 많은 마스크층의 추가와 같은 여분의 공정 단계가 추가될 필요가 있기 때문에 경제적이지 못하다.However, all these solutions have their own drawbacks. For example, an external Schottky approach can lead to high inductance, further reducing overall switching efficiency. On the other hand, since a certain percentage of silicon area is allocated for Schottky integration, the monolithic integrated Schottky approach is a compromise in using silicon real area for on-resistance reduction, and a small area of integrated Schottky is current. Limiting capacity and forward voltage reduces the benefits. The radiation approach can lead to significant changes in threshold voltage, leakage current and breakdown voltage due to damage introduced by radiation. Due to the complexity of the process and product, all these solutions are not economical because extra process steps, such as the addition of more mask layers, need to be added for device fabrication.

2003년에, Cheng 등(Xu Cheng, Johnny K.Sin, Baowei Kang, Chuguang Feng, Yu Wu 및 Xingming Liu, IEEE Transactions on electron devices, Vol. 50, No.5, (2003). P1422)에 의해 고전압 VDMOSFET의 셀-분포 쇼트키 접촉을 이용하여 빠른 역방향 회복 바디 다이오드를 달성하기 위한 새로운 소자 구조가 공개되었다. 실험 결과 바디 다이오드의 연성 요소의 증가 및 역방향 회복 전하의 50% 감소를 나타냈다. 모든 활성 셀의 "진성(intrinsic)" 쇼트키 다이오드를 만들기 위해 쌍방 구조가 디자인되었다. 즉, 쇼트키 다이오드 및 활성 MOSFET는 동일한 피치를 공유한다. 공정 제어의 중요성으로 인해, 모든 활성층에 쇼트키 다이오드를 추가하는 것은 저전압 애플리케이션의 파워 소자를 위한 온-저항 감소를 위한 임계 방향으로의 피치 축소 기회의 가능성을 제한한다. 이러한 접근방식은 Rdson을 낮추기 위한 피치 감소에 민감하지 않은 고전압 DMOS 소자(예컨대, ＞500V)의 명백한 장점을 제공한다(고전압 애플리케이션을 위한 드리프트 영역에 대부분의 온-저항 요소가 있기 때문에). 그러나, 저전압 애플리케이션에 있어서, 활성 셀에 쇼트키 소자를 추가함으로써 피치 감소가 제한되지 않을 것이다. 그렇지 않으면, 피치가 증가하여 온-저항이 높아질 것이다. 따라서, 저전압 소자 애플리케이션을 위한 온-저항의 영향 없이 파워 소자의 쇼트키 다이오드를 집적하는 방법이 도전 과제이다.In 2003, a high voltage was established by Cheng et al. (Xu Cheng, Johnny K. Sin, Baowei Kang, Chuguang Feng, Yu Wu and Xingming Liu, IEEE Transactions on electron devices, Vol. 50, No. 5, (2003). P1422). A new device structure has been disclosed to achieve fast reverse recovery body diodes using cell-distributed Schottky contacts of VDMOSFETs. Experimental results show an increase in the soft element of the body diode and a 50% decrease in the reverse recovery charge. Both structures were designed to make an "intrinsic" Schottky diode of all active cells. That is, the Schottky diode and active MOSFET share the same pitch. Due to the importance of process control, adding Schottky diodes to all active layers limits the possibility of pitch reduction in the critical direction for on-resistance reduction for power devices in low voltage applications. This approach provides the clear advantage of high voltage DMOS devices (eg,> 500V) that are not sensitive to pitch reduction to lower Rdson (because there are most on-resistance elements in the drift region for high voltage applications). However, for low voltage applications, the pitch reduction will not be limited by adding a Schottky element to the active cell. Otherwise, the pitch will increase and the on-resistance will be high. Thus, the challenge is to integrate a Schottky diode in a power device without the effect of on-resistance for low voltage device applications.

Baliga 등(Tsengyou Syan, Prased Venkatraman and B.J.Baliga, IEEE Trans. On Electron Devices, Vol. 41 No.5(1994), P800)에 의해 1990년대 중반에 초저 온-저항(ultra-low on-resistance) 수직 채널 파워 소자로서 축적식 전계 효과 트랜지스터(ACCUFET)가 제안되었다. 그 이래로, 몇개의 유사한 소자 구조들이 공개되었다. 그러나, 높은 역방향 누설전류는 가장 문제가 되는 결점이다. 이는 게이트가 그라운드(ground)될 때 "노멀리-오프" 특성을 달성하기 매우 어렵게 한다. 게이트 타입이 사용될 때 n-채널 소자의 경우, 네가티브 게이트 바이어스는 수용가능한 역방향 전압 차단을 달성하도록 소자를 턴-오프하기 위해 필요하다. 하나의 가능한 개선된 해결책은 딥 서브미크론 리소그래피(deep submicron lithography)를 이용하여 피치를 감소시키는 것이다. 그러나, ACCUFET가 파워 스위칭 소자로 사용될 때 기존의 파워 MOSFET와 다른 하나의 주요 소자 특성은 무시될 수 있다. 그 양방향 스위칭 특성은 폭을 보다 좁게 감소시키는 소수 캐리어의 축적으로 인해 유한 기간 동안에만 역방향 및 순방향 차단이 유지된다는 것을 보여주고 있다. 이러한 효과는 차단 성능의 유효성을 제한한다. Yoshinori Konishi(US Patent 5,844,273)에 의해 제안된 변형된 ACCUFET 구조의 경우, p-n 다이오드가 바디 채널 영역에 형성될 수 있다. 이러한 p 타입의 N+ 소스에 대한 직접적인 연결은 역방향 누설을 감소시키는 것을 도울 수 있으나, 낮은 온-저항 및 낮은 순방향 전압 장점이 달성되지 못한다.Ultra-low on-resistance vertical in the mid-1990s by Baliga et al. (Tsengyou Syan, Prased Venkatraman and BJBaliga, IEEE Trans.On Electron Devices, Vol. 41 No.5 (1994), P800) Accumulated field effect transistors (ACCUFETs) have been proposed as channel power devices. Since then, several similar device structures have been disclosed. However, high reverse leakage current is the most problematic drawback. This makes it very difficult to achieve a "normally-off" characteristic when the gate is grounded. For n-channel devices when the gate type is used, negative gate bias is required to turn off the device to achieve an acceptable reverse voltage blocking. One possible improved solution is to reduce the pitch using deep submicron lithography. However, when the ACCUFET is used as a power switching device, one main device characteristic different from the conventional power MOSFET can be ignored. Its bidirectional switching characteristics show that the reverse and forward cuts are only maintained for a finite period of time due to the accumulation of minority carriers, which narrows the width more narrowly. This effect limits the effectiveness of the blocking performance. For the modified ACCUFET structure proposed by Yoshinori Konishi (US Patent 5,844, 273), a p-n diode can be formed in the body channel region. Direct connection to this p-type N + source can help reduce reverse leakage, but low on-resistance and low forward voltage advantages are not achieved.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 여기에 제공된 실시예는 게이트 산화물 스캐터링(scattering)에 의해 야기된 채널 이동성 문제를 피하고, 높은 정격 전류에서의 낮은 순방향 전압(Vf)을 나타내며, 보다 빠른 스위칭을 위한 보다 짧은 채널 길이를 나타내는 고밀도 파워 전계 효과 트랜지스터를 제공한다.The present invention has been made in view of the foregoing, and the embodiments provided herein avoid the channel mobility problems caused by gate oxide scattering, exhibit low forward voltage (Vf) at high rated current, and It provides a high density power field effect transistor that exhibits shorter channel lengths for faster switching.

일 실시예에 있어서, 소자는 파워 전계 효과 트랜지스터 소자로서 실시된다. 이 소자는 수직 트랜치 콘택트에 형성된 쇼트키 다이오드, 접합 FET(JFET) 요소, 상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET, 및 상기 제1축적 MOSFET의 대향측에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET를 포함한다. 상기 JFET 요소, 수직 쇼트키 및 제1축적 MOSFET는 "온" 모드의 전류 경로 및 "오프" 모드의 전압 차단 모두를 제공하도록 구성된다. 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름이 게이트 산화물 스캐터링을 감소시키도록 구성된다. 트랜치 구조의 하부 근처에 형성된 제2축적 MOSFET는 또한 게이트 전극이 n-채널 소자를 위한 포지티브 바이어스 하에 있을 때 전류 경로에 축적된 전자를 제공함으로써, 상기 소자의 온-저항을 감소시킬 수 있다.In one embodiment, the device is implemented as a power field effect transistor device. The device comprises a Schottky diode formed in a vertical trench contact, a junction FET (JFET) element, a first accumulation MOSFET disposed adjacent to the JFET element, and disposed adjacent to the JFET element on an opposite side of the first accumulation MOSFET. And a second accumulation MOSFET. The JFET element, vertical schottky and first accumulation MOSFET are configured to provide both a current path in " on " mode and a voltage interruption in " off " mode. Current flow induced through the bulk silicon region of the device is configured to reduce gate oxide scattering. The second accumulation MOSFET formed near the bottom of the trench structure can also reduce the on-resistance of the device by providing electrons accumulated in the current path when the gate electrode is under positive bias for the n-channel device.

일 실시예에 있어서, 트랜치 단부 근처에 형성된 제2축적 MOSFET는 소스에 연결된 절연 게이트를 갖는 비-축적 MOSFET에 의해 교체될 수 있다. 이러한 구조는 역방향 전압 차단 특성을 변경하지 않고 감소된 게이트-드레인 캐패시턴스를 나타내도록 디자인된다. 양 실시예에 있어서, 이러한 소자의 짧은 채널 길이는 콘택트 트랜치 깊이를 정의함으로써 형성되며, 콘택트 이식(implantation) 및 이후 어닐(anneal)은 게이트 트랜치 깊이와 관련된다.In one embodiment, the second accumulation MOSFET formed near the trench end may be replaced by a non-accumulation MOSFET having an insulated gate connected to the source. This structure is designed to exhibit reduced gate-drain capacitance without changing the reverse voltage blocking characteristic. In both embodiments, the short channel length of such a device is formed by defining the contact trench depth, and contact implantation and then annealing are related to the gate trench depth.

대체로, 본 발명은 npn 기생 없이 벌크 실리콘으로부터 전류 흐름을 이끄는 초단(ultra-short) 채널 하이브리드 파워 전계 효과 트랜지스터(FET) 소자를 개시한다. 상기 소자는 JFET 요소, 상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET, 및 트랜치 단부의 하부에 JFET 요소에 인접하여 배치된 제2축적 MOSFET, 또는 소스를 연결하는 절연 게이트를 갖는 MOSFET를 포함한다.In general, the present invention discloses ultra-short channel hybrid power field effect transistor (FET) devices that direct current flow from bulk silicon without npn parasitics. The device includes a JFET element, a first accumulation MOSFET disposed adjacent to the JFET element, a second accumulation MOSFET disposed adjacent to the JFET element at the bottom of the trench end, or a MOSFET having an isolation gate connecting a source. .

본 발명은 고전류 밀도 파워 전계 효과 트랜지스터를 제공할 수 있다.The present invention can provide a high current density power field effect transistor.

본 명세서에 집적되어 일부를 형성하는 수반되는 도면들은 발명의 원리를 설명하기 위해 상세한 설명과 함께 본 발명의 실시예를 기술한다:
도 1은 본 발명의 일 실시예에 따른 소자의 2개의 다른 접합 온도에서 측정되는 각기 다른 전류비율 하의 순방향 전압 강하(Vf)를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 2개의 다른 접합 온도에서 측정된 소자의 온-저항(Rdson)을 나타낸다.
도 3은 본 발명의 제1실시예에 따른 N 채널 파워 전계 효과 트랜지스터(FET)의 개략 단면도를 나타낸다.
도 4는 본 발명의 제2실시예에 따른 N 채널 파워 전계 효과 트랜지스터(FET)의 개략 단면도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 소자에 의해 실시된 전류 흐름을 나타낸 도면이다.The accompanying drawings, which are incorporated in and form a part of this specification, describe embodiments of the invention in conjunction with the description in order to illustrate the principles of the invention:
Figure 1 shows the forward voltage drop (Vf) under different current rates measured at two different junction temperatures of a device according to one embodiment of the invention.
2 shows the on-resistance (Rdson) of the device measured at two different junction temperatures in accordance with one embodiment of the present invention.
3 is a schematic cross-sectional view of an N-channel power field effect transistor (FET) according to the first embodiment of the present invention.
4 is a schematic cross-sectional view of an N-channel power field effect transistor (FET) according to a second embodiment of the present invention.
5 is a view showing a current flow carried out by the device according to an embodiment of the present invention.

본 발명의 바람직한 실시예에 대한 상세한 설명은 첨부한 도면에 나타낸 사항을 참조하여 기재하였다. 본 발명이 바람직한 실시예와 관련하여 기재되어 있는 한편, 이들 실시예로만 본 발명이 한정되지 않는다는 것을 알 수 있을 것이다. 이와 달리, 본 발명은 첨부된 청구범위로 한정된 본 발명의 범주 내에서 이루어진 본 발명에 대한 수정예, 변경예 등을 포함할 수도 있다. 더욱이, 아래 기재된 본 발명의 바람직한 실시예에 있어서, 본 발명의 이해를 돕기 위하여 특정 실시예가 상세하게 기재되었다. 그러나, 당업자라면 본 발명이 이러한 실시예로만 한정되지 않는다는 것을 알 수 있을 것이다. 여러 실시예에 있어서, 공지된 방법, 단계, 요소 및 회로는 본 발명의 실시예의 특징을 보다 명확하게 나타내기 위하여 상세하게 기재하지 않았다.Detailed description of the preferred embodiment of the present invention has been described with reference to the accompanying drawings. While the invention has been described in connection with preferred embodiments, it will be appreciated that the invention is not limited to these examples. On the contrary, the invention may also include modifications, variations and the like to the invention made within the scope of the invention as defined by the appended claims. Moreover, in the preferred embodiments of the present invention described below, specific embodiments have been described in detail to aid the understanding of the present invention. However, it will be apparent to one skilled in the art that the present invention is not limited only to these examples. In various embodiments, well-known methods, steps, elements, and circuits have not been described in detail in order to more clearly represent features of embodiments of the present invention.

본 발명의 실시예는 고밀도 파워 FET(Field Effect Transistor)에 관한 것으로, 상기 파워 FET는 게이트 산화물층에서의 캐리어 간섭(carrier interference)에 따라 전자 스캐터링을 감소시킨다. 본 발명의 실시예는 소자의 높은 전류 흐름이 (예를 들면, 게이트 산화물층에 바로 인접한) 채널의 표면을 따라 대향된 소자의 벌크 실리콘을 주로 통과하는 파워 FET에서 실행된다. 이러한 구성에 의해 게이트 산화물의 분자 구조가 전자 스캐터링을 유도하지 않게 한다. 이는 실리콘 소자에 대한 게이트 산화물 인터페이스 스캐터링 효과에 의한 채널 이동성 감소의 상대적인 저하를 초래한다. 본 발명의 실시예와 여러 장점이 아래 기재되었다.Embodiments of the invention relate to high density power field effect transistors (FETs), which reduce electron scattering due to carrier interference in the gate oxide layer. Embodiments of the present invention are practiced in power FETs where the high current flow of the device passes primarily through the bulk silicon of the opposing device along the surface of the channel (eg, immediately adjacent the gate oxide layer). This configuration prevents the molecular structure of the gate oxide from inducing electron scattering. This results in a relative decrease in channel mobility reduction due to the gate oxide interface scattering effect on the silicon device. Examples and advantages of the present invention are described below.

파워 MOSFET 요소의 특징부의 형상은 통상적으로 포토리소그래피(photolithography)를 통해 사진처럼 정밀하게 형성된다. 포토리소그래피 공정은 요소 영역을 형성하도록 사용되고, 한 층 위의 또 다른 층 상에 요소를 생성한다. 종종 복잡한 소자가 여러 상이하게 생성된 층을 구비하고, 각각의 층은 요소를 구비하고, 각각의 층이 다른 상호 연결부를 구비하고, 그리고 각각의 층이 이전 층의 상부에 스택된다. 이들 복잡한 소자의 최종적인 지형도는, 소자 요소가 실리콘 웨이퍼의 기저면에 생성됨에 따라, 종종 지구상의 많은 "언덕"과 "골짜기"를 갖는 "산맥(mountain range)"과 상당히 유사하다. 일반적인 경향으로서, 보다 복잡한 상호연결을 통해 RC 지연을 낮추는 수직 집적이 달성된다는 것이다.The shape of the features of the power MOSFET element is typically formed precisely as photo via photolithography. Photolithography processes are used to form element regions, creating elements on another layer above one layer. Often complex devices have several differently produced layers, each layer having elements, each layer having a different interconnect, and each layer stacked on top of the previous layer. The final topography of these complex devices is quite similar to the "mountain range", which often has many "hills" and "valleys" on Earth as device elements are created on the base surface of the silicon wafer. As a general trend, more complex interconnects result in vertical integration that lowers the RC delay.

도 1은 본 발명의 일 실시예에 따른 소자의 2개의 다른 접합 온도(junction temperature)에서 다른 정격 전류하에서의 전압 강하(Vf)를 나타낸 도면이고, 도 2는 본 발명의 일 실시예에 따라 2개의 다른 접합 온도에서 측정된 상기 소자의 온-저항(Rdson; on-resistance)을 나타낸 도면이다.1 is a diagram showing a voltage drop Vf under different rated currents at two different junction temperatures of a device according to one embodiment of the invention, and FIG. 2 is a diagram showing two voltage drops according to one embodiment of the invention. Figure shows on-resistance (Rdson) of the device measured at different junction temperatures.

본 발명의 실시예에 따른 소자의 장점은 바디 다이오드가 종래의 파워 MOSFET와 같은 "바디(body)" 형성 없이 형성된다는 것임을 알 수 있다. 이러한 일 실시예에 있어서, 바디 다이오드는 1) JFET; 2) 수직 쇼트키; 및 3) 이식(implantation)에 의한 트랜치 콘택트 아래 형성된 p-n 접합부와 같은 3개의 중요한 요소를 구비한다. 게이트 트랜치 높이나 깊이와 관련된 이러한 콘택트 구조 위치는 N+ 소스와 P+ 콘택트가 연결되지 않게 되는 것을 보장하도록 설계되어, 수직 쇼트키 소자는 N+ 소스와 P+ 콘택트 사이에서 수직 형상으로 형성될 수 있다. 프리 휠링(free wheeling) 다이오드와 같이, 전류가 게이트가 그라운드될 때 "소스"로부터 "드레인"까지 이러한 바디 다이오드로부터 흐를 수 있다. 즉, 총 순방향 전압 강하(Vf)는 각각의 접합 구성에 따른 분포에 의해 모든 3개의 요소로부터 나올 수 있다. 바디 다이오드의 진성 형성(intrinsic formation)에 의해, 이러한 소자는 동기화된 FET 기능을, DC-DC 변환에 사용된 프리 휠링 모드에 제공할 수 있다. 이러한 바디 다이오드의 구성을 디자인하고 최적화시킴으로써, 낮은 순방향 전압 강하 다이오드가 Rdson을 실리콘의 실제 영역 사용(real estate use)과 대체하지 않고도 고전류에서 달성될 수 있다. 도 1은 2개의 다른 접합 온도, 150℃ 및 25℃에서 다른 정격 전류하에서의 이러한 순방향 전압 강하(Vf)를 나타낸 도면이다. 도 2는 2개의 다른 접합 온도, 125℃ 및 25℃에서 측정된 이러한 소자의 온-저항(Rdson)을 나타낸 도면이다.It can be seen that an advantage of the device according to the embodiment of the present invention is that the body diode is formed without forming a "body" like a conventional power MOSFET. In one such embodiment, the body diode comprises: 1) a JFET; 2) vertical schottky; And 3) p-n junctions formed under trench contacts by implantation. This contact structure location in relation to the gate trench height or depth is designed to ensure that the N + source and P + contacts are not connected so that a vertical Schottky element can be formed in a vertical shape between the N + source and the P + contact. Like a free wheeling diode, current can flow from this body diode from "source" to "drain" when the gate is grounded. That is, the total forward voltage drop (Vf) can come from all three elements by the distribution along each junction configuration. By intrinsic formation of the body diode, such a device can provide synchronized FET functionality to the free wheeling mode used for DC-DC conversion. By designing and optimizing the construction of such body diodes, low forward voltage drop diodes can be achieved at high currents without replacing Rdson with the real estate use of silicon. 1 shows this forward voltage drop (Vf) at two different junction temperatures, 150 ° C. and 25 ° C. under different rated currents. Figure 2 shows the on-resistance (Rdson) of this device measured at two different junction temperatures, 125 ° C and 25 ° C.

파워 소자가 보여지는 지점으로부터, 후방 단부 보다는 전방 단부로부터 주로 다른 타입의 수직 집적은 RC 지연보다는 상기 소자 자신의 성능지수(FOM:Figure of Merit)를 어드레스함으로서 달성된다. 역방향 누설(reverse leakage)이 감소될 때, 소자의 Rdson에 영향을 미치지 않으면서 다른 소자를 수직으로 집적하려는 시도가 있었다. 본 발명에 있어서, 새로운 구조가 트랜치 구조에 형성된, 수직 집적의 쇼트키 다이오드, JFET(Junction Field Effect Transistor) 및 축적 모드에서의 MOSFET를 나타낸다. 기존의 트랜치 기반 파워 MOSFET와 비교하면, 채널에 바디가 없다. ACCUFET(최초 구조 및 변경된 구조)를 비교하면, 독특하게도 JFET 소자와 연결되어 수직 쇼트키 소자가 형성된다. 또한, p-n 다이오드를 갖는 JFET가 게이트 트랜치 하부 근처에 형성되도록 디자인되어 트랜치 하부 근처의 게이트 산화물에서의 항복 현상(reverse breakdown)을 피할 수 있다.From the point at which the power device is seen, mainly other types of vertical integration from the front end rather than the rear end are achieved by addressing the figure of Merit (FOM) of the device itself rather than the RC delay. When reverse leakage is reduced, attempts have been made to vertically integrate other devices without affecting the device's Rdson. In the present invention, a new structure represents a vertical integration Schottky diode, a junction field effect transistor (JFET) and a MOSFET in accumulation mode, formed in the trench structure. Compared to conventional trench-based power MOSFETs, there are no bodies in the channel. Comparing the ACCUFET (initial and modified structures), it is uniquely connected to the JFET device to form a vertical Schottky device. In addition, a JFET with a p-n diode is designed to be formed near the bottom of the gate trench to avoid reverse breakdown in the gate oxide near the bottom of the trench.

종래 기술과 달리 전자 스캐터링을 제공하는 파워 MOSFET는 전류 흐름이 주로 소자 표면에 머무르는 사실 때문에 영향을 받고, 이러한 수직으로 집적된 구조의 전류 흐름은 실리콘의 벌크 구성으로 만들어진다. 이러한 소자의 장점은 전자 스캐터링을 유도하고 실리콘 채널 이동성을 감소시키는 게이트 산화물의 분자 구조를 피할 수 있다는 것이다. ACCUFET와 달리, 이러한 소자는 바디가 없어도 바디 다이오드에 생성된다. 전류에 의해 구동되는 종래의 파워 JFET(Junction FET)와 비교하면, 이러한 소자는 비교적 낮은 구동 전압에서 "턴 온(turned on)"될 수 있는 전압 구동 소자이다.Unlike the prior art, power MOSFETs that provide electron scattering are affected by the fact that the current flows mainly on the device surface, and this vertically integrated current flow is made of silicon's bulk configuration. The advantage of this device is that it avoids the molecular structure of the gate oxide, which induces electron scattering and reduces silicon channel mobility. Unlike ACCUFETs, these devices are created in the body diode without the body. Compared with conventional power JFETs driven by current, these devices are voltage driven devices that can be " turned on " at relatively low drive voltages.

종래의 파워 MOSFET, JFET 및 ACCUFET 보다 향상된 이러한 파워 소자의 3개의 장점은 다음과 같다: 1) "바디"가 형성되지 않기 때문에 N-ch 소자에서의 와류 npn가 소자 표면돌출도(ruggness)를 향상시키는데 조력하지 않고; 2) 높은 정격 전류에서의 "진성(intrinsic)"의 낮은 순방향 전압(Vf) 기능이 특정 Rdson를 포함하지 않고도 활성 셀에서 달성되고; 및 3) 이러한 소자의 채널 길이는 트랜치 파워 MOSFET와 같은 트랜치 깊이와 바디 프로파일에 의해 형성되지 않고, 그 채널 길이는 수직 쇼트키 및 JFET 형상에 의해 형성된 N-ch 소자에 대한 0.1u 내지 0.4u 범위보다 많이 짧다. 도핑 극성(doping polarity)이 반대가 된다면, 등가 p-ch 소자가 형성될 수 있다. Three advantages of these power devices over conventional power MOSFETs, JFETs and ACCUFETs are: 1) Vortex npn in N-ch devices improves device surface ruggness because no "body" is formed Without helping to; 2) "intrinsic" low forward voltage (Vf) capability at high rated current is achieved in the active cell without including a specific Rdson; And 3) the channel lengths of these devices are not formed by trench depths and body profiles, such as trench power MOSFETs, whose channel lengths range from 0.1u to 0.4u for N-ch devices formed by vertical Schottky and JFET geometry. Much shorter. If the doping polarity is reversed, an equivalent p-ch device can be formed.

도 3은 본 발명의 일 실시예에 따른 N 채널 파워 FET(100)를 개략적으로 나타낸 단면도이다. 도 3에 나타낸 바와 같이, 하이브리드 파워 FET(100)의 단면도는 소스(110 및 111), 드레인(130 및 140), 및 게이트(120 및 121)를 나타내고 있다. 소자(100)는 트랜치 기반 수직 소자 구조이다. 도 3에 나타낸 바와 같이, 소스와 드레인 영역은 N+ 도프된다. 소자의 벌크 실리콘은 N-이고 기판 자체는 N+이다. 게이트(120 및 121)는 나타낸 바와 같이 산화물층이 형성된 N 실리콘이다. 영역(155)으로 나타낸 바와 같이, 소스 콘택트가 소자(100)의 중앙에 나타난다. 이러한 요소는 나타낸 바와 같이 P+ 게이트의 상부에 배치된 텅스텐 콘택트를 구비한다. 이러한 소스 콘택트 요소는 또한 2개의 쇼트키 영역(171 및 172)을 실행시킨다. 게이트 산화물의 하부는 게이트 산화물층의 측벽보다 더 두껍다는 것을 알 수 있다. 이러한 구성은 하부 게이트-드레인 캐패시턴스를 산출한다. 크기(150)는 이러한 소자의 피치를 형성하고, 상기 피치의 범위는 2.0μ 내지 0.5μ이다. 채널 길이는 P+ 이식(implant) 및 이후의 어닐(anneal)에 의해 형성된다. 채널 폭은 크기(150 및 155)와, P+ 이식 측면 프로파일에 의해 형성된다.3 is a schematic cross-sectional view of an N-channel power FET 100 according to an embodiment of the present invention. As shown in FIG. 3, a cross-sectional view of the hybrid power FET 100 shows the sources 110 and 111, the drains 130 and 140, and the gates 120 and 121. Device 100 is a trench based vertical device structure. As shown in FIG. 3, the source and drain regions are N + doped. The bulk silicon of the device is N− and the substrate itself is N +. Gates 120 and 121 are N silicon with an oxide layer as shown. As shown by region 155, a source contact appears in the center of device 100. This element has a tungsten contact disposed on top of the P + gate as shown. This source contact element also implements two Schottky regions 171 and 172. It can be seen that the bottom of the gate oxide is thicker than the sidewall of the gate oxide layer. This configuration yields a lower gate-drain capacitance. The size 150 forms the pitch of this device and the pitch ranges from 2.0 microns to 0.5 microns. Channel length is formed by P + implant and subsequent annealing. The channel width is defined by the sizes 150 and 155 and the P + implant side profile.

일 실시예에 있어서, 2개의 게이트(120 및 121) 사이의 피치(150)는 1μ 이하이다. 콘택트 영역(155)의 폭은 통상 0.25μ 이하이다. 게이트 영역(156)의 폭은 통상 0.25μ 이하이다. 게이트 영역의 표면부터 하부까지의 소자(100)의 깊이(160)는 통상 1μ 이하이다. 따라서, 소자(100)는 초고밀도 소자로 실행될 수 있다. 예를 들면, 소자(100)는 평방 인치당 대략 1G 셀의 밀도나 그 이상의 밀도가 되도록 사용될 수 있다. 부가적으로, 소자(100)의 구조는 제조 공정 동안에 자기 정렬 트랜치 콘택트에 적합하다.In one embodiment, the pitch 150 between the two gates 120 and 121 is less than or equal to 1 micron. The width of the contact region 155 is usually 0.25 mu m or less. The width of the gate region 156 is usually 0.25 mu m or less. The depth 160 of the device 100 from the surface to the bottom of the gate region is typically 1 μm or less. Thus, the device 100 can be implemented as an ultra high density device. For example, device 100 may be used to have a density of approximately 1G cell per square inch or more. In addition, the structure of device 100 is suitable for self-aligned trench contacts during the fabrication process.

소자(100)가 3개의 주된 요소를 구비한 "하이브리드(hybrid)" 타입의 파워 MOSFET 소자로 실행된다. 본 명세서에서 사용된 바와 같이, 하이브리드라는 표현은 소자(100)가 각각의 기능을 갖는 3개의 다른 타입의 요소를 포함한다는 사실을 의미한다. 상기 3개의 타입 중 첫번째 타입은 게이트(120 및 121)를 구비한 2개의 축적 MOSFET이다. 상기 3개의 타입 중 두번째 타입은 (예를 들면, 영역(155) 아래) 소자 중앙의 JFET이다. 상기 3개의 타입 중 세번째 타입은 드레인(130 및 140)에 인접한 2개의 쇼트키 영역(171 및 172)이다.The device 100 is implemented as a "hybrid" type power MOSFET device with three main elements. As used herein, the expression hybrid means the fact that element 100 includes three different types of elements having respective functions. The first of the three types is two accumulation MOSFETs with gates 120 and 121. The second of the three types is the JFET in the center of the device (eg, below region 155). The third of the three types is the two Schottky regions 171 and 172 adjacent to the drains 130 and 140.

도 4는 게이트 구성이 다른 제2실시예를 나타낸 도면이다. 도 4는 본 발명의 일 실시예에 따른 N채널 하이브리드 파워 FET(200)를 개략적으로 나타낸 단면도이다. 소자(200)의 게이트의 하부는 소자(100)의 하부와 상이하다는 것을 알 수 있다. 제2게이트로서 하부 게이트(290)는 소스와 접촉하도록 분리된다. 다른 점에 있어서, 소자(200)는 소자(100)와 실질적으로 유사하다. 도 4에 나타낸 바와 같이, 소스와 드레인 영역이 N+ 도프된다. 소자의 벌크 실리콘은 N-이고 기판 자체는 N+이다. 게이트는 나타낸 바와 같이 산화물층이 형성된 N 실리콘이다. 나타낸 바와 같이 P+ 게이트의 상부에 배치된 텅스텐 콘택트를 구비한 소스 콘택트가 소자(200)의 중앙에 위치한다. 이러한 소스 콘택트 요소는 또한 2개의 쇼트키 영역(271 및 272)을 실행시킨다.4 is a view showing a second embodiment in which the gate configuration is different. 4 is a schematic cross-sectional view of an N-channel hybrid power FET 200 according to an embodiment of the present invention. It can be seen that the lower part of the gate of the device 200 is different from the lower part of the device 100. As the second gate, the lower gate 290 is separated to contact the source. In other respects, device 200 is substantially similar to device 100. As shown in Fig. 4, the source and drain regions are N + doped. The bulk silicon of the device is N− and the substrate itself is N +. The gate is N silicon with an oxide layer as shown. As shown, a source contact with tungsten contacts disposed on top of the P + gate is located in the center of device 200. This source contact element also executes two Schottky regions 271 and 272.

도 5는 본 발명의 일 실시예에 따른 소자(100)에 의해 실행된 전류 흐름을 나타낸 다이어그램이다. 도 5에 나타낸 바와 같이, 전류 흐름이 소자(100)의 실리콘의 벌크를 통과한다. 전류 흐름 라인(311 및 312)이 도시되어 있다. 전류 흐름은 게이트 산화물 표면을 따라 대향된 벌크를 주로 통과한다. 이러한 구성은 종래 기술에 비해 수많은 장점을 제공한다. 소자(100)의 구성이 보다 광폭의 안전한 작동 영역으로 이끄는 npn 기생 손실(parasitic losses)을 갖지 않는다. 상기 기재한 바와 같이, 전류 흐름이 소자(100)의 벌크를 통과하고, 이는 소자(100)의 채널 이동성 감소와 감소된 총 저항(overall resistance)의 저하를 이끈다.5 is a diagram showing the current flow performed by device 100 according to one embodiment of the invention. As shown in FIG. 5, current flows through the bulk of the silicon of device 100. Current flow lines 311 and 312 are shown. The current flow mainly passes through the opposing bulk along the gate oxide surface. This configuration provides a number of advantages over the prior art. The configuration of device 100 has no npn parasitic losses leading to a wider safe operating area. As described above, current flow passes through the bulk of the device 100, which leads to a decrease in channel mobility of the device 100 and a reduction in reduced overall resistance.

부가적으로, 소자(100)는 비교적 낮은 역치 전압을 갖는다. 예를 들면, 일 실시예에 있어서, 임계전압의 범위는 1.0V 내지 1.1V 사이이다. 낮은 임계전압에 의해 소자가 2개 이하의 배터리 셀로 턴 온될 수 있다. 게이트 산화물 근처에서 반전(inversion)이 없기 때문에, 소자(100)는 종래 기술의 소자에 비해 "거칠기(raggedness)"가 향상된다. 또한 소자(100)는 낮은 순방향 전압을 높은 정격 전류에서 나타내고, 이러한 사항은 여분의 집적된 쇼트키 다이오드나 외측 쇼트키 다이오드 없이도 얻어질 수 있다. In addition, device 100 has a relatively low threshold voltage. For example, in one embodiment, the threshold voltage ranges between 1.0V and 1.1V. The low threshold voltage allows the device to turn on to two or fewer battery cells. Since there is no inversion near the gate oxide, the device 100 has an improved "raggedness" compared to the devices of the prior art. The device 100 also exhibits a low forward voltage at a high rated current, which can be obtained without the need for extra integrated Schottky diodes or external Schottky diodes.

상기 기재한 본 발명의 특정 실시예는 단지 예시를 위한 것이다. 이들 특정 실시예로만 본 발명이 한정되는 것은 아니며, 상기 기재한 사항의 범주 내에서 본 발명에 대한 여러 수정 및 변경이 가능하다는 것은 명확하다. 본 발명과 상기 본 발명의 실제 적용예를 가장 잘 설명하기 위하여, 실시예가 선택되어 기재되었으므로, 당업자라면 특정 사용에 적용되도록 고려된 본 발명과 다양한 변경에 의한 다양한 실시예를 최적으로 실시할 수 있을 것이다. 본 발명은 첨부한 청구범위로 한정된다는 것을 알 수 있을 것이다.The specific embodiments of the invention described above are for illustration only. It is clear that the present invention is not limited only to these specific embodiments, and that various modifications and changes can be made to the present invention within the scope of the above description. In order to best explain the present invention and the practical application of the present invention, since the embodiments have been selected and described, those skilled in the art can best practice the present invention and various embodiments by various modifications, which are considered to apply to a particular use. will be. It will be appreciated that the invention is limited by the appended claims.

개념concept

짧게 요약하면, 본 발명은 적어도 이하의 넓은 개념을 개시하고 있다.
In short, the present invention discloses at least the following broad concepts.

개념 1. 하이브리드 파워 전계 효과 트랜지스터 소자는:Concept 1. The hybrid power field effect transistor device is:

JFET 요소;JFET element;

상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET;A first accumulation MOSFET disposed adjacent the JFET element;

트랜치 하단부에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET를 포함하고,A second storage MOSFET disposed at the bottom of the trench adjacent to the JFET element,

상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 상기 소자의 벌크 실리콘 영역을 통해 전류 흐름을 유도하도록 구성된다.
The JFET element, the first accumulation MOSFET and the second accumulation MOSFET are configured to induce current flow through the bulk silicon region of the device.

개념 2. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자는:Concept 2. The hybrid power field effect transistor device of the first concept is:

n-채널 소자의 n+ 소스 및 p+ 콘택트 연결 없이 수직 콘택트 트랜치의 측벽에 형성된 JFET 요소의 측면에 배치된 제1쇼트키 영역을 더 포함한다.
and a first Schottky region disposed on the side of the JFET element formed on the sidewall of the vertical contact trench without n + source and p + contact connections of the n-channel device.

개념 3. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,Concept 3. The hybrid power field effect transistor device of the first concept,

제1축적 MOSFET 및 제2축적 MOSFET는 게이트-드레인 캐패시턴스를 감소시키기 위해 트랜치 하부 근처의 두꺼운 게이트 산화물 영역 및 측면 트랜치 벽에 박막 산화물을 포함한다.
The first and second accumulation MOSFETs include thin film oxides in the thick gate oxide region and side trench walls near the bottom of the trench to reduce gate-drain capacitance.

개념 4. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,Concept 4. The hybrid power field effect transistor device of the first concept,

제1축적 MOSFET 및 제2축적 MOSFET는 자기 정렬 결정을 용이하게 하기 위해 고밀도 디자인 레이아웃(design layout)에 따라 배치된다.
The first and second accumulation MOSFETs are arranged according to a high density design layout to facilitate self alignment determination.

개념 5. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,Concept 5. The hybrid power field effect transistor device of the first concept,

상기 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름은 게이트 산화물 스캐터링을 감소시키도록 구성된다.
Current flow induced through the bulk silicon region of the device is configured to reduce gate oxide scattering.

개념 6. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,Concept 6. The hybrid power field effect transistor device of the first concept,

제1축적 MOSFET 및 제2축적 MOSFET는 N 채널 MOSFET이다.
The first and second accumulation MOSFETs are N channel MOSFETs.

개념 7. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,Concept 7. The hybrid power field effect transistor device of the first concept,

제1축적 MOSFET 및 제2축적 MOSFET는 소스에 연결되는 절연 게이트를 갖는다.
The first and second accumulation MOSFETs have an insulated gate connected to the source.

개념 8. 제1개념의 상기 하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,Concept 8. The hybrid power field effect transistor device of the first concept,

JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 트랜치 기반 수직 소자로서 제조된다.
The JFET element, the first accumulation MOSFET and the second accumulation MOSFET are fabricated as trench based vertical devices.

개념 9. 파워 MOSFET 소자는:Concept 9. Power MOSFET devices are:

JFET 요소;JFET element;

상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET;A first accumulation MOSFET disposed adjacent the JFET element;

제1축적 MOSFET 대향측에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET를 포함하고,A second accumulation MOSFET disposed adjacent to the JFET element on a side opposite the first accumulation MOSFET,

상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 상기 소자의 벌크 실리콘 영역을 통해 전류 흐름을 유도하도록 구성되고,The JFET element, the first accumulation MOSFET and the second accumulation MOSFET are configured to induce current flow through the bulk silicon region of the device,

상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 트랜치 기반 수직 구조로서 제조된다.
The JFET element, the first accumulation MOSFET and the second accumulation MOSFET are fabricated as trench based vertical structures.

개념 10. 제9개념의 파워 MOSFET 소자는:Concept 10. The ninth concept of power MOSFET devices is:

JFET 요소의 측면에 배치된 제1쇼트키 영역; 및A first Schottky region disposed on the side of the JFET element; And

상기 제1쇼트키 영역에 대향하여 상기 JFET 요소의 측면에 배치된 제2쇼트키 영역을 더 포함한다.
And a second Schottky region disposed on the side of the JFET element opposite the first Schottky region.

개념 11. 제9개념의 파워 MOSFET 소자에 있어서,Concept 11. The power MOSFET device of the ninth concept,

제1축적 MOSFET 및 제2축적 MOSFET는 게이트-드레인 캐패시턴스를 감소시키기 위해 두꺼운 하부 산화물 게이트 영역을 포함한다.
The first and second accumulation MOSFETs include a thick lower oxide gate region to reduce gate-drain capacitance.

개념 12. 제9개념의 파워 MOSFET 소자에 있어서,Concept 12. The power MOSFET device of ninth concept,

제1축적 MOSFET 및 제2축적 MOSFET는 자기 정렬 결정을 용이하게 하기 위해 고밀도 디자인 레이아웃에 따라 배치된다.
The first and second accumulation MOSFETs are disposed according to a high density design layout to facilitate self alignment determination.

개념 13. 제9개념의 파워 MOSFET 소자에 있어서,Concept 13. The power MOSFET device of the ninth concept,

상기 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름은 게이트 산화물 스캐터링을 감소시키도록 구성된다.
Current flow induced through the bulk silicon region of the device is configured to reduce gate oxide scattering.

개념 14. 제9개념의 파워 MOSFET 소자에 있어서,Concept 14. The power MOSFET device of ninth concept,

제1축적 MOSFET 및 제2축적 MOSFET는 N 채널 MOSFET이다.
The first and second accumulation MOSFETs are N channel MOSFETs.

개념 15. 제9개념의 파워 MOSFET 소자에 있어서,Concept 15. The power MOSFET device of ninth concept,

제1축적 MOSFET 및 제2축적 MOSFET는 P 채널 MOSFET이다.
The first and second accumulation MOSFETs are P channel MOSFETs.

개념 16. 파워 FET 소자는:Concept 16. The power FET device is:

JFET 요소;JFET element;

상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET;A first accumulation MOSFET disposed adjacent the JFET element;

제1축적 MOSFET 대향측에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET;A second accumulation MOSFET disposed adjacent to the JFET element on a side opposite the first accumulation MOSFET;

JFET 요소의 측면에 배치된 제1쇼트키 영역; 및A first Schottky region disposed on the side of the JFET element; And

상기 제1쇼트키 영역에 대향하여 상기 JFET의 측면에 배치된 제2쇼트키 영역을 포함하고,A second Schottky region disposed on the side of the JFET opposite the first Schottky region,

상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 상기 소자의 벌크 실리콘 영역을 통해 전류 흐름을 유도하도록 구성된다.
The JFET element, the first accumulation MOSFET and the second accumulation MOSFET are configured to induce current flow through the bulk silicon region of the device.

개념 17. 제16개념의 파워 FET 소자에 있어서,Concept 17. The power FET device of concept 16, wherein

제1축적 MOSFET 및 제2축적 MOSFET는 게이트-드레인 캐패시턴스를 감소시키기 위해 두꺼운 하부 산화물 게이트 영역을 포함한다.
The first and second accumulation MOSFETs include a thick lower oxide gate region to reduce gate-drain capacitance.

개념 18. 제16개념의 파워 FET 소자에 있어서,Concept 18. The power FET device of concept 16, wherein

제1축적 MOSFET 및 제2축적 MOSFET는 자기 정렬 결정을 용이하게 하기 위해 고밀도 디자인 레이아웃에 따라 배치된다.
The first and second accumulation MOSFETs are disposed according to a high density design layout to facilitate self alignment determination.

개념 19. 제16개념의 파워 FET 소자에 있어서,Concept 19. The power FET device of concept 16, wherein

상기 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름은 게이트 산화물 스캐터링을 감소시키도록 구성된다.Current flow induced through the bulk silicon region of the device is configured to reduce gate oxide scattering.

110, 111 : 소스, 120, 121 : 드레인,
120, 140 : 드레인.110, 111: source, 120, 121: drain,
120, 140: drain.

Claims (19)

하이브리드 파워 전계 효과 트랜지스터 소자에 있어서,
JFET 요소;
상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET;
트랜치 하단부에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET를 포함하고,
상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 상기 소자의 벌크 실리콘 영역을 통해 전류 흐름을 유도하도록 구성된 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.In a hybrid power field effect transistor device,
JFET element;
A first accumulation MOSFET disposed adjacent the JFET element;
A second storage MOSFET disposed at the bottom of the trench adjacent to the JFET element,
Wherein the JFET element, the first accumulation MOSFET and the second accumulation MOSFET are configured to induce current flow through the bulk silicon region of the device. 청구항 1에 있어서,
n-채널 소자의 n+ 소스 및 p+ 콘택트 연결 없이 수직 콘택트 트랜치의 측벽에 형성된 JFET 요소의 측면에 배치된 제1쇼트키 영역을 더 포함하는 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
and a first Schottky region disposed on the side of the JFET element formed on the sidewall of the vertical contact trench without n + source and p + contact connections of the n-channel device. 청구항 1에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 게이트-드레인 캐패시턴스를 감소시키기 위해 트랜치 하부 근처의 두꺼운 게이트 산화물 영역 및 측면 트랜치 벽에 박막 산화물을 포함하는 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
Wherein the first and second accumulation MOSFETs comprise thin film oxide in the thick gate oxide region and side trench walls near the bottom of the trench to reduce gate-drain capacitance. 청구항 1에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 자기 정렬 결정을 용이하게 하기 위해 고밀도 디자인 레이아웃에 따라 배치되는 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
And the first and second accumulation MOSFETs are arranged according to a high density design layout to facilitate self-alignment determination. 청구항 1에 있어서,
상기 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름은 게이트 산화물 스캐터링을 감소시키도록 구성된 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
Wherein the current flow induced through the bulk silicon region of the device is configured to reduce gate oxide scattering. 청구항 1에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 N 채널 MOSFET인 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
A hybrid power field effect transistor device, wherein the first accumulation MOSFET and the second accumulation MOSFET are N-channel MOSFETs. 청구항 1에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 소스에 연결되는 절연 게이트를 갖는 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
And a first accumulation MOSFET and a second accumulation MOSFET having an insulated gate connected to the source. 청구항 1에 있어서,
JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 트랜치 기반 수직 소자로서 제조되는 것을 특징으로 하는 하이브리드 파워 전계 효과 트랜지스터 소자.The method according to claim 1,
A hybrid power field effect transistor device, wherein the JFET element, the first accumulation MOSFET and the second accumulation MOSFET are fabricated as trench based vertical elements. 파워 MOSFET 소자에 있어서,
JFET 요소;
상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET;
제1축적 MOSFET 대향측에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET를 포함하고,
상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 상기 소자의 벌크 실리콘 영역을 통해 전류 흐름을 유도하도록 구성되고,
상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 트랜치 기반 수직 구조로서 제조되는 것을 특징으로 하는 파워 MOSFET 소자.In the power MOSFET device,
JFET element;
A first accumulation MOSFET disposed adjacent the JFET element;
A second accumulation MOSFET disposed adjacent to the JFET element on a side opposite the first accumulation MOSFET,
The JFET element, the first accumulation MOSFET and the second accumulation MOSFET are configured to induce current flow through the bulk silicon region of the device,
And the JFET element, the first accumulation MOSFET and the second accumulation MOSFET are fabricated as trench based vertical structures. 청구항 9에 있어서,
JFET 요소의 측면에 배치된 제1쇼트키 영역; 및
상기 제1쇼트키 영역에 대향하여 상기 JFET 요소의 측면에 배치된 제2쇼트키 영역을 더 포함하는 것을 특징으로 하는 파워 MOSFET 소자.The method according to claim 9,
A first Schottky region disposed on the side of the JFET element; And
And a second Schottky region disposed on the side of the JFET element opposite the first Schottky region. 청구항 9에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 게이트-드레인 캐패시턴스를 감소시키기 위해 두꺼운 하부 산화물 게이트 영역을 포함하는 것을 특징으로 하는 파워 MOSFET 소자.The method according to claim 9,
And the first accumulation MOSFET and the second accumulation MOSFET include a thick lower oxide gate region to reduce the gate-drain capacitance. 청구항 9에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 자기 정렬 결정을 용이하게 하기 위해 고밀도 디자인 레이아웃에 따라 배치되는 것을 특징으로 하는 파워 MOSFET 소자.The method according to claim 9,
The first and second accumulation MOSFETs are arranged in accordance with a high density design layout to facilitate self-alignment determination. 청구항 9에 있어서,
상기 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름은 게이트 산화물 스캐터링을 감소시키도록 구성된 것을 특징으로 하는 파워 MOSFET 소자.The method according to claim 9,
A current flow induced through the bulk silicon region of the device is configured to reduce gate oxide scattering. 청구항 9에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 N 채널 MOSFET인 것을 특징으로 하는 파워 MOSFET 소자.The method according to claim 9,
And the first and second accumulation MOSFETs are N-channel MOSFETs. 청구항 9에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 P 채널 MOSFET인 것을 특징으로 하는 파워 MOSFET 소자.The method according to claim 9,
And the first and second accumulation MOSFETs are P-channel MOSFETs. 파워 FET 소자에 있어서,
JFET 요소;
상기 JFET 요소에 인접하여 배치된 제1축적 MOSFET;
제1축적 MOSFET 대향측에 상기 JFET 요소에 인접하여 배치된 제2축적 MOSFET;
JFET 요소의 측면에 배치된 제1쇼트키 영역; 및
상기 제1쇼트키 영역에 대향하여 상기 JFET의 측면에 배치된 제2쇼트키 영역을 포함하고,
상기 JFET 요소, 제1축적 MOSFET 및 제2축적 MOSFET는 상기 소자의 벌크 실리콘 영역을 통해 전류 흐름을 유도하도록 구성된 것을 특징으로 하는 파워 FET 소자.In a power FET device,
JFET element;
A first accumulation MOSFET disposed adjacent the JFET element;
A second accumulation MOSFET disposed adjacent to the JFET element on a side opposite the first accumulation MOSFET;
A first Schottky region disposed on the side of the JFET element; And
A second Schottky region disposed on the side of the JFET opposite the first Schottky region,
And the JFET element, the first accumulation MOSFET and the second accumulation MOSFET are configured to induce current flow through the bulk silicon region of the device. 청구항 16에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 게이트-드레인 캐패시턴스를 감소시키기 위해 두꺼운 하부 산화물 게이트 영역을 포함하는 것을 특징으로 하는 파워 FET 소자.The method according to claim 16,
Wherein the first and second accumulation MOSFETs comprise a thick lower oxide gate region to reduce gate-drain capacitance. 청구항 16에 있어서,
제1축적 MOSFET 및 제2축적 MOSFET는 자기 정렬 결정을 용이하게 하기 위해 고밀도 디자인 레이아웃에 따라 배치되는 것을 특징으로 하는 파워 FET 소자.The method according to claim 16,
The first and second accumulation MOSFETs are arranged in accordance with a high density design layout to facilitate self-alignment determination. 청구항 16에 있어서,
상기 소자의 벌크 실리콘 영역을 통해 유도된 전류 흐름은 게이트 산화물 스캐터링을 감소시키도록 구성된 것을 특징으로 하는 파워 FET 소자.The method according to claim 16,
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