KR20110007078A - Phase-change memory device and fabrication method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 41
- 239000010410 layer Substances 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 230000008859 change Effects 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 28
- 238000004140 cleaning Methods 0.000 claims description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 claims description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 2
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 2
- 239000000908 ammonium hydroxide Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
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Abstract
Description
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 PN 다이오드를 이용한 상변화 메모리 소자에서 PN 다이오드 형성을 위한 콘택 홀의 크기를 최소화하면서 구동 전류를 감소시킬 수 있는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, a phase change memory device capable of reducing a driving current while minimizing the size of a contact hole for forming a PN diode in a phase change memory device using a PN diode and a method of manufacturing the same. It is about.
현재 보편적으로 사용되는 메모리 소자로 DRAM, SRAM, 플래쉬 메모리 등을 들 수 있다. DRAM은 비용이 저렴하고 임의 접근이 가능한 이점이 있는 반면, 휘발성 메모리라는 단점이 있고, 캐쉬 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이고, 비용이나 소비 전력 등에서 유리한 반면 동작 속도가 느린 단점이 있다.Currently used memory devices are DRAM, SRAM, and flash memory. While DRAM has the advantage of low cost and random access, it has the disadvantage of volatile memory, and SRAM used as cache memory has the advantage of random access and speed, but it is not only volatile but also large in size There is a limit to this high. In addition, the flash memory is a nonvolatile memory, which is advantageous in cost, power consumption, etc., but has a disadvantage of slow operation speed.
이러한 메모리 소자들의 단점을 극복하기 위해 개발된 메모리 소자로 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)를 들 수 있다.A memory device developed to overcome the drawbacks of such memory devices is a phase-change random access memory (PRAM).
PRAM은 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있으며, 최근에는 집적도 향상을 위해 다이오드 구조를 이용하여 셀을 형성한다.PRAM is a memory device that records and reads information by a phase change of a phase change material having a high resistance in an amorphous state and a low resistance in a crystalline state, and has an advantage of having a faster operation speed and a higher density than a flash memory. In recent years, a cell is formed using a diode structure to improve the degree of integration.
도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도이다.1 is a schematic cross-sectional view of a general phase change memory device.
도시한 것과 같이, 반도체 기판(10)에 소자 분리막(12)을 형성하여 코어 영역과 셀 영역을 구분하고, 셀 영역에 이온을 주입하여 라인 타입의 접합 영역(14)을 형성한다.As shown, the
이후, 코어 영역에 게이트 스택(16)을 형성하고, 코어 영역 및 셀 영역을 포함하는 전체 구조 상에 층간 절연막(24)을 형성한다. 그리고, 셀 영역의 층간 절연막(25)의 지정된 부분을 제거함으로써 PN 다이오드를 형성하기 위한 콘택 홀(26)이 형성된다.Thereafter, the
여기에서, 게이트 스택(16)은 폴리사이드 구조, 예를 들어 하드마스크 질화막(HM Nit)/금속 실리사이드(예를 들어, WSix)/폴리실리콘층의 적층 구조로 형성할 수 있다. 아울러, 게이트 스택(16)의 양측벽에는 스페이서(18)가 형성되며, 전체 구조 상에 산화막(20) 및 질화막(22)이 확산 방지막으로서 순차적으로 형성된다. 그리고, 절연막(24)은 일반적으로 산화막으로 이루어진다.Here, the
한편, 콘택 홀(26)을 형성한 후에는 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정에 의해 콘택 홀(26) 내에 PN 다이오드(도시하지 않음)를 형성한다.On the other hand, after the
이러한 PRAM 제조 공정에서, 소자의 고집적화를 위해 더욱 작은 크기의 콘택 홀(26)이 요구되고 있으며, 이에 따라 콘택 홀(26) 형성을 위한 마스크 및 식각 공정 후, 층간 절연막(24)의 상부 구경(D1)보다 하부 구경(D2)이 작아지는 현상이 발생한다. 즉, 접합 영역(14)에 형성되는 층간 절연막(24)은 수천 Å의 두께로 비교적 두껍게 형성되며, 층간 절연막(24)의 하부로 갈수록 도달되는 식각 가스의 양이 감소되며, 층간 절연막(24)으로 사용되는 산화막과 이 접합 영역(14) 상부의 산화막(20)이 유사한 식각 선택비를 갖기 때문에, 콘택 홀의 저부로 갈수록 식각율이 저하되고, 실제로 식각 대상층 상부 구경(Critical Dimension)보다 바닥면의 구경이 80% 정도로 작아지는 것이다.In such a PRAM manufacturing process, a smaller size of the
이로 인하여, 후속 공정으로 형성되는 PN 다이오드와 반도체 기판(10) 간의 접촉 면적이 줄어들어 저항이 증가하고, 결과적으로 동작 전류가 감소하여 많은 양의 구동 전류를 인가하여야 하는 문제가 있다. 아울러, 소자가 고집적화됨에 따라 PN 다이오드 간의 간격이 줄어들게 되고, PN 다이오드 저면의 저항이 증가하게 되면 인접 다이오드와의 간섭에 의해 소자가 오동작하게 되는 문제가 있다.As a result, the contact area between the PN diode and the
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, PN 다이오드를 형성하기 위한 콘택 홀의 저부에 노치(notch) 현상을 유발시켜 콘택 홀 저부의 크기를 증대시킬 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems and disadvantages, and the phase change memory device capable of increasing the size of the bottom of the contact hole by causing a notch phenomenon at the bottom of the contact hole for forming a PN diode and its There is a technical problem in providing a manufacturing method.
본 발명의 다른 기술적 과제는 PN 다이오드와 반도체 기판 간의 접촉 면적을 증가시켜 상변화 메모리 소자의 구동 전류를 감소시킬 수 있도록 하는 데 있다.Another technical problem of the present invention is to increase the contact area between the PN diode and the semiconductor substrate so as to reduce the driving current of the phase change memory device.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 PN 다이오드를 이용한 상변화 메모리 소자 제조 방법으로서, 불순물 영역이 형성된 셀 영역과 게이트 스택이 형성된 코어 영역이 정의된 반도체 기판이 제공되는 단계; 상기 게이트 스택 형성시 상기 셀 영역에 형성된 게이트 산화막을 포함하는 전체 구조 상에 층간 절연막을 형성하되, 동일한 식각 조건에서 상기 게이트 산화막의 식각 속도보다 식각 속도가 느린 물질을 이용하여 상기 층간 절연막을 형성하는 단계; 상기 셀 영역에 형성된 상기 층간 절연막 및 게이트 산화막의 지정된 영역을 1회의 식각 공정으로 제거하여 콘택 홀을 형성하는 단계; 및 상기 콘택 홀 내에 PN 다이오드를 형성하는 단계;를 포함한다.The method of manufacturing a phase change memory device according to an embodiment of the present invention for achieving the above technical problem is a method of manufacturing a phase change memory device using a PN diode, wherein a cell region having an impurity region and a core region having a gate stack are defined. Providing a semiconductor substrate; When the gate stack is formed, an interlayer insulating film is formed on the entire structure including the gate oxide film formed in the cell region, and the interlayer insulating film is formed by using a material having an etching rate lower than that of the gate oxide film under the same etching conditions. step; Forming a contact hole by removing the designated regions of the interlayer insulating layer and the gate oxide layer formed in the cell region by one etching process; And forming a PN diode in the contact hole.
본 발명에 의하면, 상변화 메모리 소자에서 PN 다이오드 형성을 위한 콘택 홀의 크기를 최소화하면서도 PN 다이오드와 반도체 기판 간의 접촉 면적을 증가시켜 계면 저항을 감소시킬 수 있다.According to the present invention, it is possible to reduce the interface resistance by increasing the contact area between the PN diode and the semiconductor substrate while minimizing the size of the contact hole for forming the PN diode in the phase change memory device.
이에 따라, 낮은 구동 전류를 인가하면서 소자의 동작 전류를 최대화하여 고집적화를 실현하면서도, 소자가 안정적으로 동작할 수 있는 이점이 있다.Accordingly, there is an advantage that the device can be stably operated while realizing high integration by maximizing the operating current of the device while applying a low driving current.
더욱이 본 발명에서는 게이트 스택 형성시 셀 영역에 필연적으로 형성되는 게이트 산화막을 유전층으로 이용한다. 따라서, 유전층을 형성하기 위한 증착 공정 및 이에 수반되는 평탄화 공정 등을 별도로 진행할 필요가 없다. 결국, 층간 절연막과 그 하부의 유전층과의 식각 선택비 차이를 이용하여 콘택홀 저부에 노치를 유발함에 있어서, 1회의 식각 공정으로 콘택홀을 형성함은 물론, 별도의 유전층 형성 공정이 필요하지 않으므로 공정 과정을 현저히 감소시킬 수 있다.Further, in the present invention, a gate oxide film that is necessarily formed in the cell region is used as the dielectric layer when forming the gate stack. Therefore, it is not necessary to separately proceed with the deposition process for forming the dielectric layer, the planarization process accompanying it, and the like. As a result, in inducing notches at the bottom of the contact hole by using the difference in the etching selectivity between the interlayer insulating layer and the dielectric layer thereunder, the contact hole is formed by one etching process and a separate dielectric layer forming process is not necessary. The process process can be significantly reduced.
도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도,
도 2a 내지 2d는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.1 is a schematic cross-sectional view of a general phase change memory device;
2A through 2D are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a 내지 2d는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 단면도로서, 소자 분리막에 의해 정의된 셀 영역만을 도시하였다.2A to 2D are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention, and show only a cell region defined by an isolation layer.
먼저, 도 2a에 도시한 것과 같이, 반도체 기판(100)에 소자 분리막(102)을 형성하고, 셀 영역에 이온 주입 공정으로 불순물을 주입하여 접합 영역(104) 즉, 불순물 영역을 형성한다. 그리고, 전체 구조 상에 제 1 유전층(106) 및 제 2 유전층(108)을 순차적으로 형성한다.First, as shown in FIG. 2A, an
여기에서, 제 1 유전층(106)은 코어 영역에 게이트 스택을 제조할 때 필연적으로 형성되는 게이트 산화막 또는 확산 방지막으로 형성되는 열 산화막이 될 수 있다. 아울러, 제 2 유전층(108)은 확산 방지막으로 형성되는 질화막이 될 수 있으며 경우에 따라 생략 가능하다.Here, the first
다음에, 도 2b에 도시한 것과 같이, 전체 구조 상에 층간 절연막(110)을 형성한다. 이때, 층간 절연막(110)은 제 1 유전층(106)보다 식각 선택비가 낮은 특성을 갖는 물질을 이용하여 형성할 수 있으며, 바람직하게는 질화막이 될 수 있다. 즉, 층간 절연막(110)은 동일한 식각 조건에서 제 1 유전층(106)의 식각 속도보다 식각 속도가 느린 물질을 이용하여 형성할 수 있으며, 화학기상증착(CVD) 또는 물리기상증착(PVD) 방식을 이용하여 4000 내지 8000Å의 두께로 형성할 수 있다.Next, as shown in Fig. 2B, an
그리고, 도 2c와 같이, 접합 영역(104) 중 PN 다이오드 형성 예정 영역이 노출되도록 마스크 및 식각 공정을 실시하여 콘택 홀(112)을 형성한다. 이때, 층간 절연막(110)의 식각 선택비가 제 1 유전층(106)의 식각 선택비보다 낮기 때문에 콘택 홀(112) 저부에 노치(A)가 발생하게 된다.As illustrated in FIG. 2C, the
여기에서, 콘택 홀(112) 형성을 위한 마스크 및 식각 공정시 과도 식각으로 인한 콘택 홀(112) 저부의 손실량은 30Å 미만, 바람직하게는 1 내지 30Å이 되도록 한다. 아울러, 마스크 및 식각 공정 후 콘택 홀(112) 저부의 구경은 상부 구경의 101 내지 120%가 되며, 예를 들어 상부 구경이 110nm인 경우 저부의 구경은 111 내지 130nm가 된다.Here, the amount of loss of the bottom of the
한편, 마스크 및 식각 공정 후에는 세정 공정을 수행할 수 있으며, 세정 공정은 산화막에 대한 선택비가 우수한 제 1 세정액(B), 제 2 세정액(O), 제 3 세정액(N) 또는 이들이 조합된 세정액들(BN, 또는 BON)을 이용하여 10초 내지 10분 실시하거나, 불화수소(HF)와 순수를 혼합한 세정액을 사용하여 10초 내지 10분 실시할 수 있다. 또한, 세정 공정은 LET(Light Etch Treatment)로 10 내지 50초 수행하는 것도 가능하다.After the mask and the etching process, a cleaning process may be performed, and the cleaning process may include a first cleaning liquid (B), a second cleaning liquid (O), a third cleaning liquid (N), or a combination thereof, which has an excellent selectivity to an oxide film. 10 seconds to 10 minutes using BN or BON, or 10 seconds to 10 minutes using a cleaning liquid mixed with hydrogen fluoride (HF) and pure water. In addition, the cleaning process may be performed for 10 to 50 seconds with LET (Light Etch Treatment).
여기에서, 제 1 세정액은 황산(H2SO4)과 과산화수소(H2O2)가 4:1의 비율로 함유된 세정액이고, 제 2 세정액은 불화암모늄(NH4F)과 불화수소(HF)를 20:1~300:1의 비율로 혼합한 BOE(Buffered Oxide Etchant) 용액이며, 제 3세정액은 수산화암모늄(NH4OH)과 과산화수소(H2O2) 및 순수의 비율이 1:4:20인 용액을 의미한다.Herein, the first cleaning solution is a cleaning solution containing sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) in a ratio of 4: 1, and the second cleaning solution is ammonium fluoride (NH 4 F) and hydrogen fluoride (HF). ) Is a BOE (Buffered Oxide Etchant) solution with a ratio of 20: 1 to 300: 1, and the third cleaning solution has a ratio of 1: 4 of ammonium hydroxide (NH 4 OH), hydrogen peroxide (H 2 O 2 ), and pure water. Mean solution of 20.
또한, 불화수소와 순수를 혼합한 세정액은 순수:불화수소의 비율을 40:1~200:1로 하는 것이 바람직하다.Moreover, as for the washing | cleaning liquid which mixed hydrogen fluoride and pure water, it is preferable to make ratio of pure water: hydrogen fluoride 40: 1-200: 1.
이후, 도 2d에 도시한 것과 같이 선택적 에피택셜 성장 공정에 의해 콘택 홀(112) 내에 PN 다이오드(114)를 형성한다. 도면에서 알 수 있는 바와 같이, PN 다이오드(114) 저부와 접합 영역(104) 간의 접촉 면적이 증가하여, 저항이 감소하게 되고, 결과적으로 동작 전류가 증가하게 된다.Thereafter, as illustrated in FIG. 2D, the
아울러, 도시하지 않았지만 PN 다이오드(114) 형성 후 BEC를 형성하고, 상변화 물질층, 상부전극, 워드라인 및 비트라인을 형성함으로써 상변화 메모리 소자의 제조가 완료된다.Although not shown, a BEC is formed after the
이상과 같은 방법에 의해 제조된 상변화 메모리 소자는 접합 영역이 형성된 반도체 기판, 접합 영역 상에 형성되는 PN 다이오드 및 PN 다이오드와 콘택되는 하부전극 콘택을 포함하는 상변화 메모리 소자로서, PN 다이오드 저부의 구경이 상부 구경보다 같거나 크도록 형성된다. 아울러, 본 발명에 의한 상변화 메모리 소자는 PN 다이오드 양측에 순차적으로 적층되는 유전층 및 유전층보다 식각 선택비가 낮은 층간 절연막을 더 포함한다.The phase change memory device manufactured by the above method is a phase change memory device including a semiconductor substrate having a junction region, a PN diode formed on the junction region, and a lower electrode contact contacting the PN diode. The aperture is formed to be equal to or larger than the upper aperture. In addition, the phase change memory device according to the present invention further includes a dielectric layer sequentially stacked on both sides of the PN diode and an interlayer insulating layer having an etching selectivity lower than that of the dielectric layer.
본 발명에서는 코어 영역에 게이트 스택을 형성할 때 셀 영역에 필연적으로 형성되는 게이트 산화막과을 유전층으로 이용한다. 그리고, 게이트 산화막과 층간 절연막으로 사용되는 질화막 간의 식각 선택비 차이를 이용하여, 식각 및 세정 공정 후 PN 다이오드 형성을 위한 콘택 홀 저부에 노치를 유발시킴으로써 PN 다이오드와 반도체 기판 간의 접촉 면적을 증대시키고, 이로 인하여 소자의 동작 전류를 최대화할 수 있다.In the present invention, when the gate stack is formed in the core region, a gate oxide film necessarily formed in the cell region is used as the dielectric layer. By using the difference in etching selectivity between the gate oxide film and the nitride film used as the interlayer insulating film, the contact area between the PN diode and the semiconductor substrate is increased by causing a notch in the bottom of the contact hole for forming the PN diode after the etching and cleaning process. This can maximize the operating current of the device.
더욱이, 층간 절연막과 식각 선택비가 상이한 유전층으로 게이트 스택 형성시 필연적으로 형성되는 게이트 산화막을 이용하기 때문에, 유전층을 별도로 증착하는 공정 및 이에 수반되는 평탄화 공정 등을 수행하지 않고도 콘택 홀 저부에 노치를 유발할 수 있다.In addition, since the gate oxide film is inevitably formed when the gate stack is formed of a dielectric layer having a different etching selectivity from the interlayer insulating film, a notch may be caused in the bottom of the contact hole without performing a process of separately depositing the dielectric layer and the subsequent planarization process. Can be.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention described above belongs will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.
100 : 반도체 기판
102 : 소자 분리막
104 : 액티브 영역
106 : 제 1 유전층
108 : 제 2 유전층
110 : 층간 절연막
112 : 콘택 홀
114 : PN 다이오드100: semiconductor substrate
102: device isolation film
104: active area
106: the first dielectric layer
108: second dielectric layer
110: interlayer insulating film
112: contact hall
114: PN diode
Claims (12)
불순물 영역이 형성된 셀 영역과 게이트 스택이 형성된 코어 영역이 정의된 반도체 기판이 제공되는 단계;
상기 게이트 스택 형성시 상기 셀 영역에 형성된 게이트 산화막을 포함하는 전체 구조 상에 층간 절연막을 형성하되, 동일한 식각 조건에서 상기 게이트 산화막의 식각 속도보다 식각 속도가 느린 물질을 이용하여 상기 층간 절연막을 형성하는 단계;
상기 셀 영역에 형성된 상기 층간 절연막 및 게이트 산화막의 지정된 영역을 1회의 식각 공정으로 제거하여 콘택 홀을 형성하는 단계; 및
상기 콘택 홀 내에 PN 다이오드를 형성하는 단계;
를 포함하는 상변화 메모리 소자 제조 방법.A method of manufacturing a phase change memory device using a PN diode,
Providing a semiconductor substrate defining a cell region in which an impurity region is formed and a core region in which a gate stack is formed;
When the gate stack is formed, an interlayer insulating film is formed on the entire structure including the gate oxide film formed in the cell region, and the interlayer insulating film is formed by using a material having an etching rate lower than that of the gate oxide film under the same etching conditions. step;
Forming a contact hole by removing the designated regions of the interlayer insulating layer and the gate oxide layer formed in the cell region by one etching process; And
Forming a PN diode in the contact hole;
Phase change memory device manufacturing method comprising a.
상기 게이트 산화막 상에 형성되는 질화막을 더 포함하고, 상기 질화막은 상기 게이트 스택 형성시 형성되는 확산 방지막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 1,
And a nitride film formed on the gate oxide film, wherein the nitride film is a diffusion barrier film formed when the gate stack is formed.
상기 층간 절연막은 질화막인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 1,
And the interlayer insulating film is a nitride film.
상기 층간 절연막은 4000 내지 8000Å의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 1,
And said interlayer insulating film is formed to a thickness of 4000 to 8000 Å.
상기 콘택 홀 형성시 상기 불순물 영역의 손실량은 1 내지 30Å인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 1,
The loss amount of the impurity region during the formation of the contact hole is 1 to 30 GPa, characterized in that the manufacturing method of the phase change memory device.
상기 콘택 홀 저부의 구경은 상기 콘택 홀 상부 구경의 101 내지 120%인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 1,
And the aperture of the bottom of the contact hole is 101 to 120% of the aperture of the upper portion of the contact hole.
상기 콘택 홀을 형성하는 단계 이후, 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 1,
And after the forming of the contact hole, performing a cleaning process.
상기 세정 공정은 황산(H2SO4)과 과산화수소(H2O2)가 4:1의 비율로 함유된 세정액을 이용하여 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 7, wherein
The cleaning process is a method of manufacturing a phase change memory device, characterized in that performed using a cleaning solution containing sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) in a ratio of 4: 1.
상기 세정 공정은 불화암모늄(NH4F)과 불화수소(HF)를 20:1~300:1의 비율로 혼합한 BOE(Buffered Oxide Etchant) 용액을 이용하여 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 7, wherein
The cleaning process is performed by using a BOE (Buffered Oxide Etchant) solution in which ammonium fluoride (NH 4 F) and hydrogen fluoride (HF) are mixed at a ratio of 20: 1 to 300: 1. Manufacturing method.
상기 세정 공정은 수산화암모늄(NH4OH)과 과산화수소(H2O2) 및 순수의 비율이 1:4:20인 용액을 이용하여 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 7, wherein
The cleaning process is a method of manufacturing a phase change memory device, characterized in that performed using a solution of a ratio of 1: 4: 20 ammonium hydroxide (NH 4 OH), hydrogen peroxide (H 2 O 2 ) and pure water.
상기 세정 공정은 순수와 불화수소의 비율이 40:1~200:1인 용액을 이용하여 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 7, wherein
The cleaning process is a method of manufacturing a phase change memory device, characterized in that performed using a solution of the ratio of pure water and hydrogen fluoride 40: 1 ~ 200: 1.
상기 세정 공정은 LET(Light Etch Treatment)로 10 내지 50초 수행하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The method of claim 7, wherein
The cleaning process is a method of manufacturing a phase change memory device, characterized in that performed for 10 to 50 seconds by LET (Light Etch Treatment).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100126868A KR101124340B1 (en) | 2010-12-13 | 2010-12-13 | Phase-Change Memory Device and Fabrication Method Thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070080510A Division KR101019984B1 (en) | 2007-08-10 | 2007-08-10 | Phase-Change Memory Device and Fabrication Method Thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110007078A true KR20110007078A (en) | 2011-01-21 |
KR101124340B1 KR101124340B1 (en) | 2012-03-16 |
Family
ID=43613714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100126868A KR101124340B1 (en) | 2010-12-13 | 2010-12-13 | Phase-Change Memory Device and Fabrication Method Thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101124340B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150006531A (en) * | 2013-07-08 | 2015-01-19 | 삼성전자주식회사 | Vertical semiconductor devices |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7816659B2 (en) * | 2005-11-23 | 2010-10-19 | Sandisk 3D Llc | Devices having reversible resistivity-switching metal oxide or nitride layer with added metal |
KR100655082B1 (en) * | 2005-12-23 | 2006-12-08 | 삼성전자주식회사 | Phase-change memory cell and method of fabricating the same |
-
2010
- 2010-12-13 KR KR1020100126868A patent/KR101124340B1/en not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150006531A (en) * | 2013-07-08 | 2015-01-19 | 삼성전자주식회사 | Vertical semiconductor devices |
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Publication number | Publication date |
---|---|
KR101124340B1 (en) | 2012-03-16 |
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