KR20110003218A - Method for manufacturing semiconductor device with buried gate - Google Patents

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Abstract

PURPOSE: A semiconductor device manufacturing method is provided to minimize the thickness reduction of a gate insulating layer during an etch-back process and to prevent plasma damage and junction damage. CONSTITUTION: An active area(22) is formed on a semiconductor substrate(21). A trench(24A) is formed by etching the active area according to a uniform depth. A gate insulating layer(25) is formed on the surface of the trench by executing a gate oxidation process. A gate conductive layer, which gap-fills the trench, is formed on the gate insulating layer. The gate conductive layer is planarized so that the surface of a hard mask film is exposed. A buried gate(26A) is formed by etching back the planarized gate conductive layer.

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}Method for manufacturing semiconductor device with buried gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트를 구비한반도체장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a buried gate.

반도체장치가 소형화(Shrink)되어 감에 따라 비트라인(BIT LINE)과 캐패시터의 콘택 면적 확보를 위해 워드라인(WORD LINE)을 기존의 실리콘기판 상부에서 실리콘기판의 하부에 위치하는 구조로 변경하게 되었다. 이와 같이, 워드라인을 실리콘기판 하부에 존재하게 하는 공정을 매립게이트(Buried Gate)라고 한다.As semiconductor devices become smaller and smaller, word lines have been changed from the top of existing silicon substrates to the bottom of silicon substrates to secure contact areas between bit lines and capacitors. . As such, a process of allowing the word line to exist under the silicon substrate is referred to as a buried gate.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면이다.1A to 1C illustrate a buried gate manufacturing method according to the prior art.

도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역(12)을 정의한 후, 하드마스크막(13)을 형성한다. 여기서, 하드마스크막(13)은 질화막이다.As shown in FIG. 1A, after defining the active region 12 in the semiconductor substrate 11, a hard mask layer 13 is formed. Here, the hard mask film 13 is a nitride film.

이어서, 하드마스크막(13)을 식각장벽으로 활성영역(12)을 식각하여 트렌 치(14)를 형성한다. Next, the trench 14 is formed by etching the active region 12 using the hard mask layer 13 as an etch barrier.

도 1b에 도시된 바와 같이, 게이트절연막(15)을 형성하기 위한 게이트산화공정을 진행한다.As shown in FIG. 1B, a gate oxidation process for forming the gate insulating film 15 is performed.

도 1c에 도시된 바와 같이, 매립게이트로 사용되는 게이트도전막을 증착하여 트렌치를 갭필한 후, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etchback) 공정을 순차적으로 진행하여 일정 깊이 리세스시켜 매립게이트(16)를 형성한다.As illustrated in FIG. 1C, the gate conductive film used as the buried gate is deposited to gap fill the trench, and then the CMP (Chemical Mechanical Polishing) process and the etchback process are sequentially performed to recess the buried gate to a predetermined depth. (16) is formed.

그러나, 종래기술은 매립게이트 형성을 위한 에치백 공정시에 트렌치의 탑코너(Top corner)에서 게이트절연막(15)이 손실(도 1c의 'B' 참조)되는 것을 피할 수 없다. 이와 같이, 게이트절연막(15)이 과도하게 손실되면 잔류 게이트절연막(Remain gate oxide)의 두께가 트렌치 측벽에 비해 현저하게 얇아져서(Thinning) 반도체장치의 리프레시 특성이 열화된다.However, the related art cannot avoid the loss of the gate insulating film 15 at the top corner of the trench (see 'B' in FIG. 1C) during the etch back process for forming the buried gate. As such, when the gate insulating film 15 is excessively lost, the thickness of the remaining gate insulating film is significantly thinner than that of the trench sidewalls, thereby deteriorating the refresh characteristics of the semiconductor device.

도 2는 종래기술에 따른 매립게이트 형성후의 결과를 도시한 사진으로서, 트렌치의 탑코너에서 게이트절연막이 얇아지고 있음을 알 수 있다.Figure 2 is a photograph showing the result after forming the buried gate according to the prior art, it can be seen that the gate insulating film is thinning in the top corner of the trench.

도 3a는 게이트절연막 형성전의 사진이고, 도 3b는 게이트절연막의 형성후의 사진이다.3A is a photograph before formation of the gate insulating film, and FIG. 3B is a photograph after formation of the gate insulation film.

도 3a 및 도 3b를 참조하면, 게이트절연막 형성후에 활성영역의 측벽에서 형성되는 두께보다 하드마스크막의 측벽에서 형성되는 두께가 현저히 얇은 것을 알 수 있다. 3A and 3B, it can be seen that after the gate insulating film is formed, the thickness formed on the sidewall of the hard mask film is significantly thinner than the thickness formed on the sidewall of the active region.

위와 같이 종래기술에서 게이트절연막의 얇아짐(Thinning) 현상의 원인으로 서, 구조적인 문제점을 들 수 있다. 일반적인 산화 공정의 특성상 실리콘물질인 활성영역(12)과 하드마스크막(13)인 질화막의 산화정도의 현저한 차이가 발생하여, 활성영역(12)은 더 많이 산화되는데 반해 하드마스크막(13)인 질화막은 적게 산화된다. 따라서, 산화공정을 통해 형성되는 게이트절연막(15)은 활성영역(12)쪽이 하드마스크막(13)보다 더 바깥쪽으로 튀어나온 구조(도 1b의 'A' 및 도 3b의 'A' 참조)가 생성된다. 이런 경우, 후속 매립게이트 형성을 위한 에치백(Etchback) 공정시 구조적으로 가장 많이 튀어나와 있는 탑코너 부위의 게이트절연막이 얇아지게 된다(도 1c의 'B' 참조). 심한 경우에는 탑코너 부위의 활성영역이 노출될 수도 있다.As described above, as a cause of thinning of the gate insulating layer in the related art, a structural problem may be mentioned. Due to the characteristics of the general oxidation process, a significant difference occurs in the degree of oxidation of the silicon nitride active region 12 and the hard mask layer 13, so that the active region 12 is oxidized more, whereas the hard mask layer 13 The nitride film is less oxidized. Therefore, the gate insulating film 15 formed through the oxidation process has a structure in which the active region 12 protrudes outwardly than the hard mask film 13 (see 'A' of FIG. 1B and 'A' of FIG. 3B). Is generated. In this case, the gate insulating film of the top corner portion which protrudes most structurally during the etching back process for forming the subsequent buried gate becomes thin (see 'B' of FIG. 1C). In severe cases, the active area of the top corner may be exposed.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 형성을 위한 게이트도전막의 에치백 공정시 트렌치 탑코너에서 게이트절연막이 얇아지는 원인이 되는 게이트절연막의 튀어나옴 구조를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-described problems in the prior art, and prevents the structure of the gate insulating film from being raised in the trench top corner during the etchback process of the gate conductive film for forming the buried gate. It is an object of the present invention to provide a method for manufacturing a semiconductor device.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽을 리세스시키는 단계; 게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 트렌치의 측벽을 리세스시키는 단계는 등방성 건식식각 또는 습식식각을 이용하는 것을 특징으로 한다. 또한, 상기 트렌치의 측벽을 리세스시키는 단계는 상기 게이트산화공정과 동일한 조건의 희생게이트산화공정을 진행하여 상기 트렌치 표면 상에 희생게이트절연막을 형성하는 단계; 및 상기 희생게이트절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a trench by etching a semiconductor substrate using the hard mask film as an etch barrier; Recessing sidewalls of the trench; Performing a gate oxidation process to form a gate insulating film on the trench surface in which the sidewalls are recessed; Forming a gate conductive film gap gap filling the trench on the gate insulating film; Planarizing the gate conductive layer to expose a surface of the hard mask layer; And etching the planarized gate conductive layer to form a buried gate, and recessing the sidewalls of the trench may include isotropic dry etching or wet etching. Recessing the sidewalls of the trench may include forming a sacrificial gate insulating layer on the trench surface by performing a sacrificial gate oxidation process under the same conditions as the gate oxidation process; And removing the sacrificial gate insulating layer.

또한, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부를 갭필하는 갭필막을 형성하는 단계; 상기 하드마스크막의 측벽에 스페이서를 형성하는 단계; 상기 갭필막을 제거하는 단계; 게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a trench by etching the semiconductor substrate using the hard mask film as an etch barrier; Forming a gap fill layer for gap filling the inside of the trench; Forming a spacer on sidewalls of the hard mask layer; Removing the gapfill film; Performing a gate oxidation process to form a gate insulating film on the trench surface in which the sidewalls are recessed; Forming a gate conductive film gap gap filling the trench on the gate insulating film; Planarizing the gate conductive layer to expose a surface of the hard mask layer; And etching the planarized gate conductive layer to form a buried gate.

상술한 본 발명은 트렌치의 측벽을 측면방향으로 일부 리세스시켜 후속 게이트산화 공정시에 게이트절연막의 튀어나옴 구조를 원천적으로 억제할 수 있다. 이에 따라, 후속의 매립게이트 형성을 위한 에치백공정시에 발생하는 게이트절연막의 얇아짐 현상을 최소화하여 플라즈마손상(plasma damae) 및 접합손상(junction damage), 게이트절연막 손상(gate oxide damage)을 최소화하므로써 반도체장치의 신뢰성을 높여 리프레시 향상에 기여 할 수 있는 효과가 있다According to the present invention, the sidewalls of the trenches are partially recessed in the lateral direction so that the protruding structure of the gate insulating layer may be restrained in the subsequent gate oxidation process. Accordingly, the thinning of the gate insulating film generated during the etchback process for the subsequent buried gate formation is minimized, thereby minimizing plasma damae, junction damage, and gate oxide damage. This increases the reliability of semiconductor devices and contributes to improved refresh.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a first embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체기판(21)에 활성영역(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 활성영역(22)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.As shown in FIG. 4A, the active region 22 is formed in the semiconductor substrate 21. Here, the semiconductor substrate 21 includes a silicon substrate, and the active region 22 is formed by a device isolation process as is well known. The device isolation film will not be shown.

이어서, 하드마스크막(23)을 형성한다. 여기서, 하드마스크막(23)은 질화막을 포함한다. 또한, 하드마스크막(23)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.Next, the hard mask film 23 is formed. Here, the hard mask film 23 includes a nitride film. In addition, the hard mask layer 23 may include an oxide layer and a silicon oxynitride layer.

이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(23)을 식각한 후에, 연속해서 하드마스크막(23)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(24)를 형성한다. 이때, 트렌치(24)는 활성영역(22)을 일정 깊이 식각하여 형성한다.Subsequently, after the hard mask layer 23 is etched using the buried gate mask (not shown), the trench 24 in which the buried gate is buried is successively etched using the hard mask layer 23 as an etch barrier. Form. At this time, the trench 24 is formed by etching the active region 22 to a predetermined depth.

도 4b에 도시된 바와 같이, 트렌치(24)를 측면 방향으로 리세스(도면부호 'R ' 참조)시킨다. 즉, 하드마스크막(23)보다 안쪽으로 위치하도록 리세스시킨 트렌치(24A)를 형성한다.As shown in Fig. 4B, the trench 24 is recessed in the lateral direction (see reference 'R'). In other words, the trench 24A is recessed to be positioned inward of the hard mask film 23.

트렌치(24A)를 측면방향으로 리세스시키기 위해 건식식각(Dry etch) 특히, 등방성 건식식각을 이용한다. 트렌치를 제공하는 물질이 실리콘기판이므로 실리콘을 등방성 건식식각하는 가스를 사용한다. 예를 들어, SF6, HBr, Cl2 등을 조합하여 실시한다.Dry etch, in particular isotropic dry etching, is used to recess trench 24A laterally. Since the material providing the trench is a silicon substrate, a gas for isotropic dry etching of silicon is used. For example, SF 6 , HBr, Cl 2 and the like are combined and performed.

또한, 트렌치(24A)를 측면방향으로 리세스시키기 위해 습식식각(Wet etch) 특히, 고선택비 습식식각을 이용할 수도 있다. 트렌치를 제공하는 물질이 실리콘기판이므로 실리콘을 습식식각하는 용액을 이용한다. 예를 들어, 질산(HNO3)과 불산(HF)을 혼합하여 진행한다.Wet etch, particularly high selectivity wet etch, may also be used to recess trench 24A laterally. Since the material providing the trench is a silicon substrate, a solution for wet etching silicon is used. For example, it proceeds by mixing nitric acid (HNO 3 ) and hydrofluoric acid (HF).

도 4c에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(25)을 형성한다. 위와 같이, 게이트산화공정을 진행하면, 활성영역(22)의 산화속도(Oxidation rate)가 하드마스크막(23)보다 더 빠르므로, 활성영역(22)의 측벽쪽에서 게이트절연막(25)이 더 잘 성장되고, 하드마스크막(23)의 측벽에서는 게이트절연막(25)이 상대적으로 덜 성장된다. As shown in FIG. 4C, the gate insulating layer 25 is formed through a gate oxidation process. As described above, when the gate oxidation process is performed, the oxidation rate of the active region 22 is faster than that of the hard mask layer 23, so that the gate insulating layer 25 is better at the sidewall of the active region 22. The gate insulating film 25 is relatively less grown on the sidewalls of the hard mask film 23.

이와 같은 게이트산화 공정 후에 성장된 게이트절연막(25)은 튀어나옴이 없이 수직방향으로 거의 동일 선상에 위치하게 된다. 튀어나옴이 없이 성장되는 이유는 측면방향으로 트렌치(24A)를 미리 리세스시키므로써 가능하다.The gate insulating film 25 grown after the gate oxidation process is located on substantially the same line in the vertical direction without protruding. The reason for growing without protruding is possible by recessing the trench 24A in the lateral direction in advance.

도 4d에 도시된 바와 같이, 트렌치(24)를 갭필할 때까지 전면에 게이트도전막(26)을 증착한다. 게이트도전막(26)은 TiN, Ti, Ta, TaN, W, WSi을 단독으로 사용하거나, 혼합하여 사용할 수 있다. 바람직하게, 게이트도전막(26)은 티타늄질화막과 텅스텐막을 적층하여 형성한다. As shown in FIG. 4D, the gate conductive layer 26 is deposited on the entire surface until the trench 24 is gap-filled. The gate conductive film 26 may be used alone or in combination with TiN, Ti, Ta, TaN, W, WSi. Preferably, the gate conductive film 26 is formed by stacking a titanium nitride film and a tungsten film.

이어서, 하드마스크막(23)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(23)의 표면에서 게이트도전막이 제거되어 트렌치(24A) 내부를 채우는 게이트도전막(26)이 잔류한다. 게이트도전막(26)의 평탄화를 위해 CMP 외에 건식에치백, 습식에치백 등을 단독 또는 혼합하여 적용할 수도 있다.Subsequently, a chemical mechanical polishing (CMP) process is performed to stop polishing on the surface of the hard mask film 23. As a result, the gate conductive film is removed from the surface of the hard mask film 23 so that the gate conductive film 26 filling the inside of the trench 24A remains. In order to planarize the gate conductive layer 26, dry etch back, wet etch back, or the like, in addition to CMP, may be used alone or in combination.

도 4e에 도시된 바와 같이, 에치백공정을 통해 게이트도전막을 리세스시킨다. 이에 따라, 매립게이트(26A)가 형성된다.As shown in FIG. 4E, the gate conductive layer is recessed through an etch back process. As a result, the buried gate 26A is formed.

에치백공정을 진행할 때, 트렌치(24A) 탑코너 부위에서 게이트절연막(25)이 일부 손실되는 얇아짐 현상이 발생될 수 있으나, 종래기술보다 잔류하는 게이트절연막의 두께가 더 두껍다. 이에 따라, 리프레시 특성의 저하를 방지할 수 있다.When the etch back process is performed, a thinning phenomenon may occur in which the gate insulating film 25 is partially lost at the top corner portion of the trench 24A. However, the thickness of the remaining gate insulating film is thicker than in the prior art. Thereby, the fall of a refresh characteristic can be prevented.

상술한 바와 같이, 본 발명은 매립게이트(26A)를 형성하기 위한 에치백공정시 트렌치 탑코너에서 게이트절연막(25)이 얇아지는 것을 최소화할 수 있다.As described above, the present invention can minimize the thinning of the gate insulating film 25 in the trench top corner during the etch back process for forming the buried gate 26A.

도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.5A to 5F are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a second embodiment of the present invention.

도 5a에 도시된 바와 같이, 반도체기판(31)에 활성영역(32)을 형성한다. 여기서, 반도체기판(31)은 실리콘기판을 포함하며, 활성영역(32)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.As shown in FIG. 5A, an active region 32 is formed in the semiconductor substrate 31. Here, the semiconductor substrate 31 includes a silicon substrate, and the active region 32 is formed by a device isolation process as is well known. The device isolation film will not be shown.

이어서, 하드마스크막(33)을 형성한다. 여기서, 하드마스크막(33)은 질화막을 포함한다. 또한, 하드마스크막(33)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.Next, a hard mask film 33 is formed. Here, the hard mask film 33 includes a nitride film. In addition, the hard mask layer 33 may include an oxide layer and a silicon oxynitride layer.

이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(33)을 식각한 후에, 연속해서 하드마스크막(33)을 식각장벽으로 이용한 식각공정을 통해 매립 게이트가 매립될 트렌치(34)를 형성한다. 이때, 트렌치(34)는 활성영역(32)을 일정 깊이 식각하여 형성한다.Subsequently, after the hard mask film 33 is etched using the buried gate mask (not shown), the trench 34 in which the buried gate is buried is successively etched using the hard mask film 33 as an etch barrier. Form. In this case, the trench 34 is formed by etching the active region 32 to a predetermined depth.

도 5b에 도시된 바와 같이, 희생게이트산화 공정을 통해 희생게이트절연막(35)을 형성한다. 희생게이트산화 공정은 후속하는 도 5d의 게이트산화 공정과 동일한 조건에서 실시할 수 있다.As shown in FIG. 5B, the sacrificial gate insulating layer 35 is formed through the sacrificial gate oxidation process. The sacrificial gate oxidation process may be performed under the same conditions as the gate oxidation process of FIG. 5D.

위와 같이, 희생게이트산화공정을 진행하면, 활성영역(32)의 산화속도(Oxidation rate)가 하드마스크막(33)보다 더 빠르므로, 활성영역(32)의 측벽쪽에서 희생게이트절연막(35)이 더 잘 성장되고, 하드마스크막(33)의 측벽에서는 희생게이트절연막(35)이 상대적으로 덜 성장된다. 이에 따라, 희생게이트산화 공정 후에 성장된 희생게이트절연막(35)은 튀어나온 구조를 갖고, 활성영역(32)쪽에서 더 잘 성장되기 때문에 트렌치(34)의 측벽을 확장시키게 된다.As described above, when the sacrificial gate oxidation process is performed, the oxidation rate of the active region 32 is faster than that of the hard mask layer 33, so that the sacrificial gate insulating layer 35 is formed on the sidewall of the active region 32. The growth is better, and the sacrificial gate insulating film 35 is relatively less grown on the sidewall of the hard mask film 33. Accordingly, the sacrificial gate insulating film 35 grown after the sacrificial gate oxidation process has a protruding structure and is better grown on the active region 32, thereby extending the sidewalls of the trench 34.

도 5c에 도시된 바와 같이, 희생게이트절연막(35)을 제거한다. 이에 따라, 측면 방향으로 리세스된 트렌치(34A)가 형성된다. 즉, 하드마스크막(33)보다 안쪽으로 위치하도록 리세스시킨 트렌치(34A)를 형성한다.As shown in FIG. 5C, the sacrificial gate insulating layer 35 is removed. Thus, trenches 34A recessed in the lateral direction are formed. That is, the trench 34A is recessed so as to be located inward of the hard mask film 33.

위와 같이, 희생게이트절연막(35)의 성장공정에 의해 측면방향으로 실리콘이 손실(Si loss)되도록 하여 트렌치(34A)의 측벽이 하드마스크막(33)보다 안쪽으로 위치하도록 한다.As described above, silicon is lost in the lateral direction by the growth process of the sacrificial gate insulating layer 35 so that the sidewall of the trench 34A is positioned inward of the hard mask layer 33.

도 5d에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(36)을 형성한다. 위와 같이, 게이트산화공정을 진행하면, 활성영역(32)의 산화속도(Oxidation rate)가 하드마스크막(33)보다 더 빠르므로, 활성영역(32)의 측벽쪽 에서 게이트절연막(36)이 더 잘 성장되고, 하드마스크막(33)의 측벽에서는 게이트절연막(36)이 상대적으로 덜 성장된다. 이에 따라, 게이트산화 공정 후에 성장된 게이트절연막(36)은 튀어나옴이 없이 수직방향으로 거의 동일 선상에 위치하게 된다.As shown in FIG. 5D, the gate insulating layer 36 is formed through a gate oxidation process. As described above, when the gate oxidation process is performed, the oxidation rate of the active region 32 is faster than that of the hard mask layer 33, so that the gate insulating layer 36 is further formed on the sidewall of the active region 32. Well-grown, the gate insulating film 36 is relatively less grown on the sidewall of the hard mask film 33. As a result, the gate insulating film 36 grown after the gate oxidation process is positioned on substantially the same line in the vertical direction without protruding.

도 5e에 도시된 바와 같이, 트렌치(34A)를 갭필할 때까지 전면에 게이트도전막(37)을 증착한다. 게이트도전막은 게이트도전막(37)은 TiN, Ti, Ta, TaN, W, WSi을 단독으로 사용하거나, 혼합하여 사용할 수 있다. 바람직하게, 게이트도전막(37)은 티타늄질화막과 텅스텐막을 적층하여 형성한다. As shown in FIG. 5E, the gate conductive film 37 is deposited on the entire surface until the trench 34A is gap-filled. As the gate conductive film, the gate conductive film 37 may use TiN, Ti, Ta, TaN, W, WSi alone, or may be mixed. Preferably, the gate conductive film 37 is formed by stacking a titanium nitride film and a tungsten film.

이어서, 하드마스크막(33)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(33)의 표면에서 게이트도전막이 제거되어 트렌치(34A) 내부를 채우는 게이트도전막(37)이 잔류한다. 게이트도전막(37)의 평탄화를 위해 CMP 외에 건식에치백, 습식에치백 등을 단독 또는 혼합하여 적용할 수도 있다.Subsequently, a chemical mechanical polishing (CMP) process is performed to stop polishing on the surface of the hard mask film 33. As a result, the gate conductive film is removed from the surface of the hard mask film 33 so that the gate conductive film 37 filling the inside of the trench 34A remains. In order to planarize the gate conductive layer 37, a dry etch bag, a wet etch bag, or the like, in addition to the CMP, may be used alone or in combination.

도 5f에 도시된 바와 같이, 에치백공정을 통해 게이트도전막을 리세스시킨다. 이에 따라, 매립게이트(37A)가 형성된다.As shown in FIG. 5F, the gate conductive layer is recessed through an etch back process. As a result, the buried gate 37A is formed.

에치백공정을 진행할 때, 트렌치(34A) 탑코너 부위에서 게이트절연막(36)이 일부 손실되는 얇아짐 현상이 발생될 수 있으나, 종래기술보다 잔류하는 게이트절연막의 두께가 더 두껍다. 이에 따라, 리프레시 특성의 저하를 방지할 수 있다.When the etch back process is performed, a thinning phenomenon may occur in which the gate insulating film 36 is partially lost at the top corner portion of the trench 34A. However, the thickness of the remaining gate insulating film is thicker than in the prior art. Thereby, the fall of a refresh characteristic can be prevented.

상술한 바와 같이, 제2실시예는 매립게이트(37A)를 형성하기 위한 에치백공정시 트렌치 탑코너에서 게이트절연막(36)이 얇아지는 것을 최소화할 수 있다.As described above, the second embodiment can minimize the thinning of the gate insulating film 36 in the trench top corner during the etch back process for forming the buried gate 37A.

도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.6A to 6F are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a third embodiment of the present invention.

도 6a에 도시된 바와 같이, 반도체기판(41)에 활성영역(42)을 형성한다. 여기서, 반도체기판(41)은 실리콘기판을 포함하며, 활성영역(42)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.As shown in FIG. 6A, an active region 42 is formed in the semiconductor substrate 41. Here, the semiconductor substrate 41 includes a silicon substrate, and the active region 42 is formed by a device isolation process as is well known. The device isolation film will not be shown.

이어서, 하드마스크막(43)을 형성한다. 여기서, 하드마스크막(43)은 질화막을 포함한다. 또한, 하드마스크막(43)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.Next, a hard mask film 43 is formed. Here, the hard mask film 43 includes a nitride film. In addition, the hard mask layer 43 may include an oxide layer and a silicon oxynitride layer.

이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(43)을 식각한 후에, 연속해서 하드마스크막(43)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(44)를 형성한다. 이때, 트렌치(44)는 활성영역(42)을 일정 깊이 식각하여 형성한다.Subsequently, after the hard mask layer 43 is etched using the buried gate mask (not shown), the trench 44 in which the buried gate is buried is successively etched using the hard mask layer 43 as an etch barrier. Form. In this case, the trench 44 is formed by etching the active region 42 to a predetermined depth.

도 6b에 도시된 바와 같이, 트렌치(44)를 갭필할 때까지 전면에 갭필막(45)을 형성한다. 여기서, 갭필막(45)은 산화막 등을 포함할 수 있다.As shown in FIG. 6B, the gap fill film 45 is formed on the entire surface until the trench 44 is gap filled. Here, the gap fill film 45 may include an oxide film or the like.

이어서, 하드마스크막(43)의 표면이 드러날때까지 갭필막(45)을 평탄화한다.Next, the gap fill film 45 is planarized until the surface of the hard mask film 43 is exposed.

도 6c에 도시된 바와 같이, 반도체기판(41)과 하드마스크막(43)의 접촉면 높이까지 갭필막(45A)을 리세스시킨다.As shown in FIG. 6C, the gap fill film 45A is recessed to the contact surface height of the semiconductor substrate 41 and the hard mask film 43.

이어서, 전면에 스페이서절연막을 증착한 후 에치백하여 하드마스크막(43)의 측벽에 스페이서(46)를 형성한다. 여기서, 스페이서(46)는 질화막을 포함한다. Subsequently, a spacer insulating film is deposited on the entire surface and then etched back to form a spacer 46 on the sidewall of the hard mask film 43. Here, the spacer 46 includes a nitride film.

위와 같이, 스페이서(46)를 형성해주면 하드마스크막(43)또한 질화막이므로, 하드마스크막(43)이 측면방향으로 확장된 형태를 갖는다고 볼 수 있다.As described above, when the spacers 46 are formed, since the hard mask layer 43 is also a nitride layer, the hard mask layer 43 may be extended in the lateral direction.

도 6d에 도시된 바와 같이, 스페이서(46) 및 하드마스크막(43)을 식각장벽으로 하여 갭필막을 선택적으로 제거한다. As shown in FIG. 6D, the gap fill film is selectively removed using the spacer 46 and the hard mask film 43 as etch barriers.

이에 따라, 트렌치(44)의 측벽은 스페이서(46)보다 안쪽에 위치하게 된다.Accordingly, the sidewalls of the trench 44 are located inward of the spacers 46.

위와 같이, 트렌치(44)를 추가로 식각하는 제1실시예 또는 희생게이트절연막을 사용하는 제2실시예와 다르게, 제3실시예는 스페이서(46)를 이용하여 인위적으로 트렌치(44)의 측벽이 리세스된 형태를 갖도록 한다.As described above, unlike the first embodiment in which the trench 44 is additionally etched or the second embodiment using the sacrificial gate insulating film, the third embodiment artificially uses the spacers 46 to sidewall the trench 44. To have this recessed form.

도 6e에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(47)을 형성한다. 위와 같이, 게이트산화공정을 진행하면, 활성영역(42)의 산화속도(Oxidation rate)가 질화막 물질인 하드마스크막(43) 및 스페이서(46)보다 더 빠르므로, 활성영역(42)의 측벽쪽에서 게이트절연막(47)이 더 잘 성장되고, 스페이서(46)의 측벽에서는 게이트절연막(47)이 상대적으로 덜 성장된다. 이에 따라, 게이트산화 공정 후에 성장된 게이트절연막(47)은 튀어나옴이 없이 수직방향으로 거의 동일 선상에 위치하게 된다.As shown in FIG. 6E, the gate insulating layer 47 is formed through a gate oxidation process. As described above, when the gate oxidation process is performed, the oxidation rate of the active region 42 is faster than that of the hard mask layer 43 and the spacer 46, which are nitride materials. The gate insulating film 47 grows better, and the gate insulating film 47 grows relatively less on the sidewall of the spacer 46. As a result, the gate insulating film 47 grown after the gate oxidation process is positioned on substantially the same line in the vertical direction without protruding.

도 6f에 도시된 바와 같이, 매립게이트(48)를 형성한다.As shown in FIG. 6F, the buried gate 48 is formed.

먼저, 트렌치(44)를 갭필할 때까지 전면에 게이트도전막을 증착한다. 게이트도전막은 게이트도전막은 게이트도전막)은 TiN, Ti, Ta, TaN, W, WSi을 단독으로 사용하거나, 혼합하여 사용할 수 있다. 바람직하게, 게이트도전막(37)은 티타늄질화막과 텅스텐막을 적층하여 형성한다. First, a gate conductive film is deposited on the entire surface until the trench 44 is gapfilled. As the gate conductive film, the gate conductive film is a gate conductive film), TiN, Ti, Ta, TaN, W, WSi may be used alone or in combination. Preferably, the gate conductive film 37 is formed by stacking a titanium nitride film and a tungsten film.

이어서, 하드마스크막(43)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(43)의 표면에서 게이트도전막이 제거되어 트렌치(44) 내부를 채우는 게이트도전막이 잔류한다. 게이트도전막의 평탄화를 위해 CMP 외에 건식에치백, 습식에치백 등을 단독 또는 혼합하여 적용할 수도 있다.Subsequently, a chemical mechanical polishing (CMP) process is performed to stop polishing on the surface of the hard mask film 43. As a result, the gate conductive film is removed from the surface of the hard mask film 43 so that the gate conductive film filling the trench 44 remains. In order to planarize the gate conductive film, a dry etch bag, a wet etch bag, or the like, in addition to CMP, may be used alone or in combination.

이어서, 에치백공정을 통해 게이트도전막을 리세스시킨다. 이에 따라, 매립게이트(48)가 형성된다.Next, the gate conductive film is recessed through an etch back process. As a result, the buried gate 48 is formed.

에치백공정을 진행할 때, 트렌치(44) 탑코너 부위에서 게이트절연막(47)이 일부 손실되는 얇아짐 현상이 발생될 수 있으나, 종래기술보다 잔류하는 게이트절연막의 두께가 더 두껍다.When the etch back process is performed, a thinning phenomenon may occur in which the gate insulating film 47 is partially lost at the top corner of the trench 44, but the thickness of the remaining gate insulating film is thicker than in the prior art.

상술한 바와 같이, 제3실시예는 매립게이트(48)를 형성하기 위한 에치백공정시 트렌치 탑코너에서 게이트절연막(47)이 얇아지는 것을 최소화할 수 있다.As described above, the third embodiment can minimize the thinning of the gate insulating film 47 in the trench top corner during the etch back process for forming the buried gate 48.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면.1A to 1C illustrate a buried gate manufacturing method according to the prior art.

도 2는 종래기술에 따른 매립게이트 형성후의 결과를 촬영한 사진.Figure 2 is a photograph taken after the formation of the buried gate according to the prior art.

도 3a는 종래기술에 따른 게이트절연막 형성전의 사진.Figure 3a is a photo before forming the gate insulating film according to the prior art.

도 3b는 종래기술에 따른 게이트절연막의 형성후의 사진.Figure 3b is a photograph after the formation of a gate insulating film according to the prior art.

도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.4A to 4E are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a first embodiment of the present invention;

도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.5A to 5F are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a second embodiment of the present invention.

도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.6A to 6F are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a third embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 활성영역21: semiconductor substrate 22: active area

23 : 하드마스크막 24A : 트렌치23: hard mask film 24A: trench

25 : 게이트절연막 26A : 매립게이트25 gate insulating film 26A buried gate

Claims (9)

하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;Etching the semiconductor substrate using the hard mask layer as an etch barrier to form a trench; 상기 트렌치의 측벽을 리세스시키는 단계;Recessing sidewalls of the trench; 게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트절연막을 형성하는 단계;Performing a gate oxidation process to form a gate insulating film on the trench surface in which the sidewalls are recessed; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계;Forming a gate conductive film gap gap filling the trench on the gate insulating film; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및Planarizing the gate conductive layer to expose a surface of the hard mask layer; And 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계Etching the planarized gate conductive layer to form a buried gate 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 트렌치의 측벽을 리세스시키는 단계는,Recessing the sidewalls of the trench, 등방성 건식식각 또는 습식식각을 이용하는 반도체장치 제조 방법.A method of manufacturing a semiconductor device using isotropic dry etching or wet etching. 제1항에 있어서,The method of claim 1, 상기 트렌치의 측벽을 리세스시키는 단계는,Recessing the sidewalls of the trench, 상기 게이트산화공정과 동일한 조건의 희생게이트산화공정을 진행하여 상기 트렌치 표면 상에 희생게이트절연막을 형성하는 단계; 및Performing a sacrificial gate oxidation process under the same conditions as the gate oxidation process to form a sacrificial gate insulating film on the trench surface; And 상기 희생게이트절연막을 제거하는 단계;Removing the sacrificial gate insulating layer; 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크막은,The hard mask film, 질화막, 산화막 또는 실리콘산화질화막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising any one selected from a nitride film, an oxide film or a silicon oxynitride film. 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;Etching the semiconductor substrate using the hard mask layer as an etch barrier to form a trench; 상기 트렌치의 내부를 갭필하는 갭필막을 형성하는 단계;Forming a gap fill layer for gap filling the inside of the trench; 상기 하드마스크막의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the hard mask layer; 상기 갭필막을 제거하는 단계;Removing the gapfill film; 게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트 절연막을 형성하는 단계;Performing a gate oxidation process to form a gate insulating film on the trench surface where the sidewalls are recessed; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계;Forming a gate conductive film gap gap filling the trench on the gate insulating film; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및Planarizing the gate conductive layer to expose a surface of the hard mask layer; And 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계Etching the planarized gate conductive layer to form a buried gate 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제5항에 있어서,The method of claim 5, 상기 갭필막을 형성하는 단계는,Forming the gap fill film, 상기 트렌치의 내부를 갭필하도록 전면에 상기 갭필막을 형성하는 단계; 및Forming the gap fill layer on a front surface of the trench to gap fill the inside of the trench; And 상기 반도체기판과 하드마스크막의 접촉면 높이까지 상기 갭필막을 리세스시키는 단계Recessing the gap fill layer to the contact surface height of the semiconductor substrate and the hard mask layer 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제5항에 있어서,The method of claim 5, 상기 갭필막은 산화막을 포함하는 반도체장치 제조 방법.And the gap fill film comprises an oxide film. 제5항에 있어서,The method of claim 5, 상기 스페이서를 형성하는 단계는,Forming the spacers, 상기 갭필막을 포함한 전면에 질화막을 증착하는 단계; 및Depositing a nitride film on the entire surface including the gapfill film; And 상기 하드마스크막의 측벽에 스페이서 형태로 상기 질화막이 남도록 식각하는 단계Etching the nitride film to remain in the form of a spacer on sidewalls of the hard mask layer; 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제5항에 있어서,The method of claim 5, 상기 하드마스크막과 스페이서는 질화막을 포함하는 반도체장치 제조 방법.The hard mask film and the spacer comprises a nitride film.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993685A (en) * 2018-10-02 2020-04-10 三星电子株式会社 Semiconductor device and method for manufacturing the same
CN111180395A (en) * 2018-11-09 2020-05-19 长鑫存储技术有限公司 Method for forming semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101920247B1 (en) 2012-09-17 2018-11-20 삼성전자 주식회사 Semiconductor device and fabricating method thereof
KR102411401B1 (en) 2016-03-08 2022-06-22 삼성전자주식회사 Method of manufacturing semiconductor devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733228B1 (en) 2006-01-23 2007-06-27 주식회사 하이닉스반도체 Semiconductor device and method for fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993685A (en) * 2018-10-02 2020-04-10 三星电子株式会社 Semiconductor device and method for manufacturing the same
KR20200038386A (en) * 2018-10-02 2020-04-13 삼성전자주식회사 Semiconductor device and method of fabricating semiconductor device
CN111180395A (en) * 2018-11-09 2020-05-19 长鑫存储技术有限公司 Method for forming semiconductor device
CN111180395B (en) * 2018-11-09 2022-06-17 长鑫存储技术有限公司 Method for forming semiconductor device

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