KR20110003074A - 반도체 장치의 내부전압 생성회로 - Google Patents

반도체 장치의 내부전압 생성회로 Download PDF

Info

Publication number
KR20110003074A
KR20110003074A KR1020090060673A KR20090060673A KR20110003074A KR 20110003074 A KR20110003074 A KR 20110003074A KR 1020090060673 A KR1020090060673 A KR 1020090060673A KR 20090060673 A KR20090060673 A KR 20090060673A KR 20110003074 A KR20110003074 A KR 20110003074A
Authority
KR
South Korea
Prior art keywords
voltage
level
internal
buffering
power supply
Prior art date
Application number
KR1020090060673A
Other languages
English (en)
Inventor
송택상
권대한
이준우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090060673A priority Critical patent/KR20110003074A/ko
Publication of KR20110003074A publication Critical patent/KR20110003074A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

반도체 장치의 내부전압 생성회로에 관한 것으로서, 전원전압을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압과 피드백 전압의 전압레벨을 비교하기 위한 전압레벨 비교부와, 상기 전원전압보다 높은 전압레벨을 가지는 고전압을 입력받아 그 전압레벨이 상기 전원전압보다 높고 상기 고전압보다 낮은 클램핑전압을 생성하기 위한 전압레벨 클램핑부와, 상기 클램핑 전압을 전원으로 사용하여 상기 전압레벨 비교부의 출력전압을 버퍼링하기 위한 버퍼링부, 및 상기 버퍼링부의 출력전압에 대응하는 구동력으로 내부전압단을 구동하여 내부전압을 생성하고, 상기 내부전압단의 전압레벨에 대응하는 상기 피드백 전압을 생성하는 전압생성부를 구비하는 반도체 장치의 내부전압 생성회로를 제공한다.
내부전압, 고전압, 승압전압, PSRR, 과전류 응답, LDO, 전력효율

Description

반도체 장치의 내부전압 생성회로{INTERNAL VOLTAGE GENERATOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 내부전압 생성회로에 관한 것이다.
일반적으로 다수의 반도체 장치들이 구비되는 반도체 칩(chip)은, 전력 무결성(power integrity) 향상과 메탈 마이그레이션(metal migration) 방지를 위해 반도체 칩(chip) 외부에서 높은 전압레벨을 갖는 외부전원전압(VDDext)을 입력받아 전력 손실을 최소화한 상태로 낮은 전압레벨을 갖는 내부전원전압(VDDint)을 생성하는 전력 시스템(power system)을 구현한 후, 전력 효율성(power efficiency) 향상을 위해 반도체 칩(chip) 내부에 구비되는 다수의 반도체 장치들로 최적화된 내부전압들(VINT<0:N>)을 공급하는 다중 전압 공급 시스템(multi-level supply voltage system)을 구현하고 있다.
도 1은 일반적인 반도체 칩(chip)의 전력 전달 네트워크(power delivery network)를 도시한 블록다이어그램이다.
먼저, 반도체 칩(chip) 외부에서 인가되는 높은 전압레벨을 갖는 외부전원전압(VDDext)을 스위칭 레귤레이터(switching regulator)를 통해 입력받아 낮은 전압레벨을 갖는 내부전원전압(VDDint)을 생성한다.
이때, 이상적인 스위칭 레귤레이터(switching regulator)는 전력 손실이 없으므로, 외부전원전압(VDDext)의 전압레벨 대비 내부전원전압(VDDint)의 전압레벨이 감소(voltage drop)된 것만큼 외부전원전압(VDDext)의 전류량 대비 내부전원전압(VDDint)의 전류량 크기가 증가한다.
즉, 높은 전압레벨을 갖지만 그 전류량은 작은(high-voltage low current) 외부전원전압(VDDext)을 입력받아 낮은 전압레벨을 갖지만 그 전류량은 큰(low-voltage high current) 내부전원전압(VDDint)으로 변환시킴으로써, 전력 무결성(power integrity) 향상과 메탈 마이그레이션(metal migration) 방지하는 것이 가능하다.
하지만, 스위칭 레귤레이터(switching regulator)에서 출력되는 내부전원전압(VDDint)은 그 전압레벨이 크게 리플(ripple)하는 문제가 있기 때문에, 내부전원전압(VDDint)을 그대로 반도체 칩(chip)에 구비된 다수의 반도체 장치에서는 내부전원전압(VDDint)을 그대로 반도체 장치의 내부회로에 공급할 수 없다. 즉, 전압레벨이 크게 리플(Ripple)하는 내부전원전압(VDDint)을 반도체 장치의 내부회로에 그대로 공급하게 될 경우 반도체 장치의 내부회로가 나쁜 동작 특성 - 지터(jitter) 발생, 타이밍 마진(timing margin)이 줄어드는 것 등을 의미함 - 가질 수 있기 때문이다. 따라서, 리플(ripple)이 큰 내부전원전압(VDDint)을 선형 레귤레이터(linear regulator)를 통해 입력받아 리플(ripple)이 작은 내부전압들(VINT<0:N>)을 생성하는 동작을 수행하게 된다.
이때, 반도체 장치에 구비되는 다수의 내부회로들 중 그 동작 속도가 상대적으로 낮은 내부회로들에는 상대적으로 낮은 전압레벨을 갖는 내부전압들(VINT<0:N>)을 공급하고, 그 동작 속도가 상대적으로 높은 내부회로들에는 상대적으로 높은 전압레벨을 갖는 내부전압들(VINT<0:N>)을 공급함으로써, 반도체 칩(chip)에 구비되는 각각의 반도체 장치가 최대의 성능과 최고의 전력 효율(power efficiency)을 발휘할 수 있도록 할 수 있다.
하지만, 선형 레귤레이터(linear regulator)는 스위칭 레귤레이터(switch regulator)와는 다르게 입력되는 전압의 전압레벨 대비 출력되는 전압의 전압레벨이 낮아지는 만큼 전력 손실이 발생한다.
따라서, 선형 레귤레이터(linear regulator)를 설계할 때에는 입력되는 전압과 출력되는 전압 사이에 급격한 전압 변동이 발생하지 않도록 LDO(low drop-out) 특성을 갖게 만드는 것이 중요하다.
도 2는 일반적인 선형 레귤레이터(linear regulator)를 상세히 도시한 회로도이다.
도 2를 참조하면, 일반적인 선형 레귤레이터(linear regulator)는, 설정된 전압레벨을 갖는 기준전압(VREF)과 피드백 전압(VFBK)의 전압레벨을 비교하기 위한 전압레벨 비교부(200)와, 전압레벨 비교부(200)의 출력전압(VCOMP)에 대응하는 구동력으로 내부전압(VINT)단을 구동하여 내부전압(VINT)을 생성하고, 내부전압(VINT)단의 전압레벨에 대응하는 피드백 전압(VFBK)을 생성하기 위한 전압생성부(220)를 구비한다.
전술한 바와 같은 구성을 갖는 선형 레귤레이터의 동작목표는, 기준전압(VREF)의 레벨과 피드백 전압(VFBK)의 레벨이 서로 같은 상태를 유지하도록 내부전압(VINT)단을 적절한 구동력으로 구동해주는 것이다.
이러한 선형 레귤레이터에서 중요한 이슈(issue)가 되는 스펙(SPEC.)은, 전술한 LDO(low drop-out) 특성이외에도 PSRR(power-supply-rejection-ratio)과 과전류 응답(transient response)이 있다.
참고로, PSRR은 선형 레귤레이터로 공급되는 내부전원전압(VDDint)에 포함된 노이즈(noise)를 얼마나 제거하여 내부전압(VINT)로서 출력하는 가를 나타내는 스펙(SPEC.)이다.
또한, 과전류 응답(Transient response)은 선형 레귤레이터로부터 내부전압(VINT)을 인가받는 반도체 장치의 내부회로가 동작하여 선형 레귤레이터로부터 제공되어야 하는 전류의 크기가 급격하게 변동하는 경우, 그에 대응하여 선형 레귤레이터에서 출력되는 내부전압(VINT)의 레벨이 어떻게 변화하는지를 나타내는 스펙(SPEC.)이다.
전술한 일반적인 선형 레귤레이터의 구성요소 중에서 PSRR 및 과전류 응답같 은 스펙의 특성에 가장 큰 영향을 끼칠 수 있는 구성요소는 아무래도 내부전압(VINT)을 직접적으로 구동하여 내부전압(VINT)을 생성하는 전압생성부(220)가 될 것이다.
따라서, 전압생성부(220)의 구성을 좀 더 구체적으로 살펴보면, 전압레벨 비교부(200)의 출력전압(VCOMP)에 대응하는 구동력으로 내부전압(VINT)단을 구동하여 내부전압(VINT)을 생성하기 위한 내부전압 생성부(222)와, 내부전압(VINT)단의 전압레벨을 설정된 비율로 분배하여 피드백 전압(VFBK)을 생성하기 위한 피드백 전압 생성부를 구비하는 것을 알 수 있다.
그 중, 내부전압 생성부(222)가 전술한 PSRR 및 과전류 응답같은 스펙의 특성에 큰 영향을 끼칠 수 있는 구성요소가 되는데, 내부전압 생성부(222)를 상세히 살펴보면, PMOS 트랜지스터를 사용하거나 NMOS 트랜지스터를 사용하는 것을 알 수 있는데, 이때, NMOS 트랜지스터를 사용하게 되면 PMOS 트랜지스터를 사용하는 것보다 다음과 같은 장점이 존재한다.
먼저, 내부전원전압(VDDint)의 파워 노이즈(power noise)가 NMOS 트랜지스터의 드레인단에 인가되므로, NMOS 트랜지스터의 소스단을 통해 내부전압(VINT)단으로 흘러들어가는 전류의 크기에 변동을 주지 않는다. 따라서, NMOS 트랜지스터를 사용하게 되면 PMOS 트랜지스터를 사용하는 것보다 PSRR 특성이 좋다고 볼 수 있다.
또한, 반도체 장치의 내부회로 동작으로 인해 내부전압(VINT)단에 로드 전류(load current)의 급격한 변화가 있을 경우에도 내부전압(VINT)단에서 NMOS 트랜 지스터를 바라본 저항이 매우 작은 편이기 때문에 내부전압(VINT)단의 전압레벨이 급격하게 변동하는 폭(voltage drop)이 매우 작을 수 있다. 따라서, NMOS 트랜지스터를 사용하게 되면 PMOS 트랜지스터를 사용하는 것보다 과전류 응답특성이 좋다고 볼 수 있다.
하지만, NMOS 트랜지스터의 경우 게이트단으로 인가되는 전압레벨 비교부(200)의 출력전압(VCOMP)이 아무리 커도 내부전원전압(VDDint)의 레벨보다 작은 상태이고, 그에 따라 NMOS 트랜지스터의 게이트-소스전압(VGS)의 레벨이 내부전원전압(VDDint)의 레벨보다 높을 수 없는 상태가 되며, 때문에, 내부전압(VINT)단의 최대 레벨이 내부전원전압(VDDint)의 전압레벨에 비해 NMOS 트랜지스터의 문턱전압(Vth)만큼 더 작은 상태가 된다는 문제점이 있다.
즉, 상기에서 언급했던바와 같이 선형 레귤레이터는 입력되는 전압의 레벨 - 내부전원전압(VDDint)의 레벨 - 에 대비되는 출력되는 전압의 레벨 - 내부전압(VINT)단의 전압레벨 - 이 급격하게 감소하면 감소할수록 전력 효율(power efficiency)이 떨어지는 문제점이 발생하므로 NMOS 트랜지스터를 사용하게 되면 PMOS 트랜지스터를 사용하는 것보다 전력 효율(power efficiency)이 감소한다는 문제점이 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 높은 PSRR(power-supply-rejection-ratio) 특성과 우수한 과전류 응답(transient response) 특성을 가지며, 안정적인 LDO(low drop-out) 특성을 갖는 반도체 장치의 내부전압 생성회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원전압을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압과 피드백 전압의 전압레벨을 비교하기 위한 전압레벨 비교부; 상기 전원전압보다 높은 전압레벨을 가지는 고전압을 입력받아 그 전압레벨이 상기 전원전압보다 높고 상기 고전압보다 낮은 클램핑전압을 생성하기 위한 전압레벨 클램핑부; 상기 클램핑 전압을 전원으로 사용하여 상기 전압레벨 비교부의 출력전압을 버퍼링하기 위한 버퍼링부; 및 상기 버퍼링부의 출력전압에 대응하는 구동력으로 내부전압단을 구동하여 내부전압을 생성하고, 상기 내부전압단의 전압레벨에 대응하는 상기 피드백 전압을 생성하는 전압생성부를 구비하는 반도체 장치의 내부전압 생성회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 전원전압을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압과 피드백 전압의 전압레벨을 비교하기 위한 전압레벨 비교부; 상기 전원전압을 전하펌핑하여 상기 전원전압보다 높은 전압레벨을 갖는 승압전압을 생성하기 위한 승압전압 생성부; 상기 전원전압보다 높은 전압레벨을 가지는 고전압을 입력받아 그 전압레벨이 상기 전원전압보다 높고 상기 고전압보다 낮은 클램핑전압을 생성하기 위한 전압레벨 클램핑부; 상기 클램핑전압을 전원으로 사용하여 상기 전압레벨 비교부의 출력전압을 버퍼링하기 위한 버퍼링부; 및 상기 버퍼링부의 출력신호에 대응하는 구동력으로 내부전압단을 구동하여 내부전압을 생성하고, 상기 내부전압단의 전압레벨에 대응하는 상기 피드백 전압을 생성하는 전압생성부를 구비하는 반도체 장치의 내부전압 생성회로를 제공한다.
전술한 본 발명은 내부전원전압에 대응하여 내부전압단을 구동하는 소자로써 NMOS 트랜지스터를 사용하여 내부전압 생성회로가 높은 PSRR(power-supply-rejection-ratio) 특성과 우수한 과전류 응답(transient response) 특성을 가질 수 있도록 하고, 동시에, NMOS 트랜지스터의 게이트단으로 인가되는 전압을 내부전원전압보다 높은 전압레벨을 갖는 전압으로 버퍼링함으로써 내부전압 생성회로가 안정적인 LDO(low drop-out) 특성을 가질 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1 실시예)
도 3은 본 발명의 제1 실시예에 따라 선형 레귤레이팅(linear regulating) 방식을 사용하는 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따라 선형 레귤레이팅(linear regulating) 방식을 사용하는 반도체 장치의 내부전압 생성회로는, 내부전원전압(VDDint)을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압(VREF)과 피드백 전압(VFBK)의 전압레벨을 비교하기 위한 전압레벨 비교부(300)와, 내부전원전압(VDDint)보다 높은 전압레벨을 가지는 고전압(VHIGH)을 입력받아 그 전압레벨이 내부전원전압(VDDint)보다 높고 고전압(VHIGH)보다 낮은 클램핑전압(VCLAMP)을 생성하기 위한 전압레벨 클램핑부(350)와, 클램핑전압(VCLAMP)을 전원으로 사용하여 전압레벨 비교부(300)의 출력전압(VCOMP)을 버퍼링하기 위한 버퍼링부(310), 및 버퍼링부(310)의 출력전압(VBUF)에 대응하는 구동력으로 내부전압(VINT)단을 구동하여 내부전압(VINT)을 생성하고, 내부전압(VINT)단의 전압레벨에 대응하는 피드백 전압(VFBK)을 생성하는 전압생성부(320)를 구비한다.
여기서, 전압레벨 비교부(300)는, 기준전압(VREF)의 레벨을 기준으로 피드백 전압(VFBK)의 레벨이 더 높은 것에 응답하여 접지전압(VSS)의 레벨과 동일한 전압 레벨을 갖는 비교전압(VCOMP)을 출력하고, 기준전압(VREF)의 레벨을 기준으로 피드백 전압(VFBK)의 레벨이 더 낮은 것에 응답하여 비교전압(VCOMP)의 레벨을 상승시키되, 비교전압(VCOMP)의 레벨 상승폭은 접지전압(VSS)과 내부전원전압(VDDint) 레벨 사이에서 기준전압(VREF)과 피드백 전압(VFBK)의 레벨 차이에 대응하여 그 값이 변동한다.
즉, 전압레벨 비교부(300)는, 기준전압(VREF)의 레벨보다 피드백 전압(VFBK)의 레벨이 더 높은 경우에, 무조건 접지전압(VSS)의 레벨을 갖는 비교전압(VCOMP)을 출력한다. 하지만, 기준전압(VREF)의 레벨보다 피드백 전압(VFBK)의 레벨이 더 낮은 경우에, 기준전압(VREF)의 레벨과 피드백 전압(VFBK)의 레벨차이가 크면 클수록 더 큰 전압레벨을 갖고 레벨차이가 작으면 작을수록 더 작은 전압레벨을 갖는 비교전압(VCOMP)을 출력한다.
이때, 전압레벨 비교부(300)는, 내부전원전압(VDDint)과 접지전압(VSS)을 전원으로 사용하므로 비교전압(VCOMP)이 도달할 수 있는 최대 전압레벨은 내부전원전압(VDDint)의 레벨이 되고, 최저 전압레벨은 접지전압(VSS)의 레벨이 된다.
그리고, 버퍼링부(310)는, 내부전원전압(VDDint)의 레벨과 접지전압(VSS)의 레벨 사이에서 그 전압레벨이 스윙하는 비교전압(VCOMP)을 버퍼링하여 클램핑전압(VCLAMP)의 레벨과 접지전압(VSS)의 레벨 사이에서 그 전압레벨이 스윙하는 버퍼링 전압(VBUF)을 생성한다.
즉, 버퍼링부(310)는, 도달할 수 있는 최대 전압레벨로 내부전원전압(VDDint)의 레벨을 갖는 비교전압(VCOMP)에 응답하여 도달할 수 있는 최대 전압 레벨로 클램핑전압(VCLAMP)의 레벨을 갖는 버퍼링 전압(VBUF)을 출력하는 동작을 수행한다. 즉, 버퍼링부(310)는, 비교전압(VCOMP)을 입력받아 레벨 쉬프팅하여 버퍼링 전압(VBUF)을 생성한다.
이때, 버퍼링부(310)로 입력되는 비교전압(VCOMP)의 레벨과 출력되는 버퍼링 전압(VBUF)의 레벨을 비교해 보면, 접지전압(VSS)의 레벨과 내부전원전압(VDDint)의 레벨 사이에서 비교전압(VCOMP)의 레벨이 위치하는 비율에 대응하는 비율로 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨과 클램핑전압(VCLAMP)의 레벨 사이에 위치하게 된다.
예컨대, 비교전압(VCOMP)의 레벨이 내부전원전압(VDDint)의 레벨의 2/3되는 전압레벨을 갖는 상태라고 하면, 버퍼링 전압(VBUF)의 레벨도 클램핑전압(VCLAMP)의 2/3되는 전압레벨을 갖는 상태가 된다.
그리고, 전압생성부(320)는, 버퍼링 전압(VBUF)의 레벨에 대응하는 구동력으로 내부전압(VINT)단을 구동하여 내부전압(VINT)을 생성하기 위한 내부전압 생성부(322), 및 내부전압(VINT)단의 전압레벨을 설정된 비율로 분배하여 피드백 전압(VFBK)을 생성하기 위한 피드백 전압 생성부(324)를 구비한다.
여기서, 내부전압 생성부(322)는, 게이트로 인가되는 버퍼링 전압(VBUF)의 레벨에 응답하여 드레인 접속된 내부전원전압(VDDint)단에서 소스 접속된 내부전압(VINT)단으로 흐르는 전류량의 크기를 제어하기 위한 NMOS 트랜지스터(NP)를 구비한다.
즉, 내부전압 생성부(322)는, 버퍼링 전압(VBUF)의 레벨이 클램핑전 압(VCLAMP)의 레벨에 가까울수록 더 강한 구동력으로 내부전압(VINT)단을 구동하고, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에서 멀어질수록 더 약한 구동력으로 내부전압(VINT)단을 구동하며, 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨이 될 경우 내부전압(VINT)단을 구동하지 않는다.
따라서, 내부전압(VINT)단은, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에 가까울수록 더 많은 양의 전류를 내부전원전압(VDDint)단으로부터 제공받고, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에서 멀어질수록 더 적은 양의 전류를 내부전원전압(VDDint)단으로부터 제공받으며, 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨이 될 때 내부전원전압(VDDint)단으로부터 전류를 제공받지 못하게 된다.
즉, 내부전압(VINT)단은, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에 가까울수록 더 강한 힘으로 내부전압(VINT)의 전압레벨을 상승시키고, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에서 멀어질수록 더 약한 힘으로 내부전압(VINT)의 전압레벨을 상승시키며, 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨이 될 때 내부전압(VINT)의 전압레벨을 더 이상 상승시키지 않는다.
참고로, 내부전압(VINT)의 전압레벨을 더 이상 상승시키지 않게 되면, 내부전압(VINT)을 인가받는 반도체 장치의 내부회로가 동작하거나 자연적인 방전으로 인해 내부전압(VINT)의 전압레벨이 감소하게 된다.
그리고, 피드백 전압 생성부(324)는, 내부전압(VINT)단과 접지전압(VSS)단 사이에 직렬연결되는 제1 저항(R1) 및 제2 저항(R2) - 각각 설정된 저항값을 가짐 - 을 구비하여 제1 저항(R1)과 제2 저항(R2)의 접속노드(R_NODE)에서 피드백 전압(VFBK)을 생성한다.
즉, 피드백 전압 생성부(324)는, 제1 저항(R1)의 저항값과 제2 저항(R2)의 저항값의 크기 비율을 적절히 조절함으로써 피드백 전압(VFBK)의 전압레벨을 자유롭게 조절할 수 있다.
이와 같은 피드백 전압 생성부(324)가 필요한 이유는, 전압레벨 비교부(300)에서 기준전압(VREF)과 피드백 전압(VFBK)의 레벨의 비교할 때, 그 전압레벨이 낮으면 낮을수록 소모되는 전류량이 작아지기 때문이다.
따라서, 내부전압(VINT)의 레벨이 많이 낮아서 전압레벨 비교부(300) 동작의 정확도가 떨어질 가능성이 있는 경우에는 피드백 전압 생성부(324)의 존재를 무시하고 내부전압(VINT)을 전압레벨 비교부(300)로 직접 인가하여 전압레벨 비교부(300)가 동작하게 하여도 상관없다.
그리고, 전압레벨 클램핑부(350)는, 고전압(VHIGH)을 입력받아 고전압(VHIGH)보다 낮은 레벨을 갖고 내부전원전압(VDDint)보다 높은 레벨을 갖는 클램핑전압(VCLAMP)을 생성하는데, 이러한 동작이 필요한 이유는, 고전압(VHIGH)의 경우 주로 전하펌핑동작을 통해 생성되기 때문에 그 전압레벨이 크게 리플(ripple)하는 것이 보통이며, 이렇게 크게 리플(ripple)하는 고전압(VHIGH)을 버퍼링부(310)의 전원으로 바로 사용하게 될 경우 버퍼링부(310)에서 생성되는 버퍼링 전압(VBUF)의 레벨에도 약간의 리플이 발생할 수밖에 없다.
따라서, 전술한 본 발명의 제1실시예와 같이 큰 리플을 갖는 고전압(VHIGH) 의 레벨을 클램핑함으로써 발생하는 리플을 1차로 한 번 줄여준 클램핑전압(VCLAMP)을 버퍼링부(310)의 전원으로 공급함으로써, 버퍼링부(310)에서 생성되는 버퍼링 전압(VBUF)의 레벨에 거의 리플이 발생하지 않도록 할 수 있다.
그리고, 내부전원전압(VDDint)보다 높은 전압레벨을 갖는 고전압(VHIGH)의 경우, 반도체 장치의 내부전압 생성회로로 직접 입력되도록 도면이 도시되어 있는데, 고전압(VHIGH)의 경우 반도체 장치의 내부전압 생성회로 외부에 하지만 반도체 장치 내부에 별도로 구비된 고전압 생성회로에서 생성될 수도 있고, 아예 반도체 장치 외부에서 즉 반도체 장치의 동작을 컨트롤하기 위한 별도의 장치에서 반도체 장치에 구비되는 설정된 입력경로(예를 들면 전압입력패드)를 통해 입력될 수도 있다.
이상에서 살펴본 바와 같이 본 발명의 제1 실시예를 적용하면, 내부전원전압에 대응하여 내부전압(VINT)단을 구동하는 소자로써 NMOS 트랜지스터(NP)를 사용하기 때문에, 내부전원전압(VDDint)의 파워 노이즈(power noise)가 NMOS 트랜지스터(NP)의 드레인으로 인가되므로 높은 PSRR(power-supply-rejection-ratio) 특성을 가지게 된다.
또한, 내부전압(VINT)단을 구동하는 소자로써 NMOS 트랜지스터(NP)를 사용하기 때문에, 내부전압(VINT)단에서 NMOS 트랜지스터(NP)를 바라본 저항이 매우 작은 편이 되어 우수한 과전류 응답(transient response) 특성을 가지게 된다.
또한, 내부전압(VINT)단을 구동하는 소자로써 NMOS 트랜지스터(NP)를 사용할 뿐만 아니라 NMOS 트랜지스터(NP)의 게이트단으로 인가되는 전압(VBUF)이 내부전원전압(VDDint)보다 높은 전압레벨을 갖는 클램핑전압(VCLAMP)의 레벨과 접지전압(VSS)의 레벨 사이에서 스윙하기 때문에, 내부전압(VINT)단의 최대 레벨이 클램핑전압(VCLAMP)의 전압레벨에 비해 NMOS 트랜지스터의 문턱전압(Vth)만큼 더 작은 상태가 되어 내부전압(VINT)의 최대 레벨이 충분히 내부전원전압(VDDint)에 도달할 수 있으며, 이로 인해, 내부전압 생성회로로 입력되는 내부전원전압(VDDint)과 출력되는 내부전압(VINT) 사이에 급격한 전압 변동이 발생하지 않도록 할 수 있으므로, 좋은 LDO(low drop-out) 특성을 갖도록 할 수 있다.
따라서, 본 발명의 제1 실시예에 따른 반도체 장치의 내부전압 생성회로에서 생성되는 내부전압(VINT)을 공급받아 동작하는 반도체 장치의 내부회로들은 최대의 성능과 최고의 전력 효율(power efficiency)을 발휘할 수 있게 된다.
(제2 실시예)
도 4는 본 발명의 제2 실시예에 따라 선형 레귤레이팅(linear regulating) 방식을 사용하는 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따라 선형 레귤레이팅(linear regulating) 방식을 사용하는 반도체 장치의 내부전압 생성회로는, 내부전원전압(VDDint)을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압(VREF)과 피드백 전압(VFBK)의 전압레벨을 비교하기 위한 전압레벨 비교부(400)와, 내부전원전압(VDDint)을 전하펌핑하여 내부전원전압(VDDint)보다 높은 전압레벨을 갖는 승압 전압(VPP)을 생성하기 위한 승압전압 생성부(430)와, 승압전압(VPP)을 입력받아 그 전압레벨이 내부전원전압(VDDint)보다 높고 승압전압(VPP)보다 낮은 클램핑전압(VCLAMP)을 생성하기 위한 전압레벨 클램핑부(450)와, 클램핑전압(VCLAMP)을 전원으로 사용하여 전압레벨 비교부(400)의 출력전압(VCOMP)을 버퍼링하기 위한 버퍼링부(410), 및 버퍼링부(410)의 출력전압(VBUF)에 대응하는 구동력으로 내부전압(VINT)단을 구동하여 내부전압(VINT)을 생성하고, 내부전압(VINT)단의 전압레벨에 대응하는 피드백 전압(VFBK)을 생성하는 전압생성부(420)를 구비한다.
여기서, 전압레벨 비교부(400)는, 기준전압(VREF)의 레벨을 기준으로 피드백 전압(VFBK)의 레벨이 더 높은 것에 응답하여 접지전압(VSS)의 레벨과 동일한 전압레벨을 갖는 비교전압(VCOMP)을 출력하고, 기준전압(VREF)의 레벨을 기준으로 피드백 전압(VFBK)의 레벨이 더 낮은 것에 응답하여 비교전압(VCOMP)의 레벨을 상승시키되, 비교전압(VCOMP)의 레벨 상승폭은 접지전압(VSS)과 내부전원전압(VDDint) 레벨 사이에서 기준전압(VREF)과 피드백 전압(VFBK)의 레벨 차이에 대응하여 그 값이 변동한다.
즉, 전압레벨 비교부(400)는, 기준전압(VREF)의 레벨보다 피드백 전압(VFBK)의 레벨이 더 높은 경우에, 무조건 접지전압(VSS)의 레벨을 갖는 비교전압(VCOMP)을 출력한다. 하지만, 기준전압(VREF)의 레벨보다 피드백 전압(VFBK)의 레벨이 더 낮은 경우에, 기준전압(VREF)의 레벨과 피드백 전압(VFBK)의 레벨차이가 크면 클수록 더 큰 전압레벨을 갖고 레벨차이가 작으면 작을수록 더 작은 전압레벨을 갖는 비교전압(VCOMP)을 출력한다.
이때, 전압레벨 비교부(400)는, 내부전원전압(VDDint)과 접지전압(VSS)을 전원으로 사용하므로 비교전압(VCOMP)이 도달할 수 있는 최대 전압레벨은 내부전원전압(VDDint)의 레벨이 되고, 최저 전압레벨은 접지전압(VSS)의 레벨이 된다.
그리고, 승압전압 생성부(430)는, 내부전원전압(VDDint)을 전하펌핑하여 승압전압(VPP)을 생성한다. 이때, 전하펌핑 방법은 이미 공지되어 있는 기술을 적용할 수 있으므로, 쉽게 승압전압(VPP)을 생성할 수 있다.
그리고, 버퍼링부(410)는, 내부전원전압(VDDint)의 레벨과 접지전압(VSS)의 레벨 사이에서 그 전압레벨이 스윙하는 비교전압(VCOMP)을 버퍼링하여 클램핑전압(VCLAMP)의 레벨과 접지전압(VSS)의 레벨 사이에서 그 전압레벨이 스윙하는 버퍼링 전압(VBUF)을 생성한다.
즉, 버퍼링부(410)는, 도달할 수 있는 최대 전압레벨로 내부전원전압(VDDint)의 레벨을 갖는 비교전압(VCOMP)에 응답하여 도달할 수 있는 최대 전압레벨로 클램핑전압(VCLAMP)의 레벨을 갖는 버퍼링 전압(VBUF)을 출력하는 동작을 수행한다. 즉, 버퍼링부(410)는, 비교전압(VCOMP)을 입력받아 레벨 쉬프팅하여 버퍼링 전압(VBUF)을 생성한다.
이때, 버퍼링부(410)로 입력되는 비교전압(VCOMP)의 레벨과 출력되는 버퍼링 전압(VBUF)의 레벨을 비교해 보면, 접지전압(VSS)의 레벨과 내부전원전압(VDDint)의 레벨 사이에서 비교전압(VCOMP)의 레벨이 위치하는 비율에 대응하는 비율로 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨과 클램핑전압(VCLAMP)의 레벨 사이에 위치하게 된다.
예컨대, 비교전압(VCOMP)의 레벨이 내부전원전압(VDDint)의 레벨의 2/3되는 전압레벨을 갖는 상태라고 하면, 버퍼링 전압(VBUF)의 레벨도 클램핑전압(VCLAMP)의 2/3되는 전압레벨을 갖는 상태가 된다.
그리고, 전압생성부(420)는, 버퍼링 전압(VBUF)의 레벨에 대응하는 구동력으로 내부전압(VINT)단을 구동하여 내부전압(VINT)을 생성하기 위한 내부전압 생성부(422), 및 내부전압(VINT)단의 전압레벨을 설정된 비율로 분배하여 피드백 전압(VFBK)을 생성하기 위한 피드백 전압 생성부(424)를 구비한다.
여기서, 내부전압 생성부(422)는, 게이트로 인가되는 버퍼링 전압(VBUF)의 레벨에 응답하여 드레인 접속된 내부전원전압(VDDint)단에서 소스 접속된 내부전압(VINT)단으로 흐르는 전류량의 크기를 제어하기 위한 NMOS 트랜지스터(NP)를 구비한다.
즉, 내부전압 생성부(422)는, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에 가까울수록 더 강한 구동력으로 내부전압(VINT)단을 구동하고, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에서 멀어질수록 더 약한 구동력으로 내부전압(VINT)단을 구동하며, 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨이 될 경우 내부전압(VINT)단을 구동하지 않는다.
따라서, 내부전압(VINT)단은, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에 가까울수록 더 많은 양의 전류를 내부전원전압(VDDint)단으로부터 제공받고, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에서 멀어질수록 더 적은 양의 전류를 내부전원전압(VDDint)단으로부터 제공받으며, 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨이 될 때 내부전원전압(VDDint)단으로부터 전류를 제공받지 못하게 된다.
즉, 내부전압(VINT)단은, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에 가까울수록 더 강한 힘으로 내부전압(VINT)의 전압레벨을 상승시키고, 버퍼링 전압(VBUF)의 레벨이 클램핑전압(VCLAMP)의 레벨에서 멀어질수록 더 약한 힘으로 내부전압(VINT)의 전압레벨을 상승시키며, 버퍼링 전압(VBUF)의 레벨이 접지전압(VSS)의 레벨이 될 때 내부전압(VINT)의 전압레벨을 더 이상 상승시키지 않는다.
참고로, 내부전압(VINT)의 전압레벨을 더 이상 상승시키지 않게 되면, 내부전압(VINT)을 인가받는 반도체 장치의 내부회로가 동작하거나 자연적인 방전으로 인해 내부전압(VINT)의 전압레벨이 감소하게 된다.
그리고, 피드백 전압 생성부(424)는, 내부전압(VINT)단과 접지전압(VSS)단 사이에 직렬연결되는 제1 저항(R1) 및 제2 저항(R2) - 각각 설정된 저항값을 가짐 - 을 구비하여 제1 저항(R1)과 제2 저항(R2)의 접속노드(R_NODE)에서 피드백 전압(VFBK)을 생성한다.
즉, 피드백 전압 생성부(424)는, 제1 저항(R1)의 저항값과 제2 저항(R2)의 저항값의 크기 비율을 적절히 조절함으로써 피드백 전압(VFBK)의 전압레벨을 자유롭게 조절할 수 있다.
이와 같은 피드백 전압 생성부(424)가 필요한 이유는, 전압레벨 비교부(400)에서 기준전압(VREF)과 피드백 전압(VFBK)의 레벨의 비교할 때, 그 전압레벨이 낮으면 낮을수록 소모되는 전류량이 작아지기 때문이다.
따라서, 내부전압(VINT)의 레벨이 많이 낮아서 전압레벨 비교부(400) 동작의 정확도가 떨어질 가능성이 있는 경우에는 피드백 전압 생성부(424)의 존재를 무시하고 내부전압(VINT)을 전압레벨 비교부(400)로 직접 인가하여 전압레벨 비교부(400)가 동작하게 하여도 상관없다.
그리고, 전압레벨 클램핑부(450)는, 클램핑전압(VCLAMP)을 입력받아 클램핑전압(VCLAMP)보다 낮은 레벨을 갖고 내부전원전압(VDDint)보다 높은 레벨을 갖는 클램핑전압(VCLAMP)을 생성하는데, 이러한 동작이 필요한 이유는, 승압전압(VPP)의 경우 승압전압 생성부(430)에서 전하펌핑동작을 통해 생성되기 때문에 그 전압레벨이 크게 리플(ripple)하는 것이 보통이며, 이렇게 크게 리플(ripple)하는 승압전압(VPP)을 버퍼링부(410)의 전원으로 바로 사용하게 될 경우 버퍼링부(410)에서 생성되는 버퍼링 전압(VBUF)의 레벨에도 약간의 리플이 발생할 수밖에 없다.
따라서, 전술한 본 발명의 제2실시예와 같이 큰 리플을 갖는 승압전압(VPP)의 레벨을 클램핑함으로써 발생하는 리플을 1차로 한 번 줄여준 클램핑전압(VCLAMP)을 버퍼링부(410)의 전원으로 공급함으로써, 버퍼링부(410)에서 생성되는 버퍼링 전압(VBUF)의 레벨에 거의 리플이 발생하지 않도록 할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제2 실시예를 적용하면, 내부전원전압에 대응하여 내부전압(VINT)단을 구동하는 소자로써 NMOS 트랜지스터(NP)를 사용하기 때문에, 내부전원전압(VDDint)의 파워 노이즈(power noise)가 NMOS 트랜지스터(NP)의 드레인으로 인가되므로 높은 PSRR(power-supply-rejection-ratio) 특성을 가지게 된다.
또한, 내부전압(VINT)단을 구동하는 소자로써 NMOS 트랜지스터(NP)를 사용하기 때문에, 내부전압(VINT)단에서 NMOS 트랜지스터(NP)를 바라본 저항이 매우 작은 편이 되어 우수한 과전류 응답(transient response) 특성을 가지게 된다.
또한, 내부전압(VINT)단을 구동하는 소자로써 NMOS 트랜지스터(NP)를 사용할 뿐만 아니라 NMOS 트랜지스터(NP)의 게이트단으로 인가되는 전압(VBUF)이 내부전원전압(VDDint)보다 높은 전압레벨을 갖는 클램핑전압(VCLAMP)의 레벨과 접지전압(VSS)의 레벨 사이에서 스윙하기 때문에, 내부전압(VINT)단의 최대 레벨이 클램핑전압(VCLAMP)의 전압레벨에 비해 NMOS 트랜지스터의 문턱전압(Vth)만큼 더 작은 상태가 되어 내부전압(VINT)의 최대 레벨이 충분히 내부전원전압(VDDint)에 도달할 수 있으며, 이로 인해, 내부전압 생성회로로 입력되는 내부전원전압(VDDint)과 출력되는 내부전압(VINT) 사이에 급격한 전압 변동이 발생하지 않도록 할 수 있으므로, 좋은 LDO(low drop-out) 특성을 갖도록 할 수 있다.
따라서, 본 발명의 제2 실시예에 따른 반도체 장치의 내부전압 생성회로에서 생성되는 내부전압(VINT)을 공급받아 동작하는 반도체 장치의 내부회로들은 최대의 성능과 최고의 전력 효율(power efficiency)을 발휘할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 반도체 칩(chip)의 전력 전달 네트워크(power delivery network)를 도시한 블록다이어그램.
도 2는 일반적인 선형 레귤레이터(linear regulator)를 상세히 도시한 회로도.
도 3은 본 발명의 제1 실시예에 따라 선형 레귤레이팅(linear regulating) 방식을 사용하는 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.
도 4는 본 발명의 제2 실시예에 따라 선형 레귤레이팅(linear regulating) 방식을 사용하는 반도체 장치의 내부전압 생성회로를 도시한 회로도이다.
*도면의 주요부분에 대한 부호의 설명
200, 300, 400 : 전압레벨 비교부
220, 320, 420 : 전압생성부
310, 410 : 버퍼링부
430 : 승압전압 생성부

Claims (16)

  1. 전원전압을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압과 피드백 전압의 전압레벨을 비교하기 위한 전압레벨 비교부;
    상기 전원전압보다 높은 전압레벨을 가지는 고전압을 입력받아 그 전압레벨이 상기 전원전압보다 높고 상기 고전압보다 낮은 클램핑전압을 생성하기 위한 전압레벨 클램핑부;
    상기 클램핑 전압을 전원으로 사용하여 상기 전압레벨 비교부의 출력전압을 버퍼링하기 위한 버퍼링부; 및
    상기 버퍼링부의 출력전압에 대응하는 구동력으로 내부전압단을 구동하여 내부전압을 생성하고, 상기 내부전압단의 전압레벨에 대응하는 상기 피드백 전압을 생성하는 전압생성부
    를 구비하는 반도체 장치의 내부전압 생성회로.
  2. 제1항에 있어서,
    상기 전압레벨 비교부는,
    상기 기준전압의 레벨을 기준으로 상기 피드백 전압의 레벨이 더 높은 것에 응답하여 접지전압의 레벨과 동일한 전압레벨을 갖는 비교전압을 출력하고,
    상기 기준전압의 레벨을 기준으로 상기 피드백 전압의 레벨이 더 낮은 것에 응답하여 상기 비교전압의 레벨을 상승시키되, 상기 접지전압과 상기 전원전압 레벨 사이에서 상기 기준전압과 상기 피드백 전압의 레벨 차이에 대응하여 그 상승폭이 변동하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  3. 제2항에 있어서,
    상기 버퍼링부는,
    상기 전원전압의 레벨과 상기 접지전압의 레벨 사이에서 그 전압레벨이 스윙하는 상기 비교전압을 버퍼링하여 상기 클램핑전압의 레벨과 상기 접지전압의 레벨 사이에서 그 전압레벨이 스윙하는 버퍼링 전압을 생성하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  4. 제3항에 있어서,
    상기 전압생성부는,
    상기 버퍼링 전압의 레벨에 대응하는 구동력으로 상기 내부전압단을 구동하여 상기 내부전압을 생성하기 위한 내부전압 생성부; 및
    상기 내부전압단의 전압레벨을 설정된 비율로 분배하여 상기 피드백 전압을 생성하기 위한 피드백 전압 생성부
    를 구비하는 반도체 장치의 내부전압 생성회로.
  5. 제4항에 있어서,
    상기 내부전압 생성부는,
    상기 버퍼링 전압의 레벨이 상기 클램핑전압의 레벨에 가까울수록 더 강한 구동력으로 상기 내부전압단을 구동하고,
    상기 버퍼링 전압의 레벨이 상기 클램핑전압의 레벨에 멀수록 더 약한 구동력으로 상기 내부전압단을 구동하며,
    상기 버퍼링 전압의 레벨이 상기 접지전압의 레벨이 될 경우 상기 내부전압단을 구동하지 않는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  6. 제5항에 있어서,
    상기 내부전압 생성부는,
    게이트로 인가되는 상기 버퍼링 전압의 레벨에 응답하여 드레인 접속된 전원전압단에서 소스 접속된 상기 내부전압단으로 흐르는 전류량의 크기를 제어하기 위한 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  7. 제4항에 있어서,
    상기 피드백 전압 생성부는,
    상기 내부전압단과 접지전압단 사이에 직렬연결되는 제1 저항 및 제2 저항 - 각각 설정된 저항값을 가짐 - 을 구비하여 상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 피드백 전압을 생성하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  8. 제1항에 있어서,
    상기 고전압은,
    외부에 별도로 구비된 고전압 생성회로에서 생성되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  9. 제1항에 있어서,
    상기 고전압은,
    외부에 별도로 구비된 전압입력패드를 통해 입력되는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  10. 전원전압을 전원으로 사용하여 설정된 전압레벨을 갖는 기준전압과 피드백 전압의 전압레벨을 비교하기 위한 전압레벨 비교부;
    상기 전원전압을 전하펌핑하여 상기 전원전압보다 높은 전압레벨을 갖는 승압전압을 생성하기 위한 승압전압 생성부;
    상기 전원전압보다 높은 전압레벨을 가지는 고전압을 입력받아 그 전압레벨이 상기 전원전압보다 높고 상기 고전압보다 낮은 클램핑전압을 생성하기 위한 전압레벨 클램핑부;
    상기 클램핑전압을 전원으로 사용하여 상기 전압레벨 비교부의 출력전압을 버퍼링하기 위한 버퍼링부; 및
    상기 버퍼링부의 출력신호에 대응하는 구동력으로 내부전압단을 구동하여 내부전압을 생성하고, 상기 내부전압단의 전압레벨에 대응하는 상기 피드백 전압을 생성하는 전압생성부
    를 구비하는 반도체 장치의 내부전압 생성회로.
  11. 제10항에 있어서,
    상기 전압레벨 비교부는,
    상기 기준전압의 레벨을 기준으로 상기 피드백 전압의 레벨이 더 높은 것에 응답하여 접지전압의 레벨과 동일한 전압레벨을 갖는 비교전압을 출력하고,
    상기 기준전압의 레벨을 기준으로 상기 피드백 전압의 레벨이 더 낮은 것에 응답하여 상기 비교전압의 레벨을 상승시키되, 상기 접지전압과 상기 전원전압 레 벨 사이에서 상기 기준전압과 상기 피드백 전압의 레벨 차이에 대응하여 그 상승폭이 변동하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  12. 제11항에 있어서,
    상기 버퍼링부는,
    상기 전원전압의 레벨과 상기 접지전압의 레벨 사이에서 그 전압레벨이 스윙하는 상기 비교전압을 버퍼링하여 상기 클램핑전압의 레벨과 상기 접지전압의 레벨 사이에서 그 전압레벨이 스윙하는 버퍼링 전압을 생성하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  13. 제12항에 있어서,
    상기 전압생성부는,
    상기 버퍼링 전압의 레벨에 대응하는 구동력으로 상기 내부전압단을 구동하여 상기 내부전압을 생성하기 위한 내부전압 생성부; 및
    상기 내부전압단의 전압레벨을 설정된 비율로 분배하여 상기 피드백 전압을 생성하기 위한 피드백 전압 생성부
    를 구비하는 반도체 장치의 내부전압 생성회로.
  14. 제13항에 있어서,
    상기 내부전압 생성부는,
    상기 버퍼링 전압의 레벨이 상기 클램핑전압의 레벨에 가까울수록 더 강한 구동력으로 상기 내부전압단을 구동하고,
    상기 버퍼링 전압의 레벨이 상기 클램핑전압의 레벨에 멀수록 더 약한 구동력으로 상기 내부전압단을 구동하며,
    상기 버퍼링 전압의 레벨이 상기 접지전압의 레벨이 될 경우 상기 내부전압단을 구동하지 않는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  15. 제14항에 있어서,
    상기 내부전압 생성부는,
    게이트로 인가되는 상기 버퍼링 전압의 레벨에 응답하여 드레인 접속된 전원전압단에서 소스 접속된 상기 내부전압단으로 흐르는 전류량의 크기를 제어하기 위한 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
  16. 제13항에 있어서,
    상기 피드백 전압 생성부는,
    상기 내부전압단과 접지전압단 사이에 직렬연결되는 제1 저항 및 제2 저항 - 각각 설정된 저항값을 가짐 - 을 구비하여 상기 제1 저항과 상기 제2 저항의 접속노드에서 상기 피드백 전압을 생성하는 것을 특징으로 하는 반도체 장치의 내부전압 생성회로.
KR1020090060673A 2009-07-03 2009-07-03 반도체 장치의 내부전압 생성회로 KR20110003074A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090060673A KR20110003074A (ko) 2009-07-03 2009-07-03 반도체 장치의 내부전압 생성회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090060673A KR20110003074A (ko) 2009-07-03 2009-07-03 반도체 장치의 내부전압 생성회로

Publications (1)

Publication Number Publication Date
KR20110003074A true KR20110003074A (ko) 2011-01-11

Family

ID=43611117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090060673A KR20110003074A (ko) 2009-07-03 2009-07-03 반도체 장치의 내부전압 생성회로

Country Status (1)

Country Link
KR (1) KR20110003074A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103135648A (zh) * 2013-03-20 2013-06-05 电子科技大学 低压差线性稳压器
CN104049668A (zh) * 2014-07-11 2014-09-17 南京芯力微电子有限公司 低压差线性稳压器
CN109814648A (zh) * 2018-12-27 2019-05-28 西安紫光国芯半导体有限公司 一种适用于高压环境的线性稳压器和线性稳压方法
CN114879803A (zh) * 2022-05-24 2022-08-09 西安微电子技术研究所 一种ldo的限流保护电路结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103135648A (zh) * 2013-03-20 2013-06-05 电子科技大学 低压差线性稳压器
CN103135648B (zh) * 2013-03-20 2015-01-21 电子科技大学 低压差线性稳压器
CN104049668A (zh) * 2014-07-11 2014-09-17 南京芯力微电子有限公司 低压差线性稳压器
CN109814648A (zh) * 2018-12-27 2019-05-28 西安紫光国芯半导体有限公司 一种适用于高压环境的线性稳压器和线性稳压方法
CN114879803A (zh) * 2022-05-24 2022-08-09 西安微电子技术研究所 一种ldo的限流保护电路结构

Similar Documents

Publication Publication Date Title
KR100865852B1 (ko) 레귤레이터 및 고전압 발생기
US7719242B2 (en) Voltage regulator
US8525580B2 (en) Semiconductor circuit and constant voltage regulator employing same
US8022679B2 (en) Systems and methods for fast switch turn on approximating ideal diode function
KR100881522B1 (ko) 고전압 발생기
US20090135632A1 (en) Step-down switching regulator capable of providing high-speed response with compact structure
US8148960B2 (en) Voltage regulator circuit
JP2010063332A (ja) 負荷駆動装置
KR20070004406A (ko) 다전원 공급 회로 및 다전원 공급 방법
JP5631918B2 (ja) 過電流保護回路、および、電力供給装置
TW202225894A (zh) 高速低阻抗升壓低壓降調節器
US10116211B2 (en) Power converter with adaptive zero-crossing current detection
KR20110003074A (ko) 반도체 장치의 내부전압 생성회로
KR100904423B1 (ko) 반도체 메모리 소자
JP6027806B2 (ja) 出力バッファ及び半導体装置
TWI659287B (zh) 調節電路及其提供調節電壓至目標電路的方法
KR100880924B1 (ko) 직류 대 직류 전압 변환 장치
JP6421624B2 (ja) 降圧電源回路および集積回路
US9407087B2 (en) Over voltage protection circuit and electronic system for handling hot plug
US9960672B2 (en) High voltage generator
US8125266B2 (en) Power supply circuit for charge pump circuit
JP2013077962A (ja) 論理回路、半導体集積回路
CN111831046A (zh) 输出级电路及其稳压器
US20230095863A1 (en) Power supply circuit
KR100967041B1 (ko) 고전압 발생기

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination