KR20110002320A - 반도체 메모리 장치와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 입력 드리이버(input driver)와 쓰기 드라이버(write driver)를 이용하여 메모리 뱅크(memory bank)에 데이터의 쓰기 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 제1 및 제2 뱅크 스트로브신호 각각에 응답하여 제1 및 제2 메모리 뱅크 각각에 대한 데이터의 쓰기 동작을 수행하는 제1 및 제2 쓰기 드라이빙수단, 및 상기 제1 및 제2 메모리 뱅크의 액세스 정보에 응답하여 공통 데이터라인을 통해 상기 제1 및 제2 쓰기 드라이빙수단에 데이터를 전달하기 위한 공통 입력 드라이빙수단을 구비하는 반도체 메모리 장치를 제공한다.
Figure P1020090059850
입력 드라이버, 쓰기 드라이버, 뱅크 스트로브신호, 데이터 폭 옵션

Description

반도체 메모리 장치와 그의 구동 방법{SEMICONDUCTOR MEORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력 드리이버(input driver)와 쓰기 드라이버(write driver)를 이용하여 메모리 뱅크(memory bank)에 데이터의 쓰기 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDARM(Double Date Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 공정 기술이 점점 고도화됨에 따라 반도체 메모리 장치에 구비되는 메모리 뱅크의 개수는 점점 늘어나고 있고, 이렇게 늘어나는 메모리 뱅크에 저장되는 다수의 데이터를 효율적으로 입/출력하기 위하여 반도체 메모리 장치의 설계 기술은 다 각도로 변화하고 있다. 이러한 변화 가운데에는 다수의 메모리 뱅크를 스택 구조로 배치하는 방식과, 컨트롤러와 반도체 메모리 장치 사이의 인터페이스(interface)를 x4, x8, x16 과 같이 설정하기 위한 데이터 폭 옵션 등이 있다.
참고로, 데이터 폭 옵션은 반도체 메모리 장치의 인터페이스의 다양성을 높 여주기 위한 것으로, 컨트롤러와 반도체 메모리 장치와의 데이터 폭을 설정할 수 있는 옵션을 의미한다. 예컨대, 16 개의 입/출력 패드(input/output pad)를 구비하는 반도체 메모리 장치의 경우 데이터 폭 옵션을 x16 으로 설정하거나 x8 등으로 설정하는 것이 가능하다. 만약 데이터 폭 옵션을 x16 으로 설정하는 경우 반도체 메모리 장치는 16 개의 입/출력 패드를 통해 데이터 전달 동작을 수행하고, 데이터 폭 옵션을 x8 로 설정하는 경우 반도체 메모리 장치는 16 개의 입/출력 패드 중 8 개의 입/출력 패드를 통해 데이터 전달 동작을 수행한다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 16 개의 입/출력 패드(도시되지 않음)를 구비하여 x8, x16 데이터 폭 옵션이 가능한 구성을 일례로 하였다.
도 1 에는 제1 및 제2 서브 메모리 뱅크를 각각 구비하는 제1 및 제2 메모리 뱅크(110_1, 130_2)가 도시되어 있다. 즉, 제1 메모리 뱅크(110_1)는 제1 및 제2 서브 메모리 뱅크(110_1L, 110_1R)를 구비하고 있으며, 제2 메모리 뱅크(130_2)도 제1 및 제2 서브 메모리 뱅크(130_2L, 130_2R)를 구비하고 있다. 제1 및 제2 메모리 뱅크(110_1, 130_2)에 각각 대응하는 제1 및 제2 서브 메모리 뱅크(110_1L, 110_1R, 130_2L, 130_2R)는 각각 해당하는 쓰기 드라이빙부와 입력 드라이빙부에 의하여 쓰기 동작이 이루어진다.
즉, 제1 메모리 뱅크(110_1)에 대응하는 제1 서브 메모리 뱅크(110_1L)는 '150_1L' 쓰기 드라이빙부와 '170_1L' 입력 드라이빙부에 의하여, 제1 메모리 뱅크(110_1)에 대응하는 제2 서브 메모리 뱅크(110_1R)는 '150_1R' 쓰기 드라이빙부 와 '170_1R' 입력 드라이빙부에 의하여, 제2 메모리 뱅크(130_2)에 대응하는 제1 서브 메모리 뱅크(130_2L)는 '150_2L' 쓰기 드라이빙부와 '170_2L' 입력 드라이빙부에 의하여, 제2 메모리 뱅크(130_2)에 대응하는 제2 서브 메모리 뱅크(130_2R)는 '150_2R' 쓰기 드라이빙부와 '170_2R' 입력 드라이빙부에 의하여 쓰기 동작이 이루어진다.
다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)는 각각 해당하는 입력 제어신호(CTR_1L, CTR_2L, CTR_1R, CTR_2R)의 제어를 받으며, 해당하는 글로벌 입출력 라인(GIO_U, GIO_D)을 통해 전달되는 데이터를 해당하는 쓰기 드라이빙부(150_1L, 150_2L, 150_1R, 150_2R)로 전달한다. 여기서, 글로벌 입출력 라인(GIO_U, GIO_D)은 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)으로 나뉠 수 있다. 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)은 각각 8 개씩의 입/출력 패드(도시되지 않음)에 대응되며, 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)는 데이터 폭 옵션에 따라 논리 레벨이 정해지는 입력 제어신호(CTR_1L, CTR_2L, CTR_1R, CTR_2R)에 의하여 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)을 통해 전달되는 데이터를 입력받는다. 즉, 입력 제어신호(CTR_1L, CTR_2L, CTR_1R, CTR_2R)는 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)을 통해 입력되는 데이터가 해당하는 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)로 입력될 수 있도록 제어하는 역할을 수행한다.
한편, 각각의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)를 통해 출 력되는 데이터는 해당하는 쓰기 드라이빙부(150_1L, 150_1R, 150_2L, 150_2R)로 입력된다. 각각의 쓰기 드라이빙부(150_1L, 150_1R, 150_2L, 150_2R)는 해당하는 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)에 응답하여 각각의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)에서 출력되는 데이터에 대한 쓰기 동작을 제1 및 제2 메모리 뱅크(110_1, 130_2)에 수행한다.
도 2 는 도 1 의 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)를 생성하기 활성화신호 생성부이다.
도 2 를 참조하면, 활성화신호 생성부는 논리 조합부(210)와 지연부(230)를 구비한다.
논리 조합부(210)는 제1 및 제2 뱅크 스트로브신호(STB_BK1, STB_BK2)와 입력 제어신호(CTR_1R, CTR_1L, CTR_2R, CTR_2L)를 논리 조합하며, 지연부(230)는 논리 조합부(210)의 출력신호에 해당하는 지연시간을 반영하여 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)를 출력한다. 여기서, 제1 및 제2 뱅크 스트로브신호(STB_BK1, STB_BK2)는 도 1 의 제1 및 제2 메모리 뱅크(110_1, 130_2) 중 액세스가 이루어지는 메모리 뱅크에 대한 정보를 가지고 있다. 따라서, 이들의 조합을 통해 생성되는 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)는 제1 및 제2 메모리 뱅크(110_1, 130_2) 중 액세스가 이루어지는 메모리 뱅크의 정보와, 데이터의 쓰기 동작이 이루어지는 제1 및 제2 서브 메모리 뱅크에 대한 정보를 가지게 된다.
도 3 은 도 1 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 타이밍도 이다. 데이터 폭 옵션이 x8 로 설정되는 경우 데이터는 업 글로벌 입출력 라인(GIO_U)을 통해 전달되며, 이렇게 전달된 데이터는 제어 방식에 따라 제1 및 제2 메모리 뱅크(110_1, 130_2)의 제1 및 제2 서브 메모리 뱅크(110_1L, 110_1R, 130_2L, 130_2R) 중 어느 하나에 쓰여 질 수 있다. 설명의 편의를 위하여, 첫 번째 쓰기 명령(WT1)에 의하여 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터가 제1 메모리 뱅크(110_1)의 제2 서브 메모리 뱅크(110_1R)에 쓰이고, 두 번째 쓰기 명령(WT2)에 의하여 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터가 제2 메모리 뱅크(130_2)의 제1 서브 메모리 뱅크(130_2L)에 쓰이는 동작을 살펴보기로 한다.
도 1 내지 도 3 을 참조하면, 데이터 폭 옵션이 x8 로 설정된 상태에서 업 글로벌 입출력 라인(GIO_U)을 통해 입력되는 데이터가 제1 메모리 뱅크(110_1)의 제2 서브 메모리 뱅크(110_1R)와 제2 메모리 뱅크(130_2)의 제1 서브 메모리 뱅크(130_2L)에 쓰이기 위하여 'CTR_1R' 입력 제어신호와 'CTR_2L' 입력 제어신호는 논리'하이(high)'가 된다.
우선, 첫 번째 쓰기 명령(WT1)이 인가되면, 제1 메모리 뱅크(110_1)에 대응하는 제1 뱅크 스트로브신호(STB_BK1)가 활성화되고, 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터는 '170_2L' 입력 드라이빙부와 '170_1R' 입력 드라이빙부를 통해 '150_2L' 쓰기 드라이빙부와 '150_1R' 쓰기 드라이빙부로 전달된다. 이때, 'BWEN_1R' 쓰기 활성화신호만 활성화되기 때문에 '150_1R' 쓰기 드라이빙부만 활성화되며 데이터는 제1 메모리 뱅크(110_1)의 제2 서브 메모리 뱅 크(110_1R)에 쓰여 진다.
다음으로, 두 번째 쓰기 명령(WT2)이 인가되면, 제2 메모리 뱅크(130_2)에 대응하는 제2 뱅크 스트로브신호(STB_BK2)가 활성화되고, 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터는 '170_2L' 입력 드라이빙부를 통해 '150_2L' 쓰기 드라이빙부로 전달되며, 제2 메모리 뱅크(130_2)의 제1 서브 메모리 뱅크(130_2L)에 쓰여 진다.
위에서 설명한 동작 중 'CTR_1L' 입력 제어신호와 'CTR_2R' 입력 제어신호는 논리'로우(low)'가 되며, 이는 첫 번째 쓰기 명령(WT1)과 두 번째 쓰기 명령(WT2)에 의하여 데이터의 쓰기 동작이 이루어지는 동안 불필요한 전력 소모를 줄여주기 위함이다.
참고로, 각각의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)에는 데이터 폭 옵션을 제어하는 신호(도시되지 않음)가 추가로 입력되며, 이를 통해 x16 데이터 폭 옵션 동작을 수행하는 것이 가능하다.
기존의 반도체 메모리 장치의 경우 데이터 폭 옵션 동작을 수행하기 위하여 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)를 구비한다. 이와 더불어, 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)에서 출력되는 데이터를 전달하기 위한 데이터 라인이 각각 구비되어야 하고, 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)를 제어하기 위한 입력 제어신호(CTR_1L, CTR_2L, CTR_1R, CTR_2R)를 전달하기 위한 제어신호 라인이 각각 구비되어야 한다.
요즈음, 반도체 메모리 장치에 구비되는 메모리 뱅크의 개수가 점점 증가하 는 추세에서 도 1 과 같은 스택 구조를 채택하고 있으며, 이후 더 많은 메모리 뱅크가 스택 구조로 배치될 여지가 있다. 이렇게 되는 경우 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)의 개수는 더 늘어날 것이며, 그에 따라 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)에 대응하는 입/출력 데이터 라인과 제어신호 라인 역시 늘어나게 된다. 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)의 개수 증가는 이 회로가 차지하는 면적을 증가시키는 문제점을 가지고 있다.
또한, 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)에 대응하는 출력 데이터 라인의 경우 메모리 뱅크를 가로질러 배치되기 때문에 그 개수가 늘어나는 경우 메모리 뱅크를 설계하는데 큰 부담으로 작용하며, 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R)에 대응하는 제어신호 라인 역시 그 개수가 늘어나는 경우 회로 설계에 큰 부담으로 작용한다.
또한, 업 글로벌 입출력 라인(GIO_U)의 경우 다수의 입력 드라이빙부(170_1L, 170_2L, 170_1R, 170_2R) 각각에 연결된다. 따라서, 업 글로벌 입출력 라인(GIO_U)에는 매우 큰 로딩(loading)이 반영되는 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 다수의 메모리 뱅크에 대응하여 공유된 입력 드라이버를 구비함으로써, 공유된 입력 드라이버에 연결되는 입/출 데이터 라인 및 제어신호 라인을 최소화할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한 본 발명은 입력 드라이버를 제어하는 신호에 메모리 뱅크의 액세스 정보를 반영하여 입력 드라이버가 보다 능동적인 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 뱅크 스트로브신호 각각에 응답하여 제1 및 제2 메모리 뱅크 각각에 대한 데이터의 쓰기 동작을 수행하는 제1 및 제2 쓰기 드라이빙수단; 및 상기 제1 및 제2 메모리 뱅크의 액세스 정보에 응답하여 공통 데이터라인을 통해 상기 제1 및 제2 쓰기 드라이빙수단에 데이터를 전달하기 위한 공통 입력 드라이빙수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 데이터 폭 옵션 정보에 대응하는 다수의 서브 메모리 뱅크를 각각 포함하는 제1 및 제2 메모리 뱅크; 제1 및 제2 뱅크 스트로브신호 각각에 응답하여 상기 다수의 서브 메모리 뱅크 각각에 대한 데이터의 쓰기 동작을 수행하기 위한 다수의 쓰기 드라이빙수단; 상기 데이터 폭 옵션 정보에 대응하는 다수의 제어신호에 상기 제1 및 제2 메모리 뱅크의 액세스 정보를 반영하여 다수의 입력 제어신호를 생성하기 위한 제어신호 생성수단; 및 상기 다수의 입력 제어신호에 응답하여 활성화되고, 상기 다수의 쓰기 드라이빙수단 중 상기 제1 및 제2 메모리 뱅크에 각각 대응하는 쓰기 드라이빙수단에 해당하는 공통 데이터라인을 통해 데이터를 전달하기 위한 다수의 공통 입력 드라이빙수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 쓰기 명령에 응답하여 다수의 메모리 뱅크 - 데이터 폭 옵션 정보에 대응하는 개수의 서브 메모리 뱅크를 각각 포함 - 에 대응하는 다수의 뱅크 스트로브신호를 생성하는 단계; 상기 데이터 폭 옵션 정보에 대응하는 다수의 제어신호에 상기 다수의 뱅크 스트로브신호를 반영하여 다수의 입력 제어신호를 생성하는 단계; 및 상기 입력 제어신호의 활성화 구간 동안 데이터를 입력받으며, 상기 뱅크 스트로브신호에 응답하여 상기 서브 메모리 뱅크 중 해당하는 서브 메모리 뱅크에 쓰기 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 뱅크에 대응하여 공유된 입력 드라이버를 구비함으로써, 공유된 입력 드라이버에 연결되는 입/출력 데이터 라인 및 제어신호 라인을 최소화할 수 있다. 또한, 공유된 입력 드라이버가 쓰기 동작이 이루어지는 메모리 뱅크에 대응하는 활성화 동작을 수행할 수 있으며, 이러한 능동적인 동작을 통해 회로의 면적을 줄이면서도 기존과 동일한 쓰기 동작을 보장해 주는 것이 가능하다.
본 발명은 다수의 메모리 뱅크에 대응하여 공유된 입력 드라이버를 구비함으로써, 입력 드라이버가 차지하는 면적을 최소화할 수 있으며, 입력 드라이버에 연결되는 입/출력 데이터 라인 및 제어신호 라인을 최소화함으로써, 반도체 메모리 장치의 전체 칩 면적을 줄여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 16 개의 입/출력 패드(도시되지 않음)를 구비하여 x8, x16 데이터 폭 옵션이 가능한 구성을 일례로 하였다.
도 4 에는 제1 및 제2 서브 메모리 뱅크를 각각 구비하는 제1 및 제2 메모리 뱅크(410_1, 430_2)가 도시되어 있다. 즉, 제1 메모리 뱅크(410_1)는 제1 및 제2 서브 메모리 뱅크(410_1L, 410_1R)을 구비하고 있으며, 제2 메모리 뱅크(430_2)도 제1 및 제2 서브 메모리 뱅크(430_2L, 430_2R)를 구비하고 있다. 제1 및 제2 메모 리 뱅크(410_1, 430_2)에 각각 대응하는 제1 및 제2 서브 메모리 뱅크(410_1L, 410_1R, 430_2L, 430_2R)는 각각 해당하는 쓰기 드라이빙부(450_1L, 450_1R, 450_2L, 450_2R)를 구비하고 있다. 여기서, 하나의 메모리 뱅크에 포함되는 서브 메모리 뱅크의 개수는 데이터 폭 옵션에 따라 설계된다. 즉, 16 개의 입/출력 패드를 기준으로 x8 데이터 폭 옵션 동작을 수행하기 위해서는 하나의 메모리 뱅크에 2 개의 서브 메모리 뱅크가 설계되어야 하고, 쓰기 드라이빙부도 그에 따라 설계되어야 한다.
한편, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 뱅크(410_1, 430_2) 각각의 제1 서브 메모리 뱅크(410_1L, 430_2L)가 하나의 제1 입력 드라이빙부(470_12L)를 공유하고 있으며, 제1 및 제2 메모리 뱅크(410_1, 430_2) 각각의 제2 서브 메모리 뱅크(410_1R, 430_2R) 역시 하나의 제2 입력 드라이빙부(470_12R)를 공유하고 있다. 기존에 데이터 폭 옵션 동작을 수행하기 위하여 각 메모리 뱅크당 2 개의 입력 드라이빙부를 구비했던 것을 비교하여 볼 때, 본 발명에 따른 실시예에서는 이를 반으로 줄여 주었으며, 이를 통해 기존에 차지하던 면적을 줄여주는 것이 가능하다. 여기서, 입력 드라이빙부의 개수는 하나의 메모리 뱅크에 포함되는 서브 메모리 뱅크의 개수에 대응되며, 여기서는 2 개의 입력 드라이빙부가 구성된다.
또한, 도면에서 볼 수 있듯이 제1 및 제2 서브 메모리 뱅크 각각에 대응하여 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)를 공유함으로써, 입력 드라이빙부(470_12L, 470_12R)에 연결되는 입/출력 데이터 라인 및 제어신호 라인의 개수를 줄이는 것이 가능하다.
보다 자세히 설명하면, 제1 및 제2 메모리 뱅크(410_1, 430_2)에 대응하는 제1 서브 메모리 뱅크(410_1L, 430_2L) 각각은 '450_1L' 쓰기 드라이빙부와 '450_2L' 쓰기 드라이빙부 및 이에 대응하여 공유된 제1 입력 드라이빙부(470_12L)에 의하여 쓰기 동작이 이루어지며, 제1 및 제2 메모리 뱅크(410_1, 430_2)에 대응하는 제2 서브 메모리 뱅크(410_1R, 430_2R) 각각은 '450_1R' 쓰기 드라이빙부와 '450_2R' 쓰기 드라이빙부 및 이에 대응하여 공유된 제2 입력 드라이빙부(470_12R)에 의하여 쓰기 동작이 이루어진다.
제1 입력 드라이빙부(470_12L)는 제1 입력 제어신호(CTR_STB_12L)의 제어를 받으며, 해당하는 글로벌 입출력 라인(GIO_U, GIO_D)을 통해 전달되는 데이터를 입력받아 '450_1L' 쓰기 드라이빙부와 '450_2L' 쓰기 드라이빙부로 전달한다. 여기서, 글로벌 입출력 라인(GIO_U, GIO_D)은 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)으로 나뉠 수 있다. 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)은 각각 8 개씩의 입/출력 패드(도시되지 않음)에 대응되며, 제1 입력 드라이빙부(470_12L)는 데이터 폭 옵션에 대응하는 제1 입력 제어신호(CTR_STB_12L)에 따라 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)을 통해 전달되는 데이터를 입력받는다. 즉, 제1 입력 제어신호(CTR_STB_12L)는 업 글로벌 입출력 라인(GIO_U)과 다운 글로벌 입출력 라인(GIO_D)을 통해 입력되는 데이터가 제1 입력 드라이빙부(470_12L)로 입력될 수 있도록 제어하는 역할을 수행한다.
이어서, 제2 입력 드라이빙부(470_12R)는 제2 입력 제어신호(CTR_STB_12R)의 제어를 받으며, 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터를 입력받아 '450_1R' 쓰기 드라이빙부와 '450_2R' 쓰기 드라이빙부로 전달한다. 즉, 제2 입력 제어신호(CTR_STB_12R)는 업 글로벌 입출력 라인(GIO_U)을 통해 입력되는 데이터가 제2 입력 드라이빙부(470_12R)로 입력될 수 있도록 제어하는 역할을 수행한다.
본 발명의 실시예에 따른 제1 및 제2 입력 제어신호(CTR_STB_12L, CTR_STB_12R)는 위에서 설명한 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)의 입력을 제어할 뿐 아니라, 제1 및 제2 메모리 뱅크(410_1, 430_2) 중 액세스가 이루어지는 메모리 뱅크를 구분하는 역할도 수행한다. 이에 대한 동작은 도 5 및 도 6 을 통해 보다 자세히 알아보기로 하며, 제1 및 제2 입력 제어신호(CTR_STB_12L, CTR_STB_12R)의 이러한 특징으로 인하여 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)는 보다 능동적인 동작을 수행하는 것이 가능하다.
한편, 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)를 통해 출력되는 데이터는 각각 공통 출력 라인을 통해 해당하는 쓰기 드라이빙부(450_1L, 450_2L, 450_1R, 450_2R)에 입력된다. 여기서 공통 출력 라인은 제2 메모리 뱅크(430_2)를 가로질러 배치된다. 각각의 쓰기 드라이빙부(450_1L, 450_2L, 450_1R, 450_2R)는 해당하는 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)에 응답하여 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)에서 각각 공통 출력 라인을 통해 전달되는 데이터에 대한 쓰기 동작을 제1 및 제2 메모리 뱅크(410_1, 430_2)에 수행한다. 여기서, 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)는 기존과 동일 한 회로 구성을 통해 생성될 수 있다.
도 5 는 도 4 의 제1 및 제2 입력 제어신호(CTR_STB_12L, CTR_STB_12R)를 생성하기 위한 제어신호 생성부이다.
도 5 를 참조하면, 제어신호 생성부는 제1 제어신호 생성부(510)와 제2 제어신호 생성부(530)를 구비한다.
제1 제어신호 생성부(510)는 데이터 폭 옵션에 따라 예정된 논리 레벨을 가지는 'CTR_1L' 제어신호와 'CTR_2L' 제어신호에 액세스 되는 메모리 뱅크 정보를 반영하여 제1 입력 제어신호(CTR_STB_12L)를 생성한다. 여기서, 액세스 되는 메모리 뱅크는 쓰기 동작이 이루어지는 메모리 뱅크를 의미하며, 이에 대한 정보는 제1 및 제2 뱅크 스트로브신호(STB_BK1, STB_BK2)로 부터 얻는다.
여기서, 제1 제어신호 생성부(510)는 제1 및 제2 신호조합부(512, 514)와 제1 출력부(516)를 구비한다. 제1 신호조합부(512)는 제1 뱅크 스트로브신호(STB_BK1)와 'CTR_1L' 제어신호를 입력받아 논리 조합하여 출력하고, 제2 신호조합부(514)는 제2 뱅크 스트로브신호(STB_BK2)와 'CTR_2L' 제어신호를 입력받아 논리 조합하여 출력하며, 제1 출력부(516)는 제1 및 제2 신호조합부(512, 514)의 출력신호에 응답하여 제1 입력 제어신호(CTR_STB_12L)를 생성한다.
제2 제어신호 생성부(530)는 데이터 폭 옵션에 따라 예정된 논리 레벨을 가지는 'CTR_1R' 제어신호와 'CTR_2R' 제어신호에 제1 및 제2 뱅크 스트로브신호(STB_BK1, STB_BK2)를 반영하여 제2 입력 제어신호(CTR_STB_12R)를 생성한다.
여기서, 제2 제어신호 생성부(530)는 제3 및 제4 신호조합부(532, 534)와 제 2 출력부(536)를 구비한다. 제3 신호조합부(532)는 제1 뱅크 스트로브신호(STB_BK1)와 'CTR_1R' 제어신호를 입력받아 논리 조합하여 출력하고, 제4 신호조합부(534)는 제2 뱅크 스트로브신호(STB_BK2)와 'CTR_2R' 제어신호를 입력받아 논리 조합하여 출력하며, 제2 출력부(536)는 제3 및 제4 신호조합부(532, 534)의 출력신호에 응답하여 제2 입력 제어신호(CTR_STB_12R)를 생성한다.
본 발명의 실시예에 따라 생성되는 제1 및 제2 입력 제어신호(CTR_STB_12L, CTR_STB_12R)는 제1 및 제2 메모리 뱅크 중(410_1, 430_2) 중 액세스 되는 메모리 뱅크 정보를 가지게 되며, 이에 따라 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)의 입력을 제어하는 것이 가능하다.
도 6 은 도 4 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 타이밍도이다. 데이터 폭 옵션이 x8 로 설정되는 경우 데이터는 업 글로벌 입출력 라인(GIO_U)을 통해 전달되며, 이렇게 전달된 데이터는 제어 방식에 따라 제1 및 제2 메모리 뱅크(410_1, 430_2)의 제1 및 제2 서브 메모리 뱅크(410_1L, 410_1R, 430_2L, 430_2R) 중 어느 하나에 쓰여 질 수 있다. 설명의 편의를 위하여, 첫 번째 쓰기 명령(WT1)에 의하여 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터가 제1 메모리 뱅크(410_1)의 제2 서브 메모리 뱅크(410_1R)에 쓰이고, 두 번째 쓰기 명령(WT2)에 의하여 업 글로벌 입출력 라인(GIO_U)을 통해 전달되는 데이터가 제2 메모리 뱅크(430_2)의 제1 서브 메모리 뱅크(430_2L)에 쓰이는 동작을 살펴보기로 한다.
도 4 내지 도 6 을 참조하면, 데이터 폭 옵션이 x8 로 설정된 상태에서 업 글로벌 입출력 라인(GIO_U)을 통해 입력되는 데이터가 제1 메모리 뱅크(410_1)의 제2 서브 메모리 뱅크(410_1R)와 제2 메모리 뱅크(430_2)의 제1 서브 메모리 뱅크(430_2L)에 쓰이기 위하여 'CTR_1R' 제어신호와 'CTR_2L' 제어신호는 논리'하이'가 되고, 'CTR_1L' 제어신호와 'CTR_2R' 제어신호는 논리'로우'가 된다.
우선, 첫 번째 쓰기 명령(WT1)이 인가되면, 제1 메모리 뱅크(410_1)에 대응하는 제1 뱅크 스트로브신호(STB_BK1)가 활성화된다. 이에 따라 제3 신호조합부(532)는 제1 뱅크 스트로브신호(STB_BK1)와 'CTR_1R' 제어신호에 의하여 활성화되는 신호를 출력하며, 이에 따라 제2 입력 제어신호(CTR_STB_12R)가 활성화된다. 때문에, 제2 입력 드라이빙부(470_12R)는 업 글로벌 입출력 라인(GIO_U)에 인가되는 데이터를 입력받아 제1 및 제2 메모리 뱅크(410_1, 430_2)에 각각 대응하는 '450_1R' 쓰기 드라이빙부와 '450_2R' 쓰기 드라이빙부로 전달한다. 이때, 'BWEN_1R' 쓰기 활성화신호에 응답하여 '450_1R' 쓰기 드라이빙부가 활성화되며, 제2 입력 드라이빙부(470_12R)에서 출력되는 데이터는 제1 메모리 뱅크(410_1)의 제2 서브 메모리 뱅크(410_1R)에 쓰여 진다. 이후 제2 입력 제어신호(CTR_STB_12R)는 제1 뱅크 스트로브신호(STB_BK1)에 응답하여 비활성화되고, 업 글로벌 입출력 라인(GIO_U)를 통해 전달되는 데이터는 제2 입력 드라이빙부(470_12R)로 더 이상 입력되지 않게 된다.
다음으로, 두 번째 쓰기 명령(WT2)이 인가되면, 제2 메모리 뱅크(430_2)에 대응하는 제2 뱅크 스트로브신호(STB_BK2)가 활성화된다. 이에 따라 제2 신호조합부(514)는 제2 뱅크 스트로브신호(STB_BK2)와 'CTR_2L' 제어신호에 의하여 활성화 되는 신호를 출력하며, 이에 따라 제1 입력 제어신호(CTR_STB_12L)가 활성화된다. 때문에, 제1 입력 드라이빙부(470_12L)는 업 글로벌 입출력 라인(GIO_U)에 인가되는 데이터를 입력받아 제1 및 제2 메모리 뱅크(410_1, 430_2)에 각각 대응하는 '450_1L' 쓰기 드라이빙부와 '450_2R' 쓰기 드라이빙부로 전달한다. 이때, 'BWEN_2L' 쓰기 활성화신호에 응답하여 '450_2L' 쓰기 드라이빙부가 활성화되며, 제1 입력 드라이빙부(470_12L)에서 출력되는 데이터는 제2 메모리 뱅크(430_2)의 제1 서브 메모리 뱅크(430_2L)에 쓰여 진다. 마찬가지로 제1 입력 제어신호(CTR_STB12L)는 제2 뱅크 스트로브신호(STB_BK2)에 응답하여 비활성화되고, 업 글로벌 입출력 라인(GIO)_U)을 통해 전달되는 데이터는 제1 입력 드라이빙부(470_12R)로 더 이상 입력되지 않게 된다.
도면에서 알 수 있듯이, 제1 및 제2 입력 제어신호(CTR_STB_12L, CTR_STB_12R)의 활성화구간은 제1 및 제2 뱅크 스트로브신호(STB_BK1, STB_BK2)의 활성화 구간에 의하여 정의된다.
한편, 제1 입력 드라이빙부(470_12L)는 데이터 폭 옵션을 제어하는 신호(도시되지 않음)가 추가로 입력받으며, 이를 통해 x16 데이터 폭 옵션 동작을 수행하는 것이 가능하다. 만약, 제1 메모리 뱅크(410_1)에 대한 x16 데이터 폭 옵션 동작을 수행하고자 하는 경우 'CTR_1L' 제어신호와 'CTR_1R' 제어신호는 논리'하이'가 되고, 제1 뱅크 스트로브신호(STB_BK1)는 활성화된다.
따라서, 다운 글로벌 입출력 라인(GIO_D)을 통해 인가되는 데이터는 데이터 폭 옵션을 제어하는 신호와, 제1 뱅크 스트로브신호(STB_BK1)에 의하여 활성화된 제1 입력 제어신호(CTR_STB_12L)에 응답하여 제1 입력 드라이빙부(470_12L)로 출력되어 '450_1L' 쓰기 드라이빙부로 전달된다. 그리고, 업 글로벌 입출력 라인(GIO_U)을 통해 인가되는 데이터는 제1 뱅크 스트로브신호(STB_BK1)에 의하여 활성화된 제2 입력 제어신호(CTR_STB_12R)에 응답하여 제2 입력 드라이빙부(470_12R)로 출력되어 '450_1R' 쓰기 드라이빙부로 전달된다. 결국, 제1 메모리 뱅크(110_1)에는 '150_1L' 쓰기 드라이빙부와 '150_1R' 쓰기 드라이빙부에 의하여 x16 데이터 폭 옵션에 따른 데이터가 쓰여 진다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 스택 구조로 배치된 다수의 뱅크에 대하여 하나의 입력 드라이빙부를 공유함으로써, 입력 드라이빙부의 개수를 줄여 주었으며, 입력 드라이빙부에 연결되는 입/출력 데이터 라인 및 제어신호 라인의 개수를 줄여주었다. 따라서, 이러한 구조적인 최소화를 통해 반도체 메모리 장치의 칩 크기를 줄여주는 것이 가능하다.
또한, 도 4 에서 볼 수 있듯이, 제1 및 제2 입력 드라이빙부(470_12L, 470_12R)에서 출력되는 데이터는 공통 출력 라인을 통해 해당하는 쓰기 드라이빙부(450_1L, 450_2L, 450_1R, 450_2R)로 전달된다. 이는 메모리 뱅크를 가로질러 배치되는 출력 라인의 개수를 최소화함을 의미하며, 이를 통해 메모리 뱅크 설계시 부담을 줄여주는 것이 가능하다.
또한, 업 글로벌 입출력 라인(GIO_U)의 경우 2 개의 입력 드라이빙부(470_12L, 470_12R)에 대응하는 로딩이 반영되기 때문에, 보다 빠른 데이터 전달 동작을 수행하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 쓰기 활성화신호(BWEN_1L, BWEN_1R, BWEN_2L, BWEN_2R)를 생성하기 활성화신호 생성부.
도 3 은 도 1 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 타이밍.
도 4 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 5 는 도 4 의 제1 및 제2 입력 제어신호(CTR_STB_12L, CTR_STB_12R)를 생성하기 위한 제어신호 생성부.
도 6 은 도 4 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 타이밍.
* 도면의 주요 부분에 대한 부호의 설명
410_1 : 제1 메모리 뱅크 430_2 : 제2 메모리 뱅크
410_1L, 430_2L : 제1 서브 메모리 뱅크
410_1R, 430_2R : 제2 서브 메모리 뱅크
450_1L, 450_1R, 450_2L, 450_2R : 쓰기 드라이빙부
470_12L : 제1 입력 드라이빙부
470_12R : 제2 입력 드라이빙부

Claims (14)

  1. 제1 및 제2 뱅크 스트로브신호 각각에 응답하여 제1 및 제2 메모리 뱅크 각각에 대한 데이터의 쓰기 동작을 수행하는 제1 및 제2 쓰기 드라이빙수단; 및
    상기 제1 및 제2 메모리 뱅크의 액세스 정보에 응답하여 공통 데이터라인을 통해 상기 제1 및 제2 쓰기 드라이빙수단에 데이터를 전달하기 위한 공통 입력 드라이빙수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 메모리 뱅크는 스택되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 메모리 뱅크의 액세스 정보는 상기 제1 및 제2 뱅크 스트로브신호에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 공통 데이터라인은 상기 제1 및 제2 메모리 뱅크 중 어느 하나를 가로질러 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 데이터 폭 옵션 정보에 대응하는 다수의 서브 메모리 뱅크를 각각 포함하는 제1 및 제2 메모리 뱅크;
    제1 및 제2 뱅크 스트로브신호 각각에 응답하여 상기 다수의 서브 메모리 뱅크 각각에 대한 데이터의 쓰기 동작을 수행하기 위한 다수의 쓰기 드라이빙수단;
    상기 데이터 폭 옵션 정보에 대응하는 다수의 제어신호에 상기 제1 및 제2 메모리 뱅크의 액세스 정보를 반영하여 다수의 입력 제어신호를 생성하기 위한 제어신호 생성수단; 및
    상기 다수의 입력 제어신호에 응답하여 활성화되고, 상기 다수의 쓰기 드라이빙수단 중 상기 제1 및 제2 메모리 뱅크에 각각 대응하는 쓰기 드라이빙수단에 해당하는 공통 데이터라인을 통해 데이터를 전달하기 위한 다수의 공통 입력 드라이빙수단
    을 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 다수의 제어신호의 활성화 구간은 상기 제1 및 제2 뱅크 스트로브신호의 활성화 구간에 의하여 정의되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 및 제2 메모리 뱅크는 스택되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 제1 및 제2 메모리 뱅크의 액세스 정보는 상기 제1 및 제2 뱅크 스트로브신호에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서,
    상기 공통 데이터라인은 상기 제1 및 제2 메모리 뱅크 중 어느 하나를 가로질러 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제5항에 있어서,
    상기 다수의 제어신호와 상기 제1 및 제2 뱅크 스트로브신호에 응답하여 상기 다수의 쓰기 드라이빙수단의 쓰기 동작을 활성화시키기 위한 다수의 쓰기 활성화신호를 생성하기 위한 활성화신호 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제5항에 있어서,
    상기 다수의 공통 입력 드라이빙수단은 하나의 메모리 뱅크에 포함되는 다수의 서브 메모리 뱅크에 대응하는 개수를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 쓰기 명령에 응답하여 다수의 메모리 뱅크 - 데이터 폭 옵션 정보에 대응하는 개수의 서브 메모리 뱅크를 각각 포함 - 에 대응하는 다수의 뱅크 스트로브신호를 생성하는 단계;
    상기 데이터 폭 옵션 정보에 대응하는 다수의 제어신호에 상기 다수의 뱅크 스트로브신호를 반영하여 다수의 입력 제어신호를 생성하는 단계; 및
    상기 입력 제어신호의 활성화 구간 동안 데이터를 입력받으며, 상기 뱅크 스트로브신호에 응답하여 상기 서브 메모리 뱅크 중 해당하는 서브 메모리 뱅크에 쓰기 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 다수의 메모리 뱅크의 각 서브 메모리 뱅크 중 서로 대응하는 서브 메모리 뱅크는 상기 입력 제어신호에 의하여 공통으로 데이터를 입력받는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  14. 제12항에 있어서,
    상기 쓰기 동작을 수행하는 단계는,
    상기 다수의 뱅크 스트로브신호에 응답하여 상기 다수의 메모리 뱅크 중 어느 하나의 메모리 뱅크에 대응하는 서브 메모리 뱅크에 데이터를 쓰는 단계; 및
    상기 서브 메모리 뱅크에 데이터를 쓰는 단계 이후 상기 다수의 뱅크 스트로브신호에 응답하여 상기 다수의 메모리 뱅크 중 다른 하나의 메모리 뱅크에 대응하는 서브 메모리 뱅크에 다음 데이터를 쓰는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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