KR20100126129A - 비트 라인 확장 아일랜드를 가지는 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000002955 isolation Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 description 11
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- -1 and for example Chemical compound 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000011572 manganese Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000010948 rhodium Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052702 rhenium Inorganic materials 0.000 description 2
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 비트 라인의 하측에 비트 라인 확장 아일랜드를 형성함으로써 신뢰성있는 비트 라인의 확장과 연결을 제공할 수 있는 비트 라인 확장 아일랜드를 가지는 반도체 장치를 제공한다. 본 발명의 비트 라인 확장 아일랜드를 포함하는 반도체 장치는, 소자분리영역과 활성영역이 정의된 반도체 층; 반도체 층 상에 형성된 절연층; 절연층 상에 형성된 복수의 비트 라인들; 및 절연층 내에 형성되고, 복수의 비트 라인들 중 적어도 어느 하나의 하측 부분과 전기적으로 연결된 하나 또는 그 이상의 비트 라인 확장 아일랜드들;을 포함한다.
반도체 장치, 비트 라인, 비트라인 확장 아일랜드
Description
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 신뢰성있는 비트 라인의 확장과 연결을 제공할 수 있는 비트 라인 확장 아일랜드를 가지는 반도체 장치에 관한 것이다.
반도체 장치의 집적도의 증가와 디자인 룰(design rule)의 급격한 감소에 따라, 비트 라인에 대한 충분한 공정 마진(process margin)을 확보하는 것이 중요하게 인식되고 있다. 복수의 비트 라인들은 서로 동일한 폭을 가지고 평행하게 연장되는 것이 통상적이지만, 특정한 목적을 위하여, 상기 비트 라인의 다른 영역에 비하여 큰 폭을 가지는 탭을 더 포함할 수 있다. 그러나, 비트 라인과 동일한 층에서 형성되는 탭은 비트 라인의 균일한 형성을 저해할 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 비트 라인의 하측에 비트 라인 확장 아일랜드를 형성함으로써 신뢰성있는 비트 라인의 확장과 연결을 제공할 수 있는 비트 라인 확장 아일랜드를 가지는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치는, 소자분리영역과 활성영역이 정의된 반도체 층; 상기 반도체 층 상에 형성된 절연층; 상기 절연층 상에 형성된 복수의 비트 라인들; 및 상기 절연층 내에 형성되고, 상기 복수의 비트 라인들 중 적어도 어느 하나의 하측 부분과 전기적으로 연결된 하나 또는 그 이상의 비트 라인 확장 아일랜드들; 을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 비트 라인들은 서로 동일한 폭을 가지고, 서로에 대하여 제1 간격으로 이격되어 제1 방향을 따라서 연장될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 비트 라인 확장 아일랜드들은 상기 복수의 비트 라인들 중 적어도 두 개를 서로 전기적으로 연결할 수 있다. 또한, 상기 비트 라인들은 제1 방향을 따라서 연장되고, 상기 비트 라인 확장 아일랜드들은 상기 제1 방향과 교차하는 제2 방향을 따라서 연장될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 비트 라인 확장 아일랜드와 상기 비트 라인은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 비트 라인 확장 아일랜드는, 상기 반도체 층의 상기 활성 영역 상에 위치하고, 상기 활성 영역과 전기적으로 연결될 수 있다. 또한, 상기 비트 라인 확장 아일랜드는, 상기 반도체 층의 상기 소자분리영역 상에 위치하고, 상기 소자분리영역의 하측에 위치하는 상기 반도체 층과 전기적으로 절연될 수 있다. 또한, 상기 비트 라인 확장 아일랜드는, 상기 반도체 층의 상기 활성 영역 상에 형성된 게이트 구조물 상에 위치하거나, 또는 상기 소자분리영역에 형성된 게이트 구조물 상에 위치하고, 상기 게이트 구조물과 전기적으로 절연될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치는, 반도체 층; 상기 반도체 층 상에 형성된 절연층; 상기 절연층 상에 형성되고, 서로에 대하여 제1 간격으로 이격되어 배열된 복수의 제1 비트 라인들; 상기 절연층 상에 형성되고, 상기 복수의 제1 비트 라인들 사이에 각각 위치하고, 서로에 대하여 제2 간격으로 이격되어 배열되고, 상기 제1 비트 라인들 각각과 상기 제1 간격 및 상기 제2 간격에 비하여 작은 제3 간격으로 이격된 복수의 제2 비트 라인들; 및 상기 절연층의 일부 영역 내에 형성되고, 그 각각이 상기 복수의 제1 비트 라인들의 어느 하나의 하측 부분 및 상기 복수의 제2 비트 라인들의 어느 하나의 하측 부분의 아래에 위치하고, 상기 복수의 제1 비트 라인들 각각과 상기 복수의 제2 비트 라인들 각각을 서로 전기적으로 연결하는 복수의 비트 라인 확장 아일랜드들;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치는, 제1 셀 영역, 주변 영역, 및 제2 셀 영역이 정의된 반도체 층; 상기 반도체 층 상에 형성된 절연층; 상기 제1 셀 영역과 상기 주변 영역에 걸쳐서 상기 절연층 상에 형성되고, 서로에 대하여 제4 간격으로 이격되어 배열된 복수의 제3 비트 라인들; 상기 제2 셀 영역에 걸쳐서 상기 절연층 상에 형성되고, 서로에 대하여 제5 간격으로 이격되어 배열된 복수의 제4 비트 라인들; 및 상기 절연층의 일부 영역 내에 형성되고, 그 각각이 상기 복수의 제3 비트 라인들의 어느 하나의 하측 부분 및 상기 복수의 제4 비트 라인들의 어느 하나의 하측 부분의 아래에 위치하고, 상기 복수의 제3 비트 라인들 각각과 상기 복수의 제4 비트 라인들 각각을 서로 전기적으로 연결하는 복수의 비트 라인 확장 아일랜드들;을 포함한다.
본 발명은 비트 라인의 하측에 비트 라인 확장 아일랜드를 형성함으로써 신뢰성있는 비트 라인의 확장과 연결을 제공할 수 있는 비트 라인 확장 아일랜드를 가지는 반도체 장치를 제공한다.
비트 라인 확장 아일랜드들은 복수의 비트 라인들이 반도체 층과 전기적으로 연결되는 영역을 확장할 수 있고, 오버랩 마진을 증가시킬 수 있으므로, 전기적 접촉 불량이나 단선을 방지할 수 있고, 이에 따라 반도체 장치의 신뢰성을 높일 수 있다. 또한, 복수의 비트 라인들은 서로 실질적으로 동일한 폭과 간격을 가지고 형성되므로, 포토리소그래피 공정 및 식각 공정 등에서 발생될 수 있는 결함을 줄일 수 있고, 이에 따라 반도체 장치의 신뢰성을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하에서, 용어 '실질적으로(substantially)'의 의미는 허용되는 공차를 포함하는 것을 나타내며, 용어 '전기적으로 연결됨(electrically connecting)'의 의미는 연결되는 구성 요소들이 서로 전기 전도성을 가지는 것으로서 직접적인 접촉에 의하여 연결되는 경우 또는 그 사이에 개재물을 포함하더라고 전기적으로 연결되는 경우를 모두 포함한다.
도 1은 본 발명의 일부 실시예들에 따른 비트 라인 확장 아일랜드(130)를 가지는 반도체 장치(10)를 도시하는 평면도이다.
도 1을 참조하면, 반도체 장치(10)는 반도체 층(100), 반도체 층(100)상에 형성된 절연층(110), 절연층(110) 상에 형성된 복수의 비트 라인들(120), 및 절연층(110) 내에 형성되고 복수의 비트 라인들(120) 중 적어도 어느 하나와 전기적으로 연결된(electrically connecting) 하나 또는 그 이상의 비트 라인 확장 아일랜드들(130)을 포함한다. 비트 라인 확장 아일랜드들(130)는 비트 라인들(120)의 하측 부분과 전기적으로 연결되도록 구성되며(점선으로 도시됨), 이에 대하여는 하기에 상세하게 설명하기로 한다.
반도체 층(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 반도체 층(100)은 그 내부에 소자분리영역(102, 도 2a 내지 도 3d 참조)과 활성영역(104, 도 2a 내지 도 3d 참조)이 정의될 수 있다.
절연층(110)은 산화물, 질화물, 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 절연층(110)은 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다. 절연층(110)은 하기에 설명하는 바와 같이 게이트 구조물(140, 도 2b, 도 2d, 도 3b, 및 도 3d 참조)를 포함할 수 있다.
복수의 비트 라인들(120)은 제1 폭(W1)을 가지고, 서로에 대하여 제1 간격(D1)으로 이격되어 제1 방향을 따라서 평행하게 연장될 수 있다. 여기에서, 복수의 비트 라인(120)들은 실질적으로(substantially) 동일한 폭을 가질 수 있고, 또한 실질적으로 동일한 간격으로 이격될 수 있다. 또한, 복수의 비트 라인들(120) 각각은 그 연장 방향을 따라 전체적으로 균일한 폭을 가질 수 있다. 복수의 비트 라인들(120)은 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다. 상기 폴리 실리콘은 n-형 불순물 또는 p-형 불순물로 도핑될 수 있다. 또한, 복수의 비트 라인들(120)은 실리사이드 또는 질화물을 포함할 수 있고, 예를 들어 질화티타늄(TiN), 질화텅스텐(WN), 질화탄탈륨(TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다. 또한, 복수의 비트 라인들(120)은, 예를 들어 티타늄/질화티타늄(Ti/TiN), 텅스텐/질화텅스텐(W/WN), 또는 탄탈륨/질화탄탈륨(Ta/TaN)과 같은 복합층으로 구성될 수 있다. 그러나, 복수의 비트 라인들(120)에 포함되는 상술한 물질들 및 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
비트 라인 확장 아일랜드들(130)은 상술한 바와 같이 절연층(110)의 내에 형성되고, 비트 라인들(120) 중의 적어도 어느 하나의 하측 부분과 전기적으로 연결된다. 비트 라인 확장 아일랜드들(130)은 도전성을 가지는 물질을 포함할 수 있고, 예를 들어 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다. 상기 폴리 실리콘은 n-형 불순물 또는 p-형 불순 물로 도핑될 수 있다. 또한, 비트 라인 확장 아일랜드들(130)은 실리사이드 또는 질화물을 포함할 수 있고, 예를 들어 질화티타늄(TiN), 질화텅스텐(WN), 질화탄탈륨(TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다. 또한, 비트 라인 확장 아일랜드들(130)은, 예를 들어 티타늄/질화티타늄(Ti/TiN), 텅스텐/질화텅스텐(W/WN), 또는 탄탈륨/질화탄탈륨(Ta/TaN)과 같은 복합층으로 구성될 수 있다. 그러나, 복수의 비트 라인 확장 아일랜드들(130)에 포함되는 상술한 물질들 및 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 복수의 비트 라인들(120)과 비트 라인 확장 아일랜드들(130)은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.
비트 라인 확장 아일랜드들(130)은 복수의 비트 라인들(120)이 반도체 층(100)과 전기적으로 연결되는 영역을 확장할 수 있고, 오버랩 마진(overlap margin)을 증가시킬 수 있으므로, 전기적 접촉 불량이나 단선을 방지할 수 있고, 이에 따라 반도체 장치(10)의 신뢰성을 높일 수 있다. 또한, 복수의 비트 라인들(120)은 서로 실질적으로 동일한 폭과 간격을 가지고 형성되므로, 포토리소그래피 공정 및 식각 공정 등에서 발생될 수 있는 결함을 줄일 수 있고, 이에 따라 반도체 장치(10)의 신뢰성을 높일 수 있다.
이하에서는, 비트 라인 확장 아일랜드들(130)과 복수의 비트 라인들(120)을 전기적으로 연결하는 예시적인 연결 구성들에 대하여 상세하게 설명하기로 한다. 반도체 장치(10)는 하기에 설명되는 연결 구성들을 적어도 어느 하나를 포함하거나 또는 이들 모두를 포함할 수 있다. 설명을 위하여, 복수의 비트 라인들(120)은 제1 내지 제7 비트 라인 패턴들(120a, 120b, 120c, 120d, 120e, 120f, 120g)로 구분한다. 또한, 비트 라인 확장 아일랜드들(130)은 제1 내지 제4 비트 라인 확장 아일랜드 패턴들(130a, 130b, 130c, 130d)로 구분한다.
제1 비트 라인 확장 아일랜드 패턴(130a)은 비트 라인들(120) 중 하나, 즉 제1 비트 라인 패턴(120a)과 전기적으로 연결된다. 제1 비트 라인 확장 아일랜드 패턴(130a)에 의하여 제1 비트 라인 패턴(120a)의 오버랩 마진이 증가될 수 있다. 제1 비트 라인 확장 아일랜드 패턴(130a)에 대하여는 도 2a 내지 도 2b를 참조하여 하기에 더 상세하게 설명하기로 한다.
제2 비트 라인 확장 아일랜드 패턴(130b)은 서로 평행하게 연장되고 서로 인접한 비트 라인들(120), 즉 제2 비트 라인 패턴(120b)과 제3 비트 라인 패턴(120c)과 각각 전기적으로 연결되고, 이에 따라 제2 비트 라인 패턴(120b)과 제3 비트 라인 패턴(120c)은 제2 비트 라인 확장 아일랜드 패턴(130b)을 통하여 서로 전기적으로 연결된다. 여기에서, 제2 비트 라인 확장 아일랜드 패턴(130b)에 의하여 연결된 영역은 제2 비트 라인 패턴(120b)과 제3 비트 라인 패턴(120c)의 중간에 위치하고, 제2 비트 라인 패턴(120b)과 제3 비트 라인 패턴(120c)은 각각 양쪽 방향으로 연장된다. 제2 비트 라인 확장 아일랜드 패턴(130b)에 의하여 제2 비트 라인 패턴(120b)과 제3 비트 라인 패턴(120c)의 오버랩 마진이 증가될 수 있다. 제2 비트 라인 확장 아일랜드 패턴(130b)에 대하여는 도 3a 내지 도 3b를 참조하여 하기에 상세하게 설명하기로 한다.
제3 비트 라인 확장 아일랜드 패턴(130c)은 인접한 두 개의 비트 라인들(120), 즉 제4 비트 라인 패턴(120d)과 제5 비트 라인 패턴(120e)과 각각 전기적으로 연결되고, 이에 따라 제4 비트 라인 패턴(120d)과 제5 비트 라인 패턴(120e)은 제3 비트 라인 확장 아일랜드 패턴(130c)을 통하여 서로 전기적으로 연결된다. 여기에서, 상술한 제2 비트 라인 확장 아일랜드 패턴(130b)의 경우와는 달리, 제3 비트 라인 확장 아일랜드 패턴(130c)은 제4 비트 라인 패턴(120d)과 제5 비트 라인 패턴(120e) 각각의 말단부와 연결되도록 위치한다. 제4 비트 라인 패턴(120d)과 제5 비트 라인 패턴(120e)은 제3 비트 라인 확장 아일랜드 패턴(130c)로부터 제1 방향을 따라서 서로 반대되는 방향으로 연장되고, 제3 비트 라인 확장 아일랜드 패턴(130c)은 상기 제1 방향과 교차하는 제2 방향을 따라서 연장된다. 제3 비트 라인 확장 아일랜드 패턴(130c)이 제4 비트 라인 패턴(120d)과 제5 비트 라인 패턴(120e)의 말단부로부터 돌출되도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 제3 비트 라인 확장 아일랜드 패턴(130c)의 폭(W2)은 제4 비트 라인 패턴(120d)과 제5 비트 라인 패턴(120e)의 폭(W1)과 실질적으로 동일함)과 동일하거나, 더 크거나 또는 더 작을 수 있다. 또한, 상기 제1 방향과 제2 방향이 수직으로 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
제4 비트 라인 확장 아일랜드 패턴(130d)은 이격된 두 개의 비트 라인들(120), 즉 제6 비트 라인 패턴(120f)과 제7 비트 라인 패턴(120g)과 각각 전기적으로 연결되고, 이에 따라 제6 비트 라인 패턴(120f)과 제7 비트 라인 패턴(120g) 은 제4 비트 라인 확장 아일랜드 패턴(130d)을 통하여 서로 전기적으로 연결된다. 제6 비트 라인 패턴(120f)과 제7 비트 라인 패턴(120g) 사이에는 하나 이상의 비트 라인 패턴이 포함되도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 제4 비트 라인 확장 아일랜드 패턴(130d)은 상술한 제3 비트 라인 확장 아일랜드 패턴(130c)과 유사한 특징들을 가질 수 있으며, 중복되는 설명은 생략하기로 한다.
도 2a 내지 도 2d는 도 1의 선 A-A'를 따라 절취한 단면도들이다. 도 3a 내지 도 3d는 도 1의 선 B-B'를 따라 절취한 단면도들이다. 도 2a, 도 2b, 도 3a, 및 도 3b에서는 비트 라인 확장 아일랜드 패턴(130a, 130b)이 반도체 층(100)의 활성영역(104) 상에 위치한다. 도 2c, 도 2d, 도 3c, 및 도 3d에서는 비트 라인 확장 아일랜드 패턴(130a, 130b)이 반도체 층(100)의 소자분리영역(102) 상에 위치한다.
도 2a를 참조하면, 반도체 층(100)은 소자분리영역(102)과 활성 영역(104)을 포함하고, 그 상에 형성된 절연층(110)을 포함한다. 소자분리영역(102)은 산화물, 질화물, 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 활성영역(104)은 도전성을 가지는 영역으로, 통상적인 채널 영역 및/또는 소오스/드레인 영역을 포함한다. 또한, 활성영역(104)은, 필요한 경우, n-형 불순물 또는 p-형 불순물로 도핑된 영역을 포함할 수 있다. 절연층(110) 상에는 복수의 비트 라인들(120), 즉 제1 비트 라인 패턴(120a)이 위치한다. 상기 복수의 비트 라인들(120)은 보호를 위하여 선택적으 로(optionally) 형성되는 비트 라인 캡핑층(122)에 의하여 둘러싸일 수 있다. 제1 비트 라인 확장 아일랜드 패턴(130a)은 절연층(110) 내에 위치하고, 하측 부분은 반도체 층(100)의 활성 영역(104)과 전기적으로 연결되도록 접촉하고, 상측 부분의 적어도 일부는 복수의 비트 라인들(120) 중의 어느 하나, 즉 제1 비트 라인 패턴(120a)과 전기적으로 연결된다. 제1 비트 라인 확장 아일랜드 패턴(130a)의 하단부가 활성 영역(104)의 일부와 접촉하고 소자분리영역(102)과는 접촉하지 않도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 제1 비트 라인 확장 아일랜드 패턴(130a)은 활성 영역(104)의 전체에 걸쳐서 접촉하도록 위치하거나 또는 소자분리영역(102)과 함께 접촉하도록 위치할 수 있다. 또한, 제1 비트 라인 확장 아일랜드 패턴(130a)의 상단부가 제1 비트 라인 패턴(120a)의 일부와 접촉하도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 제1 비트 라인 확장 아일랜드 패턴(130a)의 상단부가 제1 비트 라인 패턴(120a)의 하측 부분 전체와 접촉할 정도의 면적을 가지거나 또는 이보다 큰 면적을 가질 수 있다.
도 2b를 참조하면, 반도체 층(100)은 소자분리영역(102)과 활성 영역(104)을 포함하고, 그 상에 형성된 절연층(110)을 포함한다. 절연층(110)은 그 내에 게이트 절연층(142), 게이트 전극(144), 스페이서(146), 및 캡핑층(148)을 포함하는 게이트 구조물(140)을 포함한다. 게이트 구조물(140)은 트랜지스터일 수 있고, 또한 셀 영역 트랜지스터 또는 주변 영역 트랜지스터일 수 있다. 또한, 게이트 구조물(140)은 DRAM 메모리 소자의 트랜지스터이거나, SRAM 메모리 소자의 트랜지스터 이거나, 또는 비휘발성 메모리 소자의 트랜지스터일 수 있다. 절연층(110) 상에는 복수의 비트 라인들(120), 즉 제1 비트 라인 패턴(120a)이 위치한다. 제1 비트 라인 확장 아일랜드 패턴(130a)은 절연층(110) 내에 위치하고, 하측 부분은 반도체 층(100)의 활성 영역(104)과 전기적으로 연결되도록 접촉하고, 상측 부분의 적어도 일부는 복수의 비트 라인들(120) 중의 어느 하나, 즉 제1 비트 라인 패턴(120a)과 전기적으로 연결된다. 제1 비트 라인 확장 아일랜드 패턴(130a)은 반도체 층(100)의 활성 영역(104)과 전기적으로 연결되도록 접촉하고, 동시에 반도체 층(100)의 활성 영역(104) 상에 형성된 게이트 구조물(140)과 접촉한다. 그러나, 제1 비트 라인 확장 아일랜드 패턴(130a)은, 게이트 구조물(140)에 포함된 스페이서(146) 및 캡핑층(148)에 의하여, 게이트 구조물(140)과 전기적으로 절연될 수 있다.
도 2c를 참조하면, 반도체 층(100)은 소자분리영역(102)과 활성 영역(104)을 포함하고, 그 상에 형성된 절연층(110)을 포함한다. 절연층(110) 상에는 복수의 비트 라인들(120), 즉 제1 비트 라인 패턴(120a)이 위치한다. 제1 비트 라인 확장 아일랜드 패턴(130a)은 절연층(110) 내에 위치하고, 하측 부분은 반도체 층(100)의 소자분리영역(104)과 접촉하고, 상측 부분의 적어도 일부는 복수의 비트 라인들(120) 중의 어느 하나, 즉 제1 비트 라인 패턴(120a)과 전기적으로 연결된다. 이에 따라 제1 비트 라인 확장 아일랜드 패턴(130a)은 소자분리영역(102)에 의하여 소자분리영역(102)의 하측에 위치하는 반도체 층(100)과 전기적으로 절연될 수 있다.
도 2d를 참조하면, 반도체 층(100)은 소자분리영역(102)과 활성 영역(104)을 포함하고, 그 상에 형성된 절연층(110)을 포함한다. 절연층(110)은 반도체 층(100)의 소자분리영역(102) 상에 형성된 게이트 구조물(140)을 포함하고, 절연층(110) 상에는 복수의 비트 라인들(120), 즉 제1 비트 라인 패턴(120a)이 위치한다. 제1 비트 라인 확장 아일랜드 패턴(130a)은 절연층(110) 내에 위치하고, 하측 부분은 소자분리영역(102) 상에 형성된 게이트 구조물(140)과 접촉하고, 상측 부분의 적어도 일부는 복수의 비트 라인들(120) 중의 어느 하나, 즉 제1 비트 라인 패턴(120a)과 전기적으로 연결된다. 제1 비트 라인 확장 아일랜드 패턴(130a)은 게이트 구조물(140)에 포함된 스페이서(146) 및 캡핑층(148)에 의하여, 게이트 구조물(140)과 전기적으로 절연될 수 있다.
여기에서, 제1 비트 라인 확장 아일랜드 패턴(130a)은 도 2a 내지 도 2d를 참조하여 구분하여 설명한 상기 단면 구조들의 적어도 둘 이상을 함께 포함하도록 연장될 수 있다.
도 3a 내지 도 3d를 참조하면, 제2 비트 라인 확장 아일랜드 패턴(130b)이 복수의 비트 라인들(120), 즉 제2 및 제3 비트라인들(120b, 120c) 모두와 전기적으로 연결되는 것을 제외하고는, 도 2a 내지 도 2d와 각각 유사하다. 도 3a 내지 도 3d에서는 제2 비트 라인 확장 아일랜드 패턴(130b)가 두 개의 비트 라인들(120), 즉 제2 및 제3 비트라인들(120b, 120c)과 전기적으로 연결되도록 도시되어 있으나, 이는 예시적이며, 셋 이상의 비트 라인들(120)과 전기적으로 연결되는 것도 가능하다. 도 3a 및 도 3b에 있어서, 제2 비트 라인 확장 아일랜드 패턴(130b)은 활성 영역(104)과 전기적으로 연결된다. 도 3b 및 도 3d에 있어서, 제2 비트 라인 확장 아일랜드 패턴(130b)은 게이트 구조물(140)과 전기적으로 절연될 수 있다. 도 3c 및 도 3d에 있어서, 제2 비트 라인 확장 아일랜드 패턴(130b)은 소자분리영역(102)에 의하여 소자분리영역(102)의 하측에 위치하는 반도체 층(100)과 전기적으로 절연될 수 있다.
여기에서, 제2 비트 라인 확장 아일랜드 패턴(130b)은 도 3a 내지 도 3d를 참조하여 구분하여 설명한 상기 단면 구조들의 적어도 둘 이상을 함께 포함하도록 연장될 수 있다.
여기에서, 도 2a 내지 도 3d에 도시되지는 않았으나, 비트 라인 확장 아일랜드(130)는 반도체 층(100) 상에 형성되는 통상적인 비트라인 콘택 플러그(미도시) 상에 형성될 수 있다. 비트라인 콘택 플러그(미도시)는 반도체 층(100) 상에 형성되는 구조물에 의하여 제한된 폭을 가지는 것이 일반적이며, 이에 따라 비트 라인(120)과 전기적 연결이 제한될 수 있다. 그러나, 비트 라인 확장 아일랜드(130)를 비트라인 콘택 플러그(미도시) 상에 형성하는 경우, 더 큰 영역에 걸쳐서 형성하는 것이 가능하므로, 결과적으로 비트 라인(120)과의 전기적 연결을 향상시킬 수 있다. 또한, 상술한 바와 같이, 이러한 전기적 연결의 향상을 위하여 비트 라인(120)의 일부 영역의 폭을 증가시키는 통상적인 방법과는 달리, 비트 라인 확장 아일랜드(130)의 존재에 의하여 복수의 비트 라인들(120)이 균일한 폭과 간격을 가지도록 형성할 수 있으므로, 복수의 비트 라인들(120)의 결함 발생을 감소킬 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치(20)를 도시하는 평면도이다.
도 4를 참조하면, 반도체 장치(20)는 반도체 층(200), 반도체 층(200) 상에 형성된 절연층(210), 절연층(210) 상에 형성된 복수의 제1 및 제2 비트 라인들(220, 225), 및 절연층(210)의 일부 영역 내에 형성되고 복수의 제1 및 제2 비트 라인들(220, 225) 각각을 서로 전기적으로 연결하는 복수의 비트 라인 확장 아일랜드들(230)을 포함한다.
복수의 제1 비트 라인들(220)은 서로에 대하여 제1 간격(D1)으로 이격되어 배열될 수 있다. 복수의 제1 비트 라인들(220)는 제1 방향으로 연장될 수 있다. 복수의 제1 비트 라인들(220)의 일부는 상기 제1 방향으로 일정한 간격으로 분리될 수 있다. 또한, 복수의 제2 비트 라인들(225)은 서로에 대하여 제2 간격(D2)으로 이격되어 배열될 수 있다. 복수의 제2 비트 라인들(225)는 상기 제1 방향으로 연장될 수 있다. 복수의 제2 비트 라인들(225)의 일부는 상기 제2 방향으로 일정한 간격으로 분리될 수 있다. 상기 일정한 간격 내에는 후술하는 바와 같이, 복수의 비트 라인 확장 아일랜드들(230)이 형성된다.
제1 간격(D1)과 제2 간격(D2)은 동일하거나 다를 수 있다. 복수의 제2 비트 라인들(225)은 복수의 제1 비트 라인들(220) 사이에 위치할 수 있다. 또한, 복수의 제1 비트 라인들(220)과 복수의 제2 비트 라인들(225)은 제3 간격(D3)으로 이격될 수 있다. 여기에서, 제3 간격(D3)은 제1 간격(D1) 및/또는 제2 간격(D2)에 비하여 작을 수 있다.
복수의 비트 라인 확장 아일랜드들(230)은 절연층(210)의 일부 영역 내에 형 성된다. 또한, 복수의 비트 라인 확장 아일랜드들(230) 각각은 그 일단부에서 복수의 제1 비트 라인들(220)의 어느 하나의 하측 부분의 아래에 위치하여 전기적으로 연결되고, 그 타단부에서 복수의 제2 비트 라인들(225)의 어느 하나의 하측 부분의 아래에 위치하여 전기적으로 연결된다. 이에 따라, 복수의 제1 비트 라인들(220)의 일부와 복수의 제2 비트 라인들(225)의 일부는 복수의 비트 라인 확장 아일랜드들(230)에 의하여 서로 연결될 수 있다.
본 실시예는, 현재의 기술수준의 포토리소그래피 공정의 해상도, 예를 들어 파장 약 176 nm의 광을 이용하는 포토리소그래피 공정의 해상도에서 구현할 수 없을 정도로 작은 간격을 가지는 비트 라인들을 형성하는 경우에 대하여 적용할 수 있다. 예를 들어, 제1 간격(D1) 및/또는 제2 간격(D2)은 현재의 기술수준의 포토리소그래피 공정의 해상도(이하에서는 '최소 해상도'로 지칭함)에서 구현할 수 있는 최소 패턴 간격이고, 제3 간격(D3)은 상기 최소 패턴 간격에 비하여 작은 패턴 간격으로 가정한다. 이러한 경우, 제3 간격(D3)으로 이격된 복수의 제1 비트 라인들(220)과 복수의 제2 비트 라인들(225)을 동일한 공정에서 동시에 구현하는 것은 실질적으로 불가능하다. 그러나, 본 실시예에 따라 상기 최소 해상도에서 구현할 수 없는 간격, 즉 제3 간격(D3)을 가지는 패턴들을 형성할 수 있다. 구체적으로는, 절연층(210) 내에 복수의 제1 비트 라인들(220)과 복수의 제2 비트 라인들(225)의 전기적 연결을 위한 복수의 비트 라인 확장 아일랜드들(230)을 먼저 형성한다. 이어서, 제1 간격(D1)을 가지는 복수의 제1 비트 라인들(220)을 형성한 후, 이어서 별도의 공정에서 제2 간격(D2)을 가지는 복수의 제2 비트 라인들(225) 을 형성한다. 이에 따라, 제3 간격(D3)으로 이격되고, 서로 전기적으로 연결된 복수의 제1 비트 라인들(220)과 복수의 제2 비트 라인들(225)을 형성할 수 있다. 복수의 제1 비트 라인들(220)과 복수의 제2 비트 라인들(225)은 동일한 층 상에 형성되거나 또는 동일한 층 상에서 형성되지 않을 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치(30)를 도시하는 평면도이다.
도 5를 참조하면, 반도체 장치(30)는 제1 셀 영역(C1), 주변 영역(P), 및 제2 셀 영역(C2)이 정의된 반도체 층(300), 반도체 층(300) 상에 형성된 절연층(310), 절연층(310) 상에 형성된 복수의 제3 및 제4 비트 라인들(320, 325), 및 절연층(310) 내에 형성되고 복수의 제3 및 제4 비트 라인들(320, 325) 각각을 서로 전기적으로 연결하는 복수의 비트 라인 확장 아일랜드들(330)을 포함한다.
복수의 제3 비트 라인들(320)은 절연층(310) 상에 형성되며, 제1 셀 영역(C1)과 주변 영역(P)에 걸쳐서 연장된다. 복수의 제3 비트 라인들(320)은 서로에 대하여 제4 간격(D4)으로 이격되어 배열될 수 있다. 복수의 제4 비트 라인들(325)은 절연층(310) 상에 형성되며, 제2 셀 영역(C2)에 걸쳐서 연장된다. 복수의 제4 비트 라인들(325)은 서로에 대하여 제5 간격(D5)으로 이격되어 배열될 수 있다. 제4 간격(D4)과 제5 간격(D5)은 동일하거나 다를 수 있다.
복수의 비트 라인 확장 아일랜드들(330)은 절연층(310)의 일부 영역 내에 형성된다. 또한, 복수의 비트 라인 확장 아일랜드들(330) 각각은 그 일단부에서 복수의 제3 비트 라인들(320)의 어느 하나의 하측 부분의 아래에 위치하여 전기적으 로 연결되고, 그 타단부에서 복수의 제4 비트 라인들(325)의 어느 하나의 하측 부분의 아래에 위치하여 전기적으로 연결된다. 이에 따라, 복수의 제3 비트 라인들(320)과 복수의 제4 비트 라인들(325)은 복수의 비트 라인 확장 아일랜드들(330)에 의하여 서로 연결될 수 있다.
본 실시예는, 제1 셀 영역(C1)과 주변 영역(P)에 걸쳐서 연장된 복수의 제3 비트 라인들(320) 각각이 제2 셀 영역(C2)에 걸쳐서 연장된 복수의 제4 비트 라인들(325) 각각과 전기적으로 연결되는 경우에 있어서, 제3 비트 라인들(320) 각각의 연장 방향과 그와 전기적으로 연결되는 제4 비트 라인들(325) 각각의 연장 방향이 동일하지 않은 경우이거나, 또는 상기 연장 방향들이 일정 거리로 이격되어 평행한 경우에 적용할 수 있다.
상술한 본 발명의 실시예에 따른 반도체 장치(10, 20, 30)는 DRAM(dynamic random access memory), SRAM(static random access memory), 또는 비휘발성 메모리 장치일 수 있다. 그러나 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일부 실시예들에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2d는 도 1의 선 A-A'를 따라 절취한 단면도들이다.
도 3a 내지 도 3d는 도 1의 선 B-B'를 따라 절취한 단면도들이다.
도 4는 본 발명의 일부 실시예들에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치를 도시하는 평면도이다.
도 5는 본 발명의 일부 실시예들에 따른 비트 라인 확장 아일랜드를 가지는 반도체 장치를 도시하는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 20, 30: 반도체 장치
100, 200, 300: 반도체 층
102: 소자분리영역
104: 활성영역
110, 210, 310: 절연층
120, 220, 225, 320, 325: 비트 라인
130, 230, 330: 비트 라인 확장 아일랜드
140: 게이트 구조물
Claims (10)
- 소자분리영역과 활성영역이 정의된 반도체 층;상기 반도체 층 상에 형성된 절연층;상기 절연층 상에 형성된 복수의 비트 라인들; 및상기 절연층 내에 형성되고, 상기 복수의 비트 라인들 중 적어도 어느 하나의 하측 부분과 전기적으로 연결된 하나 또는 그 이상의 비트 라인 확장 아일랜드들;을 포함하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 복수의 비트 라인들은 서로 동일한 폭을 가지고, 서로에 대하여 제1 간격으로 이격되어 제1 방향을 따라서 연장된 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 비트 라인 확장 아일랜드들은 상기 복수의 비트 라인들 중 적어도 두 개를 서로 전기적으로 연결하는 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 3 항에 있어서, 상기 비트 라인들은 제1 방향을 따라서 연장되고, 상기 비트 라인 확장 아일랜드들은 상기 제1 방향과 교차하는 제2 방향을 따라서 연장된 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 비트 라인 확장 아일랜드와 상기 비트 라인은 동일한 물질 또는 서로 다른 물질을 포함하는 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 비트 라인 확장 아일랜드는, 상기 반도체 층의 상기 활성 영역 상에 위치하고, 상기 활성 영역과 전기적으로 연결된 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 비트 라인 확장 아일랜드는, 상기 반도체 층의 상기 소자분리영역 상에 위치하고, 상기 소자분리영역의 하측에 위치하는 상기 반도체 층과 전기적으로 절연된 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제 1 항에 있어서, 상기 비트 라인 확장 아일랜드는, 상기 반도체 층의 상기 활성 영역 상에 형성된 게이트 구조물 상에 위치하거나, 또는 상기 소자분리영역에 형성된 게이트 구조물 상에 위치하고, 상기 게이트 구조물과 전기적으로 절연된 것을 특징으로 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 반도체 층;상기 반도체 층 상에 형성된 절연층;상기 절연층 상에 형성되고, 서로에 대하여 제1 간격으로 이격되어 배열된 복수의 제1 비트 라인들;상기 절연층 상에 형성되고, 상기 복수의 제1 비트 라인들 사이에 각각 위치하고, 서로에 대하여 제2 간격으로 이격되어 배열되고, 상기 제1 비트 라인들 각각과 상기 제1 간격 및 상기 제2 간격에 비하여 작은 제3 간격으로 이격된 복수의 제2 비트 라인들; 및상기 절연층의 일부 영역 내에 형성되고, 그 각각이 상기 복수의 제1 비트 라인들의 어느 하나의 하측 부분 및 상기 복수의 제2 비트 라인들의 어느 하나의 하측 부분의 아래에 위치하고, 상기 복수의 제1 비트 라인들 각각과 상기 복수의 제2 비트 라인들 각각을 서로 전기적으로 연결하는 복수의 비트 라인 확장 아일랜드들;을 포함하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
- 제1 셀 영역, 주변 영역, 및 제2 셀 영역이 정의된 반도체 층;상기 반도체 층 상에 형성된 절연층;상기 제1 셀 영역과 상기 주변 영역에 걸쳐서 상기 절연층 상에 형성되고, 서로에 대하여 제4 간격으로 이격되어 배열된 복수의 제3 비트 라인들;상기 제2 셀 영역에 걸쳐서 상기 절연층 상에 형성되고, 서로에 대하여 제5 간격으로 이격되어 배열된 복수의 제4 비트 라인들; 및상기 절연층의 일부 영역 내에 형성되고, 그 각각이 상기 복수의 제3 비트 라인들의 어느 하나의 하측 부분 및 상기 복수의 제4 비트 라인들의 어느 하나의 하측 부분의 아래에 위치하고, 상기 복수의 제3 비트 라인들 각각과 상기 복수의 제4 비트 라인들 각각을 서로 전기적으로 연결하는 복수의 비트 라인 확장 아일랜드들;을 포함하는 하는 비트 라인 확장 아일랜드를 가지는 반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090045204A KR101573696B1 (ko) | 2009-05-22 | 2009-05-22 | 비트 라인 확장 아일랜드를 가지는 반도체 장치 |
| US12/712,860 US8704284B2 (en) | 2009-05-22 | 2010-02-25 | Semiconductor device having bit line expanding islands |
| TW099108405A TW201044537A (en) | 2009-05-22 | 2010-03-22 | Semiconductor device having bit line expanding islands |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090045204A KR101573696B1 (ko) | 2009-05-22 | 2009-05-22 | 비트 라인 확장 아일랜드를 가지는 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100126129A true KR20100126129A (ko) | 2010-12-01 |
| KR101573696B1 KR101573696B1 (ko) | 2015-12-02 |
Family
ID=43124024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090045204A KR101573696B1 (ko) | 2009-05-22 | 2009-05-22 | 비트 라인 확장 아일랜드를 가지는 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8704284B2 (ko) |
| KR (1) | KR101573696B1 (ko) |
| TW (1) | TW201044537A (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087744A (ko) | 2002-05-09 | 2003-11-15 | 삼성전자주식회사 | 집적 회로의 콘택홀 형성방법 |
| EP2328171A1 (en) * | 2002-12-27 | 2011-06-01 | Fujitsu Semiconductor Limited | Method of producing dram integrated circuit device |
| US7323379B2 (en) * | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
| KR20080029281A (ko) | 2006-09-28 | 2008-04-03 | 삼성전자주식회사 | 채널의 폭이 증가된 액티브 영역을 포함하는 반도체 소자의레이 아웃, 포토마스크 및 그것을 포함하는 반도체 소자 |
-
2009
- 2009-05-22 KR KR1020090045204A patent/KR101573696B1/ko active IP Right Grant
-
2010
- 2010-02-25 US US12/712,860 patent/US8704284B2/en active Active
- 2010-03-22 TW TW099108405A patent/TW201044537A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| TW201044537A (en) | 2010-12-16 |
| KR101573696B1 (ko) | 2015-12-02 |
| US20100295130A1 (en) | 2010-11-25 |
| US8704284B2 (en) | 2014-04-22 |
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| FPAY | Annual fee payment |
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