KR20100118175A - A semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for manufacturing the same are provided to secure a high breakdown voltage by forming a drift region between a channel and a drain. CONSTITUTION: A first conductive epitaxial layer(110) is formed on a semiconductor substrate. A first conductive buried layer(115) is formed in the first conductive epitaxial layer. A high voltage second conductive well(145) is formed on the upper side of the buried layer and in the epitaxial layer. The lateral sides of a second conductive drain expanding region(125) and a first conductive drain expanding region(130) contact to the lateral side of the second conductive well. A first conductive body(135) is formed on a part of the surface of the epitaxial layer.

Description

반도체 소자 및 그 제조 방법{A semiconductor device and method of manufacturing the same}A semiconductor device and method of manufacturing the same

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 LDMOS(lateral diffused MOS) 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a lateral diffused MOS (LDMOS) and a method of manufacturing the same, which can increase a breakdown voltage while lowering an on resistance.

전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 되고, 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.As the power semiconductor device, a device capable of operating at a high voltage close to the theoretical breakdown voltage of the semiconductor is preferable. Accordingly, when an external system using high voltage is controlled by an integrated circuit, the integrated circuit needs a semiconductor device for high voltage control therein, and the high voltage semiconductor device has a high breakdown voltage. Need structure.

즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 인가되는 고전압보다 커야 한다. That is, in the drain or source of a transistor to which a high voltage is directly applied, the punch through voltage between the drain and the source and the semiconductor substrate and the breakdown voltage between the drain and the source and the well or the substrate are higher than the applied high voltage. It must be large.

LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.Lateral diffused MOS (LDMOS) is a representative high voltage MOS among the high voltage semiconductor devices. The LDMOS can secure a high breakdown voltage by placing a drain horizontally and placing a drift region between the channel and the drain in order to flow the current horizontally.

LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.For high voltage semiconductor devices such as LDMOS, research is being conducted to increase the breakdown voltage and to lower the on resistance (eg, specific on-resistance) between the source and the drain.

본 발명이 이루고자 하는 기술적 과제는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device capable of increasing a breakdown voltage while lowering an on resistance and a method of manufacturing the same.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 제1 도전형 에피층 내에 수직 적층되어 형성되는 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역, 상기 제2 도전형 확장 드레인 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 형성되는 제1 도전형 바디, 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 확장 드레인 영역 일부 표면에 형성되는 필드 산화막, 상기 필드 산화막의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 형성되는 게이트, 및 상기 제1 도전형 확장 드레인 영역과 상기 제2 도전형 확장 드레인 영역 내에 형성되는 제2 도전형 웰을 포함한다.A semiconductor device according to an embodiment of the present invention for achieving the above object is a first conductive type extended drain region and a second conductive type extended drain region formed by vertically stacked in a first conductive type epi layer, the second conductive A first conductive body formed on the epi layer surface to have a contact surface with one side of the type extended drain region, a field oxide film formed on a portion of the second conductive extended drain region spaced apart from the first conductive type body, and A gate formed on one side region of the field oxide film and the first conductive body and the second conductive drain extension region adjacent to the one region, and formed in the first conductive extended drain region and the second conductive extended drain region And a second conductivity type well.

상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 에피층 내에 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역을 수직 적층된 형태로 형성하는 단계, 상기 제2 도전형 확장 드레인 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 제1 도전형 바디를 형성하는 단계, 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 확장 드레인 영역 일부 표면에 필드 산화막을 형성하는 단계, 상기 필드 산화막의 일측 영역 및 상기 접촉면에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 게이트를 형성하는 단계, 및 상기 제1 도전형 확장 드레인 영역과 상기 제2 도전형 확장 드레인 영역 내에 확장되는 제2 도전형 웰을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, in which a first conductive extended drain region and a second conductive extended drain region are vertically stacked in a first conductive epitaxial layer. Forming a first conductive body on a surface of the epitaxial layer to have a contact surface with one side of the second conductive extended drain region, and spaced apart from the first conductive extended body Forming a field oxide film on a portion of the region, forming a gate on the first conductive body and the second conductive drain extension region adjacent to one side of the field oxide film and the contact surface, and the first conductive extension Forming a drain region and a second conductivity type well extending within the second conductivity type extended drain region.

본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 매몰층 상에 적층된 형태의 제1 도전형 및 제2 도전형 확장 드레인 영역을 형성하고 상기 제1 도전형 및 제2 도전형 확장 드레인 영역 내에 형성함으로써, 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있는 효과가 있다.A semiconductor device and a method of fabricating the same according to an embodiment of the present invention form a first conductive type and a second conductive type extended drain region stacked on a buried layer, and the first conductive type and the second conductive type extended drain region. By forming in the inside, the breakdown voltage can be increased while lowering the on resistance.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타내며, 도 2는 본 발명의 다른 실시 예에 따른 LDMOS의 단면도를 나타낸다.1 illustrates a cross-sectional view of an LDMOS according to an embodiment of the present invention, and FIG. 2 illustrates a cross-sectional view of an LDMOS according to another embodiment of the present invention.

도 1을 참조하면, 상기 LDMOS는 제1 도전형 에피층(epitaxial layer,110), 제2 도전형 매몰층(N-buried layer, 115), 고전압 제2 도전형 웰(HV Well, 120), 제2 도전형의 드레인 확장 영역(Drain extention region, 125), 제1 도전형의 드레인 확장 영역(130), 제1 도전형 바디(BODY, 135), 필드 산화막(140), 제2 도전형 웰(145), 게이트(150), 소스/드레인(155), 및 제1 도전형 불순물 영역(160)을 포함한다.Referring to FIG. 1, the LDMOS includes a first conductive epitaxial layer 110, a second conductive buried layer 115, a high voltage second conductive well HV well 120, Drain extension region 125 of the second conductivity type, drain extension region 130 of the first conductivity type, first body BODY 135, field oxide layer 140, and second conductivity well 145, a gate 150, a source / drain 155, and a first conductivity type impurity region 160.

상기 제1 도전형 에피층(110)은 반도체 기판(미도시) 상에 성장되며, 상기 제1 도전형 매몰층(115)은 상기 제1 도전형 에피층(110) 내에 형성된다. The first conductive epitaxial layer 110 is grown on a semiconductor substrate (not shown), and the first conductive buried layer 115 is formed in the first conductive epitaxial layer 110.

상기 고전압 제2 도전형 웰(145)은 상기 매몰층(115)의 일 영역 상부의 에피피층(110) 내에 형성된다. 상기 제2 도전형의 드레인 확장 영역(125)과 상기 제1 도전형의 드레인 확장 영역(130)은 상기 매몰층(115)의 다른 일 영역 상부의 에피층(110) 내에 순차적으로 수직 적층된 형태를 갖도록 형성된다.The high voltage second conductivity type well 145 is formed in the epitaxial layer 110 on an upper portion of the buried layer 115. The drain extension region 125 of the second conductivity type and the drain extension region 130 of the first conductivity type are sequentially stacked in the epi layer 110 above the other region of the buried layer 115. It is formed to have.

상기 제2 도전형의 드레인 확장 영역(125)과 상기 제1 도전형의 드레인 확장 영역(130) 각각의 일 측면은 상기 고전압 제2 도전형 웰(145)의 일 측면과 접하도록 형성된다.One side of each of the second conductive drain extension region 125 and the first conductive drain extension region 130 is formed to contact one side of the high voltage second conductive well 145.

상기 제1 도전형 바디(135)는 상기 에피층(110) 일부 표면에 형성되며, 상기 제2 도전형 드레인 확장 영역(125)의 다른 일 측면과 접촉하는 접촉면을 갖는다. 이때 상기 제1 도전형 바디(135)는 상기 제2 도전형 드레인 확장 영역(125)은 물론 상기 제1 도전형 드레인 확장 영역(130)과도 접촉할 수 있다.The first conductive body 135 is formed on a portion of the epi layer 110 and has a contact surface in contact with the other side of the second conductive drain extension region 125. In this case, the first conductivity type body 135 may contact the first conductivity type drain extension region 130 as well as the first conductivity type drain extension region 130.

도 2를 참조하면, 상기 제1 도전형 드레인 확장 영역(210)은 상기 제1 도전 형 바디(135)의 하부면과 접촉하도록 상기 제1 도전형 바디(135)의 하부 에피층(110)까지 확장하여 형성될 수 있다. 도 1 및 도 2에 도시된 LDMOS는 상기 제1 도전형 드레인 확장 영역(210)의 확장 범위만 다를 뿐이고, 이를 제외한 나머지는 서로 동일하다.Referring to FIG. 2, the first conductivity type drain extension region 210 may extend to the lower epitaxial layer 110 of the first conductivity type body 135 to be in contact with the bottom surface of the first conductivity type body 135. It can be formed to expand. 1 and 2, only the extension range of the first conductive drain extension region 210 is different, except for the same.

상기 필드 산화막(140)은 상기 제1 도전형 바디(135)와 이격하여 상기 제2 도전형 확장 드레인 영역(125) 일부 표면에 형성된다. The field oxide layer 140 is formed on a portion of the second conductive type extended drain region 125 spaced apart from the first conductive type body 135.

상기 제2 도전형 웰(145)은 상기 제1 도전형 확장 드레인 영역(130)과 상기 제2 도전형 확장 드레인 영역(125) 내에 형성된다. 예컨대, 상기 제2 도전형 웰(145)은 상기 제2 도전형 드레인 확장 영역(125)을 관통하고, 상기 제1 도전형 드레인 확장 영역(130)의 상부 일부 영역까지 확장되도록 형성될 수 있다. 또한 예컨대, 상기 제2 도전형 웰(145)은 상기 제1 도전형 드레인 확장 영역(130)을 관통하여 상기 제2 도전형 매몰층(115)까지 확장될 수 있다.The second conductive well 145 is formed in the first conductive extended drain region 130 and the second conductive extended drain region 125. For example, the second conductivity type well 145 may be formed to penetrate the second conductivity type drain extension region 125 and extend to an upper portion of the first conductivity type drain extension region 130. For example, the second conductive well 145 may extend through the first conductive drain extension region 130 to the second conductive buried layer 115.

상기 게이트(150)는 상기 필드 산화막(140)의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디(135)와 제2 도전형 드레인 확장 영역(125) 상에 형성된다.The gate 150 is formed on one side region of the field oxide layer 140 and the first conductive body 135 and the second conductive drain extension region 125 adjacent to the one region.

상기 소스/드레인(155)은 상기 제1 도전형 바디(135)의 일 영역 및 상기 제2 도전형 웰(145) 내에 형성되고, 상기 제1 도전형 불순물 영역(160)은 상기 제1 도전형 바디(135)의 다른 영역에 형성된다.The source / drain 155 is formed in one region of the first conductivity type body 135 and the second conductivity type well 145, and the first conductivity type impurity region 160 is formed in the first conductivity type. It is formed in another area of the body 135.

상기 제2 도전형 웰(145)의 불순물 농도는 제2 도전형 드레인 확장 영역(125)보다 크고, 상기 소스/드레인(155)의 불순물 농도보다 작다.An impurity concentration of the second conductivity type well 145 is greater than that of the second conductivity type drain extension region 125 and less than that of the source / drain 155.

이러한 불순물 농도 분포 및 상기 제2 도전형 드레인 확장 영역(125)을 관통하고, 상기 제1 도전형 드레인 확장 영역(130)의 일부 영역까지 확장되는 제2 도전형 웰(145)의 구조에 기인하여, LDMOS의 안전 동작 영역(safe operating area)이 증가한다. 이는 제2 도전형 웰(145)에 의하여 전체 드레인 영역의 제2 도전형 불순물 농도 분포가 완만하게 형성되기 때문이다.Due to the impurity concentration distribution and the structure of the second conductivity type well 145 penetrating the second conductivity type drain extension region 125 and extending to a part of the first conductivity type drain extension region 130. As a result, the safe operating area of the LDMOS is increased. This is because the second conductivity type impurity concentration distribution in the entire drain region is gently formed by the second conductivity type well 145.

도 1 및 도 2에 도시된 본 발명의 실시 예에 따른 LDMOS는 제2 도전형 드레인 확장 영역(125)과 제1 도전형 드레인 확장 영역(130)을 수직 적층된 형태로 형성함으로써, 온 저항(예컨대, specific on-resistance)을 감소시키고, 브레이크 다운 전압을 증가시킬 수 있다. 구체적으로 상기 제2 도전형 드레인 확장 영역(125)에 의하여 온 저항이 감소되는 효과가 나타나고, 상기 제1 도전형 드레인 확장 영역(130)에 의하여 역바이어스(Reverse Bias)시 공핍 영역(depletion region)이 증가하여 브레이크 다운 전압이 증가되는 효과가 나타난다.In the LDMOS according to the exemplary embodiment of the present invention illustrated in FIGS. 1 and 2, the second conductive drain extension region 125 and the first conductive drain extension region 130 are vertically stacked to form an on-resistance ( For example, specific on-resistance may be reduced and breakdown voltage may be increased. Specifically, an on-resistance is reduced by the second conductive drain extension region 125, and a depletion region when reverse bias is caused by the first conductive drain extension region 130. This increase results in an increase in the breakdown voltage.

도 5a는 일반적인 LDMOS의 공핍 영역을 나타내고, 도 5b는 도 1에 도시된 LDMOS의 공핍 영역을 나타낸다. 상기 공핍 영역은 역바이어시, 예컨대, 드레인(D)에 양의 전압(positive voltage)을, 소스(S)에 접지 전압(Ground voltage)을 인가시 형성될 수 있다.5A shows a depletion region of a general LDMOS, and FIG. 5B shows a depletion region of the LDMOS shown in FIG. 1. The depletion region may be formed in reverse bias, for example, when a positive voltage is applied to the drain D and a ground voltage is applied to the source S.

도 5a 및 도 5b를 참조하면, 본 발명의 실시 예에 따른 LDMOS의 공핍 영역(depletion region)이 일반적인 LDMOS의 공핍 영역보다 더 크다. 그러므로 넓은 공핍 영역(depletion region)에 의하여 더 높은 브레이크 다운 전압을 갖는 LDMOS를 구현할 수 있다.5A and 5B, a depletion region of an LDMOS according to an embodiment of the present invention is larger than that of a general LDMOS. Therefore, an LDMOS having a higher breakdown voltage can be realized by a wide depletion region.

도 3은 도 1에 도시된 LDMOS의 브레이크 다운 전압(BVdss)과 온 저항(Rsp) 사이의 특성을 나타낸다. 도 3을 참조하면, 일반적인 LDMOS(Conventional structure)에 비하여 본 발명에 따른 LDMOS(proposed Structure)의 온 저항(Rsp)은 작고, 브레이크 다운 전압(BVdss)은 크다.3 illustrates a characteristic between the breakdown voltage BVdss and the on resistance Rsp of the LDMOS illustrated in FIG. 1. Referring to FIG. 3, the on-resistance Rsp of the LDMOS according to the present invention is small and the breakdown voltage BVdss is larger than the conventional LDMOS.

도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an LDMOS according to an exemplary embodiment of the present invention.

먼저 도 4a에 도시된 바와 같이, 기판(미도시) 상에 제1 도전형(예컨대, P형) 에피층(410)을 성장시킨다. 상기 에피층(410) 내에 제2 도전형(예컨대, N형) 불순물 이온을 주입하여 제2 도전형 매몰층(buried layer, 415)을 형성한다. 그리고 상기 에피층(410) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 상기 에피층(410)의 일 영역을 노출하는 제1 포토레지스트 패턴(417) 형성하고, 상기 제1 포토레지스트 패턴(417)을 마스크로 이용하여 상기 에피층(410) 내에 제2 도전형 제1 불순물 이온(418)을 주입한다. 상기 제2 도전형 제1 불순물 이온(418)은 상기 매몰층(415)의 일 영역 상부의 에피층(410) 내에 주입될 수 있다.First, as shown in FIG. 4A, a first conductive type (eg, P-type) epitaxial layer 410 is grown on a substrate (not shown). A second conductivity type buried layer 415 is formed by implanting a second conductivity type (eg, N type) impurity ions into the epi layer 410. A photolithography process is performed on the epitaxial layer 410 to form a first photoresist pattern 417 that exposes a region of the epitaxial layer 410, and the first photoresist pattern 417. Is used as a mask to implant a second conductivity type first impurity ion 418 into the epi layer 410. The second conductivity type first impurity ion 418 may be implanted into the epitaxial layer 410 on the upper portion of the buried layer 415.

다음으로 도 4b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(417)을 애싱(ashing) 또는 스트립(strip) 공정을 통하여 제거하고, 상기 에피층(410)의 다른 영역을 노출하는 제2 포토레지스트 패턴(419)을 형성한다. 이때 상기 제2 포토레지스트 패턴(419)에 의하여 노출되는 상기 매몰층(415)의 다른 영역에 대응하는 에피층(410)의 면적은 조절될 수 있다. 예컨대, 도 1에 도시된 제1 도전형 드레인 확장 영역(130)과 도 2에 도시된 제1 도전형 드레인 확장 영역(210)은 상기 제2 포토레 지스트 패턴(419)의 노출면의 크기에 의해 결정될 수 있다.Next, as shown in FIG. 4B, the first photoresist pattern 417 is removed through an ashing or strip process and a second photo exposing another region of the epi layer 410. A resist pattern 419 is formed. In this case, an area of the epi layer 410 corresponding to another area of the buried layer 415 exposed by the second photoresist pattern 419 may be adjusted. For example, the first conductivity type drain extension region 130 illustrated in FIG. 1 and the first conductivity type drain extension region 210 illustrated in FIG. 2 may have a size corresponding to an exposed surface of the second photoresist pattern 419. Can be determined.

도 1에 도시된 제1 도전형 드레인 확장 영역(210) 형성을 위한 제2 포토레지스트 패턴의 노출면보다 도 2에 도시된 제1 도전형 드레인 확장 영역(130) 형성을 위한 제2 포토레지스트 패턴의 노출면이 더 크다. Of the second photoresist pattern for forming the first conductivity type drain extension region 130 illustrated in FIG. 2 than the exposed surface of the second photoresist pattern for forming the first conductivity type drain extension region 210 illustrated in FIG. 1. The exposed surface is bigger.

상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 상기 에피층(410) 내에 제1 도전형 제2 불순물 이온(420)을 주입한다. 이때 상기 제1 도전형 제2 불순물 이온(420)은 붕소(Boron)일 수 있으며, 상기 매몰층(415)의 다른 영역 상부의 에피층(410) 내에 주입될 수 있다. 예컨대, 상기 제1 불순물 이온(418)과 제2 불순물 이온(420)은 에피층(410)을 기준으로 서로 수평적으로 이격하여 상기 매몰층(415) 상부의 에피층(410) 내에 주입될 수 있다. The first conductive type second impurity ion 420 is implanted into the epitaxial layer 410 using the second photoresist pattern 419 as a mask. In this case, the first conductivity type second impurity ion 420 may be boron, and may be implanted into the epitaxial layer 410 above another region of the buried layer 415. For example, the first impurity ions 418 and the second impurity ions 420 may be injected into the epi layer 410 above the buried layer 415 by horizontally spaced apart from each other based on the epi layer 410. have.

이어서 상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 제2 도전형 제3 불순물 이온(421)을 상기 제2 불순물 이온(420)이 주입된 영역 위의 에피층(410)에 주입한다. 예컨대, 상기 제3 불순물 이온(421)은 N-type 불순물(ex : Phosphorus, Antimony, Arsenic)일 수 있으며, 상기 제2 불순물 이온(420)보다 얕게 주입됨으로써 상기 제2 불순물 이온(420)과 상기 제3 불순물 이온(421)은 상기 에피층(410)을 기준으로 서로 수직적으로 이격하여 상기 매몰층(415) 상부의 에피층(410) 내에 주입될 수 있다. 도 4b에 도시된 바와 달리, 상기 제3 불순물 이온(421)을 먼저 주입한 후 상기 제2 불순물 이온(420)을 주입할 수도 있다.Subsequently, a second conductivity type third impurity ion 421 is implanted into the epitaxial layer 410 on the region where the second impurity ion 420 is implanted using the second photoresist pattern 419 as a mask. For example, the third impurity ion 421 may be an N-type impurity (ex: Phosphorus, Antimony, Arsenic), and is implanted shallower than the second impurity ion 420 so that the second impurity ion 420 and the The third impurity ions 421 may be implanted into the epi layer 410 above the buried layer 415 by being vertically spaced apart from each other based on the epi layer 410. Unlike FIG. 4B, the third impurity ion 421 may be implanted first, followed by the second impurity ion 420.

다음으로 도 4c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(419)을 애싱 또는 스트리핑 공정을 통하여 제거한다. 이어서 어닐링(annealing) 공정을 수행 하여 상기 제1 불순물 이온 내지 제3 불순물 이온을 상기 에피층(410) 내에서 확산시켜, 서로 인접하는 고전압 제2 도전형 웰(420), 제1 도전형 드레인 확장 영역(422), 및 제2 도전형 드레인 확장 영역(424)을 형성한다.Next, as shown in FIG. 4C, the second photoresist pattern 419 is removed through an ashing or stripping process. Subsequently, an annealing process is performed to diffuse the first impurity ions to the third impurity ions in the epitaxial layer 410 to expand the high voltage second conductive well 420 and the first conductive drain adjacent to each other. The region 422 and the second conductivity type drain extension region 424 are formed.

이때 상기 고전압 제2 도전형 웰(420)은 상기 에피층(410)의 표면부터 상기 매몰층(415)의 일 영역까지 확산될 수 있다. 또한 상기 매몰층(410)의 다른 일 영역 상부에는 상기 제1 도전형 드레인 확장 영역(422)이 형성되고, 상기 제1 도전형 드레인 확장 영역(422) 상부에는 상기 제2 도전형 드레인 확장 영역(424)이 형성된다.In this case, the high voltage second conductivity type well 420 may diffuse from the surface of the epi layer 410 to one region of the buried layer 415. In addition, the first conductive drain extension region 422 is formed on the other region of the buried layer 410, and the second conductive drain extension region (422) is formed on the first conductive drain extension region 422. 424 is formed.

예컨대, 도 4c에 도시된 바와 같이, 상기 고전압 제2 도전형 웰(420)은 상기 매몰층(410) 우측 상부에 형성될 수 있다. 또한 상기 제1 도전형 드레인 확장 영역(422) 및 상기 제2 도전형 드레인 확장 영역(424)은 상기 매몰층(410) 좌측 상부에 형성되고, 상기 제1 도전형 드레인 확장 영역(422) 및 상기 제2 도전형 드레인 확장 영역(424) 각각의 일 측면은 상기 고전압 제2 도전형 웰(420)의 일 측면과 접촉한다.For example, as illustrated in FIG. 4C, the high voltage second conductivity type well 420 may be formed on an upper right side of the buried layer 410. In addition, the first conductivity type drain extension region 422 and the second conductivity type drain extension region 424 are formed on an upper left side of the buried layer 410, and the first conductivity type drain extension region 422 and the One side of each of the second conductivity type drain extension regions 424 contacts one side of the high voltage second conductivity type well 420.

다음으로 도 4d에 도시된 바와 같이, 제1 도전형 드레인 확장 영역(422) 및 상기 제2 도전형 드레인 확장 영역(424)이 형성된 에피층(410)에 제1 도전형 불순물을 주입하여 제1 도전형 바디(예컨대, P-BODY, 430)를 형성한다. 예컨대, 보론(B) 이온을 일정한 도즈량으로 이온 주입하여 상기 에피층(410) 내에 상기 제1 도전형 바디(430)를 형성할 수 있다. 상기 제1 도전형 바디(430)는 상기 제2 도전형 드레인 확장 영역(424)의 다른 일 측면과 접촉하는 면을 가진다. 또한 상기 제1 도전형 바디(430)는 상기 제2 도전형 드레인 확장 영역(424)은 물론 상기 제1 도전형 드레인 확장 영역(422)과도 접촉하는 면을 가질 수 있다. 상기 제1 도전형 바디(430)의 일부 영역은 LDMOS의 채널 영역으로서 역할을 한다.Next, as shown in FIG. 4D, a first conductivity type impurity is implanted into the epi layer 410 on which the first conductivity type drain extension region 422 and the second conductivity type drain extension region 424 are formed. A conductive body (eg, P-BODY, 430) is formed. For example, the first conductivity type body 430 may be formed in the epitaxial layer 410 by ion implanting boron (B) ions at a constant dose. The first conductivity type body 430 has a surface in contact with the other side of the second conductivity type drain extension region 424. In addition, the first conductivity type body 430 may have a surface in contact with the second conductivity type drain extension region 424 as well as the first conductivity type drain extension region 422. Some regions of the first conductive body 430 serve as channel regions of the LDMOS.

이어서 상기 에피층(410) 표면에 필드 절연층(435)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 절연층(435)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다. 상기 필드 절연층(435)은 상기 제1 도전형 바디(430)로부터 일정한 거리 만큼 떨어져서 형성된다.Subsequently, a field insulating layer 435 is formed on the epi layer 410. For example, the field insulating layer 435 made of field oxide may be formed using a conventional LOCOS technology. The field insulating layer 435 is formed to be spaced apart from the first conductivity type body 430 by a predetermined distance.

예컨대, 상기 필드 절연층(435)은 상기 제2 도전형 드레인 확장 영역(424)의 일부 표면 및 상기 고전압 제2 도전형 웰(420) 표면에 형성될 수 있다.For example, the field insulating layer 435 may be formed on a portion of the second conductive drain extension region 424 and a surface of the high voltage second conductive well 420.

다음으로 상기 제1 도전형 바디(430)과 이격하여 상기 제2 도전형 드레인 확장 영역(424) 및 상기 제1 도전형 드레인 확장 영역(422) 내에 제2 도전형 웰(440)을 형성한다. 상기 제2 도전형 웰(440)은 상기 제2 도전형 드레인 확장 영역(424)을 관통하고, 상기 제1 도전형 드레인 확장 영역(422)의 일부 영역까지 확장되도록 형성할 수 있다. 상기 제2 도전형 웰(440)은 상기 필드 절연층(435)의 일측에 접하여 형성될 수 있다.Next, a second conductivity type well 440 is formed in the second conductivity type drain extension region 424 and the first conductivity type drain extension region 422 spaced apart from the first conductivity type body 430. The second conductivity type well 440 may be formed to penetrate the second conductivity type drain extension region 424 and extend to a part of the first conductivity type drain extension region 422. The second conductivity type well 440 may be formed in contact with one side of the field insulating layer 435.

다음으로 상기 필드 절연층(435)의 타측 일부, 및 상기 필드 절연층(435)의 타측과 인접한 제2 도전형 드레인 확장 영역(424)과 제1 도전형 바디(430)의 일부 영역 상에 게이트(445)를 형성한다.Next, a gate is formed on a portion of the other side of the field insulating layer 435 and a portion of the second conductive drain extension region 424 and the first conductive body 430 adjacent to the other side of the field insulating layer 435. 445 is formed.

다음으로 상기 제1 도전형 바디(430) 및 상기 제2 도전형 웰(440) 내에 제2 도전형 불순물 이온을 주입하여 소스/드레인 영역(450)을 형성한다. 그리고 상기 제1 도전형 바디(430)에 제1 도전형 불순물을 주입하여 바디 컨택(P+)을 형성한다.Next, a second conductivity type impurity ion is implanted into the first conductivity type body 430 and the second conductivity type well 440 to form a source / drain region 450. In addition, a first conductive type impurity is injected into the first conductive type body 430 to form a body contact P +.

제1 도전형 드레인 확장 영역(422) 및 제2 도전형 드레인 확장 영역(424) 형성을 위한 마스크를 형성하는 간단한 추가 공정을 통하여, LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있다.Through a simple additional process of forming a mask for forming the first conductive drain extension region 422 and the second conductive drain extension region 424, the breakdown voltage may be increased while lowering the on resistance of the LDMOS.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타낸다.1 is a cross-sectional view of an LDMOS according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시 예에 따른 LDMOS의 단면도를 나타낸다.2 is a sectional view of an LDMOS according to another embodiment of the present invention.

도 3은 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다.FIG. 3 shows the characteristics between the breakdown voltage and the on resistance of the LDMOS shown in FIG. 1.

도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an LDMOS according to an exemplary embodiment of the present invention.

도 5a는 일반적인 LDMOS의 공핍 영역을 나타낸다.5A shows a depletion region of a typical LDMOS.

도 5b는 도 1에 도시된 LDMOS의 공핍 영역을 나타낸다.FIG. 5B shows a depletion region of the LDMOS shown in FIG. 1.

Claims (10)

제1 도전형 에피층 내에 수직 적층되어 형성되는 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역;A first conductivity type extended drain region and a second conductivity type extended drain region formed vertically stacked in the first conductivity type epi layer; 상기 제2 도전형 확장 드레인 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 형성되는 제1 도전형 바디;A first conductive body formed on a surface of the epi layer to have a contact surface with one side of the second conductive extended drain region; 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 확장 드레인 영역 일부 표면에 형성되는 필드 산화막;A field oxide layer formed on a portion of the second conductive type extended drain region spaced apart from the first conductive type body; 상기 필드 산화막의 일측 영역 및 상기 일측 영역에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 형성되는 게이트; 및A gate formed on one side region of the field oxide layer and a first conductive body and a second conductive drain extension region adjacent to the one region; And 상기 제1 도전형 확장 드레인 영역과 상기 제2 도전형 확장 드레인 영역 내에 형성되는 제2 도전형 웰을 포함하는 반도체 소자.And a second conductivity type well formed in the first conductivity type extended drain region and the second conductivity type extended drain region. 제1항에 있어서, 상기 반도체 소자는,The method of claim 1, wherein the semiconductor device, 상기 제1 도전형 확장 드레인 영역 하부의 에피층 내에 형성되는 제2 도전형 매몰층을 더 포함하는 것을 특징으로 하는 반도체 소자.And a second conductive buried layer formed in an epitaxial layer under the first conductive extended drain region. 제2항에 있어서, 상기 반도체 소자는,The method of claim 2, wherein the semiconductor device, 상기 제2 도전형 매몰층의 일 영역부터 상기 제1 도전형 에피층의 표면까지 확장되고, 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역 과 접하는 고전압 제2 도전형 웰을 더 포함하는 것을 특징으로 하는 반도체 소자.A high voltage second conductive well extending from one region of the second conductive buried layer to the surface of the first conductive epitaxial layer and in contact with the first conductive drain extended region and the second conductive drain extended region A semiconductor device further comprising. 제1항에 있어서, 상기 제2 도전형 웰은,The method of claim 1, wherein the second conductivity type well, 상기 제2 도전형 드레인 확장 영역을 관통하고, 상기 제1 도전형 드레인 확장 영역의 일부 영역까지 확장되도록 형성되는 것을 특징으로 하는 반도체 소자.And penetrate the second conductive drain extension region and extend to a portion of the first conductive drain extension region. 제4항에 있어서,The method of claim 4, wherein 상기 제2 도전형 확장 드레인 영역의 불순물 농도는 상기 고전압 제2 도전형 웰의 불순물 농도보다 높고, 상기 제2 도전형 웰의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.The impurity concentration of the second conductivity type extended drain region is higher than the impurity concentration of the high voltage second conductivity type well, and lower than the impurity concentration of the second conductivity type well. 제1 도전형 에피층 내에 제1 도전형 확장 드레인 영역 및 제2 도전형 확장 드레인 영역을 수직 적층된 형태로 형성하는 단계;Forming a first conductivity type extended drain region and a second conductivity type extended drain region in a vertical stack in the first conductivity type epi layer; 상기 제2 도전형 확장 드레인 영역의 일측 면과 접촉면을 갖도록 상기 에피층 표면에 제1 도전형 바디를 형성하는 단계;Forming a first conductive body on a surface of the epi layer so as to have a contact surface with one side of the second conductive extended drain region; 상기 제1 도전형 바디와 이격하여 상기 제2 도전형 확장 드레인 영역 일부 표면에 필드 산화막을 형성하는 단계;Forming a field oxide layer on a portion of the surface of the second conductive type extended drain region spaced apart from the first conductive type body; 상기 필드 산화막의 일측 영역 및 상기 접촉면에 인접한 제1 도전형 바디와 제2 도전형 드레인 확장 영역 상에 게이트를 형성하는 단계; 및Forming a gate on a first conductive body and a second conductive drain extension region adjacent to one side region of the field oxide layer and the contact surface; And 상기 제1 도전형 확장 드레인 영역과 상기 제2 도전형 확장 드레인 영역 내 에 확장되는 제2 도전형 웰을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a second conductive well extending in the first conductive extended drain region and the second conductive extended drain region. 제6항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 6, wherein the manufacturing method of the semiconductor device is 상기 제1 도전형 확장 드레인 영역 하부와 접하는 제2 도전형 매몰층을 제1 도전형 에피층 내에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a second conductive buried layer in contact with the lower portion of the first conductive extended drain region in the first conductive epitaxial layer. 제6항에 있어서, The method of claim 6, 상기 제2 도전형 웰은 상기 제2 도전형 드레인 확장 영역을 관통하고, 상기 제1 도전형 드레인 확장 영역의 일부 영역까지 확장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the second conductivity type well penetrates through the second conductivity type drain extension region and extends to a part of the first conductivity type drain extension region. 제7항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 7, wherein the manufacturing method of the semiconductor device, 상기 매몰층의 일 영역부터 상기 제1 도전형 에피층의 표면까지 확장되고, 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 드레인 확장 영역과 접하는 고전압 제2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a high voltage second conductive well extending from one region of the buried layer to the surface of the first conductive epitaxial layer and in contact with the first conductive drain extension region and the second conductive drain extension region The method of manufacturing a semiconductor device further comprising. 제9항에 있어서,10. The method of claim 9, 상기 제2 도전형 확장 드레인 영역의 불순물 농도는 상기 고전압 제2 도전형 웰의 불순물 농도보다 높고, 상기 제2 도전형 웰의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.The impurity concentration of the second conductivity type extended drain region is higher than the impurity concentration of the high voltage second conductivity type well, and lower than the impurity concentration of the second conductivity type well.
KR1020090036869A 2009-04-28 2009-04-28 A semiconductor device and method of manufacturing the same KR101585960B1 (en)

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