KR101262853B1 - A semiconductor device and method of manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 239000012535 impurity Substances 0.000 description 33
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000001965 increasing effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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Abstract
반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 제1 도전형 에피층 내에 형성되는 제2 도전형 고전압 웰, 상기 제2 도전형 고전압 웰의 일 측면의 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 제2 도전형 드레인 확장 영역, 상기 제2 도전형 드레인 확장 영역의 일측 면과 접하도록 상기 에피층 표면에 형성되는 제1 도전형 바디, 및 상기 제2 도전형 드레인 확장 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 형성되는 제2 도전형 웰을 포함한다.A semiconductor device and a method of manufacturing the same are provided. The semiconductor device may include a second conductive high voltage well formed in the first conductive epitaxial layer and a second conductive drain formed in the first conductive epitaxial layer so as to be in contact with a portion of one side of the second conductive high voltage well. Within the second conductive high voltage well so as to be spaced apart from the second conductive drain extension region, and a first conductive body formed on the surface of the epi layer so as to be in contact with an extension region, one side of the second conductive drain extension region. And a second conductivity type well formed.
LDMOS(lateral diffused MOS), 온 저항, 항복 전압(Breakdown voltage). Lateral diffused MOS (LDMOS), on-resistance, breakdown voltage.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 LDMOS(lateral diffused MOS) 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a lateral diffused MOS (LDMOS) and a method of manufacturing the same, which can increase a breakdown voltage while lowering on resistance.
전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 된다. 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.As the power semiconductor device, a device capable of operating at a high voltage close to the theoretical breakdown voltage of the semiconductor is preferable. Accordingly, when the external system using the high voltage is controlled by the integrated circuit, the integrated circuit needs a semiconductor element for high voltage control therein. Such a high voltage semiconductor device requires a structure having a high breakdown voltage.
즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 인가되는 고전압보다 커야 한다. That is, in the drain or source of a transistor to which a high voltage is directly applied, the punch through voltage between the drain and the source and the semiconductor substrate and the breakdown voltage between the drain and the source and the well or the substrate are higher than the applied high voltage. It must be large.
LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.Lateral diffused MOS (LDMOS) is a representative high voltage MOS among the high voltage semiconductor devices. The LDMOS can secure a high breakdown voltage by placing a drain horizontally and placing a drift region between the channel and the drain in order to flow the current horizontally.
LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.For high voltage semiconductor devices such as LDMOS, research is being conducted to increase the breakdown voltage and to lower the on resistance (eg, specific on-resistance) between the source and the drain.
본 발명이 이루고자 하는 기술적 과제는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device capable of increasing a breakdown voltage while lowering an on resistance and a method of manufacturing the same.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 제1 도전형 에피층 내에 형성되는 제2 도전형 고전압 웰, 상기 제2 도전형 고전압 웰의 일 측면의 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 제2 도전형 드레인 확장 영역, 상기 제2 도전형 드레인 확장 영역의 일측 면과 접하도록 상기 에피층 표면에 형성되는 제1 도전형 바디, 및 상기 제2 도전형 드레인 확장 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 형성되는 제2 도전형 웰을 포함한다.The semiconductor device according to the embodiment of the present invention for achieving the above object is to contact the second conductive high voltage well formed in the first conductive epitaxial layer, a part of one side of the second conductive high voltage well A second conductivity type drain extension region formed in the first conductivity type epi layer, a first conductivity type body formed on the surface of the epi layer so as to be in contact with one side of the second conductivity type drain extension region, and the second conductivity type And a second conductivity type well formed in the second conductivity type high voltage well to be spaced apart from the drain extension region.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 에피층 내에 제2 도전형 고전압 웰을 형성하는 단계, 상기 제2 도전형 고전압 웰의 일 측면과 접하도록 상기 제1 도전형 에피층 내에 수직 적층되도록 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역을 형성하는 단계, 상기 제2 도전형 드레인 확장 영역의 일측 면과 접하도록 상기 에피층 표면에 제1 도전형 바디를 형성하는 단계, 및 상기 제2 도전형 드레인 확장 영역과 이격되도록 상기 제2 도전형 고전압 웰 내에 제2 도전형 웰을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including forming a second conductive high voltage well in a first conductive epitaxial layer, and a side surface of the second conductive high voltage well. Forming a first conductivity type drain extension region and a second conductivity type drain extension region to be vertically stacked in the first conductivity type epitaxial layer to be in contact with the first conductive type epitaxial layer, and contacting the epitaxial contact with one side of the second conductivity type drain extension region. Forming a first conductivity type body on the surface of the layer, and forming a second conductivity type well in the second conductivity type high voltage well to be spaced apart from the second conductivity type drain extension region.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 제1 도전형 드레인 확장 영역 및 제2 도전형 드레인 확장 영역 형성하기 위한 마스크 공정을 추가적으로 수행하고, 제2 도전형 웰을 제2 도전형 고전압 웰에 형성함으로써 LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있는 효과가 있다.A semiconductor device and a method of fabricating the same according to an embodiment of the present invention further perform a mask process for forming a first conductive drain extension region and a second conductive drain extension region, and the second conductive well is a second conductive high voltage. Formation in the well has the effect of increasing the breakdown voltage while lowering the on-resistance of the LDMOS.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the accompanying drawings and the description of the embodiments. The present invention will be described in detail as follows.
도 1은 본 발명의 일 실시 예에 따른 LDMOS(100)의 단면도를 나타내며, 도 2는 본 발명의 다른 실시 예에 따른 LDMOS(200)의 단면도를 나타낸다.1 illustrates a cross-sectional view of an
도 1을 참조하면, 상기 LDMOS(100)는 제1 도전형 에피층(epitaxial layer,110), 제2 도전형 매몰층(N-Buried Layer, NBL; 115), 제2 도전형 고전압 웰(HV NWell, 120), 제2 도전형 드레인 확장 영역(Drain extention region, N-Drain Extebtion; 125), 제1 도전형 드레인 확장 영역(P-Drain Extention; 130), 제1 도전형 바디(P-BODY, 135), 필드 산화막(Field Oxide, 140), 제2 도전형 웰(145), 게이트(150), 제2 도전형 소스(155)와 드레인(160), 및 제1 도전형 불순물 영역(165)을 포함한다. 여기서 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.Referring to FIG. 1, the LDMOS 100 includes a first conductive
상기 제1 도전형 에피층(110)은 반도체 기판(미도시) 상에 성장되며, 상기 제2 도전형 매몰층(115)은 상기 제1 도전형 에피층(110) 내에 형성된다.The first conductive
상기 제2 도전형 고전압 웰(120)은 상기 제2 도전형 매몰층(115)의 상부 표면 일 영역 상의 에피층(110) 내에 형성된다. 예컨대, 상기 제2 도전형 매몰층(115)의 상부 표면의 일부 영역은 상기 제2 도전형 고전압 웰(120)의 하부 표면 일부 영역과 접할 수 있다.The second conductive
상기 제2 도전형 드레인 확장 영역(125)과 상기 제1 도전형 드레인 확장 영역(130)은 상기 제2 도전형 매몰층(115)의 상부 표면의 다른 일부 영역 상의 에피층(110) 내에 순차적으로 수직 적층된 형태를 갖도록 형성된다.The second conductivity type
예컨대, 상기 제1 도전형 드레인 확장 영역(130)의 하부 표면은 상기 제2 도전형 매몰층(115)의 상부 표면의 다른 영역과 접하고, 상기 제1 도전형 드레인 확장 영역(130)의 일 측면은 상기 제2 도전형 고전압 웰(120)의 일 측면의 일부와 접할 수 있다. 또한 상기 제2 도전형 드레인 확장 영역(125)의 하부 표면은 상기 제1 도전형 드레인 확장 영역(130)의 상부 표면과 접하고, 상기 제2 도전형 드레인 확장 영역(125)의 일 측면은 상기 제2 도전형 고전압 웰(120)의 일 측면의 다른 일부와 접할 수 있다.For example, a lower surface of the first conductivity type
상기 제1 도전형 바디(135)는 상기 에피층(110)의 일부 표면에 형성되며, 상기 제1 도전형 바디(135)의 일 측면은 상기 제2 도전형 드레인 확장 영역(125)의 다른 일 측면과 접촉한다. 이때 상기 제1 도전형 바디(135)의 하부 표면은 상기 제1 도전형 드레인 확장 영역(130)과도 일부 접촉할 수 있다.The first
도 1에는 상기 제1 도전형 바디(135)의 하부 표면이 상기 제1 도전형 드레인 확장 영역(130)의 모서리 부분과 접촉하는 형태를 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 예컨대, 상기 제1 도전형 드레인 확장 영역(130)의 상부 표면의 일부가 상기 제1 도전형 바디(135)의 하부 면과 접촉하도록 상기 제1 도전형 드레인 확장 영역(130)이 상기 제1 도전형 바디(135)의 하부 에피층(110)까지 확장하여 형성될 수 있다. In FIG. 1, the bottom surface of the first
상기 필드 산화막(140)은 상기 제1 도전형 바디(135)와 이격되고, 상기 제2 도전형 드레인 확장 영역(125)과 상기 제2 도전형 고전압 웰(120)에 걸치도록 상기 제2 도전형 드레인 확장 영역(125)과 상기 제2 도전형 고전압 웰(120)의 경계선 부근의 에피층(110) 표면에 형성된다. 또한 상기 필드 산화막(140)은 상기 제2 도전형 고전압 웰(120)의 일부 영역을 노출시키도록 상기 제2 도전형 고전압 웰(120) 상에 형성된다.The
상기 제2 도전형 웰(145)은 상기 제1 도전형 매몰층(115) 및 상기 제2 도전형 드레인 확장 영역(125) 각각과 이격되도록 상기 제2 도전형 고전압 웰(120) 내에 형성된다. 예컨대, 상기 제2 도전형 웰(145)은 상기 필드 산화막(140)에 의하여 노출된 제2 도전형 고전압 웰(120)의 일부 영역 표면에 형성될 수 있다.The second
상기 게이트(150)는 상기 제2 도전형 드레인 확장 영역(125)과 상기 제2 도전형 고전압 웰(120)의 경계선 부근의 에피층(110) 표면 상에 형성된 필드 산화막(140)의 일측 영역, 및 상기 일측 영역에 인접한 제2 도전형 드레인 확장 영역(125)과 제1 도전형 바디(135) 상에 걸쳐 형성된다.The
상기 소스(155)는 상기 제1 도전형 바디(135)의 일 영역에 형성되고, 상기 드레인(160)은 상기 제2 도전형 웰(145) 내에 형성된다. 상기 제1 도전형 불순물 영역(165)은 상기 제1 도전형 바디(135)의 다른 일 영역에 상기 소스(155)와 접하도록 형성된다.The
제2 도전형 불순물의 농도는 제2 도전형 고전압 웰(120), 제2 도전형 드레인 확장 영역(125), 제2 도전형 웰(145), 및 제2 도전형 소스(155) 및 드레인(160) 순으로 높다.The concentration of the second conductivity type impurities may include the second conductivity type high voltage well 120, the second conductivity type
즉 상기 제2 도전형 웰(145)의 불순물 농도는 제2 도전형 드레인 확장 영역(125)의 불순물 농도보다 크고, 상기 소스(155) 및 드레인(160)의 불순물 농도보다 작다. That is, the impurity concentration of the second
이러한 불순물 농도 분포 및 상기 제2 도전형 고전압 웰(120) 내에 형성되는 제2 도전형 웰(145)의 구조에 기인하여, LDMOS의 안전 동작 영역(safe operating area)이 증가한다. 이는 제2 도전형 웰(145)에 의하여 LDMOS의 드레인의 제2 도전형 불순물 농도 분포가 완만하게 형성되기 때문이다.Due to the impurity concentration distribution and the structure of the second
도 1에 도시된 본 발명의 실시 예에 따른 LDMOS(100)는 상기 제2 도전형 드 레인 확장 영역(125)에 의하여 온 저항이 감소되는 효과가 나타난다. The LDMOS 100 according to the embodiment of the present invention shown in FIG. 1 has an effect of reducing on resistance by the second conductive
또한 역바이어스(Reverse Bias)시 제1 도전형 바디(135)와 상기 제2 도전형 매몰층 사이에 전계가 덜 밀집되고, 역바이어스에 의하여 발생하는 공핍 영역(depletion region)이 증가함으로써 브레이크 다운 전압이 증가되는 효과가 나타난다. 여기서 역바이어스라 함은 상기 제1 도전형 드레인 확장 영역(130)에 의하여 드레인(160)에 양의 전압을 소스(155)에 그라운드 전압을 인가하는 것을 말한다.In addition, when the reverse bias is applied, the electric field becomes less dense between the first
또한 상기 제2 도전형 매몰층(115)의 상부 표면의 일부 영역과 상기 제2 도전형 고전압 웰(120)의 하부 표면 일부 영역과 접하며 상기 제2 도전형 고전압 웰(120)이 상기 제2 도전형 웰(145)을 감싸도록 형성함으로써, 상기 역바이어스시 공핍 영역이 충분히 확장될 수 있다.In addition, a portion of the upper surface of the second conductive buried
도 3은 도 1에 도시된 LDMOS(100)의 브레이크 다운 전압(BVdss)과 온 저항(Rsp) 사이의 특성을 나타낸다. 도 3을 참조하면, 일반적인 LDMOS(Conventional structure)에 비하여 도 1에 도시된 LDMOS(100, Proposed Structure)의 온 저항(Rsp; 예컨대, specific on-resistance)은 작다. 또한 도 1에 도시된 LDMOS의 브레이크 다운 전압(BVdss)은 약 75V까지 증가될 수 있다.3 illustrates a characteristic between the breakdown voltage BVdss and the on resistance Rsp of the
도 2에 도시된 본 발명의 다른 실시 예에 따른 LDMOS(200)는 도 1에 도시된 도 1에 도시된 LDMOS(100)의 구조에서 제2 도전형 드레인 확장 영역(125) 하부에 형성되는 제1 도전형 드레인 확장 영역(130)이 생략된 구조를 갖는다. 그 이외의 나머지 부분들은 도 1에 설명한 바와 동일한바, 설명의 중복을 피하기 위하여 나머지 부분들에 대한 설명을 생략한다.The LDMOS 200 according to another embodiment of the present invention illustrated in FIG. 2 is formed under the second conductive
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an LDMOS according to an exemplary embodiment of the present invention.
먼저 도 4a에 도시된 바와 같이, 기판(미도시) 상에 제1 도전형(예컨대, P형) 에피층(410)을 성장시킨다. 예컨대, 상기 에피층(410) 내에 제2 도전형(예컨대, N형) 불순물을 주입하여 제2 도전형 매몰층(buried layer, 415)을 형성할 수 있다. First, as shown in FIG. 4A, a first conductive type (eg, P-type)
그리고 상기 에피층(410) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 상기 에피층(410)의 일 영역을 노출하는 제1 포토레지스트 패턴(417) 형성한다. 상기 제1 포토레지스트 패턴(417)을 마스크로 이용하여 상기 에피층(410) 내에 제2 도전형 제1 불순물(418)을 주입한다. 상기 제2 도전형 제1 불순물(418)은 상기 제2 도전형 매몰층(415)의 일 영역 상부의 에피층(410) 내에 주입될 수 있다.A
다음으로 도 4b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(417)을 애싱(ashing) 또는 스트립(strip) 공정을 통하여 제거하고, 상기 에피층(410)의 다른 일 영역을 노출하는 제2 포토레지스트 패턴(419)을 형성한다. 이때 상기 제2 포토레지스트 패턴(419)에 의하여 노출되는 에피층(410)의 영역은 상기 제1 포토레지스트 패턴(417)에 의해 노출되는 에피층(410)의 영역과 오버랩(overlap)되지 않는다.Next, as shown in FIG. 4B, the
그리고 상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 상기 에피층(410) 내에 제1 도전형 제2 불순물(420)을 주입한다. 이때 상기 제1 도전형 제2 불순물(420)은 붕소(Boron)일 수 있으며, 상기 제2 도전형 매몰층(415)의 다른 일 영역 상부의 에피층(410) 내에 주입될 수 있다. 예컨대, 주입된 제1 불순물(418)과 제2 불순물(420)은 에피층(410)을 기준으로 서로 수평적으로 이격하여 상기 제2 도전형 매몰층(415) 상부의 에피층(410) 내에 주입될 수 있다. The first conductive type
이어서 상기 제2 포토레지스트 패턴(419)을 마스크로 이용하여 제2 도전형 제3 불순물(421)을 상기 제2 불순물(420)이 주입된 영역 위의 에피층(410)에 주입한다. 예컨대, 상기 제3 불순물(421)은 N형 불순물(ex : Phosphorus, Antimony, Arsenic)일 수 있다. Subsequently, a second conductivity type
예컨대, 상기 제3 불순물(421)을 상기 제2 불순물(420)보다 얕게 주입함으로써 상기 제3 불순물(421)은 상기 제2 불순물(420)과 상기 에피층(410)을 기준으로 수직적으로 이격하도록 주입되고, 상기 제1 불순물(418)과 상기 에피층(410)을 기준으로 서로 수평적으로 이격하도록 에피층(410) 내에 주입될 수 있다. 상술한 바와 달리, 상기 제3 불순물(421)을 먼저 주입한 후 상기 제2 불순물(420)을 주입된 제3 불순물(421)보다 더 깊게 주입할 수도 있다.For example, the
다음으로 도 4c에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(419)을 애싱 또는 스트리핑 공정을 통하여 제거한다. 이어서 어닐링(annealing) 공정을 수행하여 상기 제1 불순물(418) 내지 제3 불순물(421)을 상기 에피층(410) 내에서 확산시켜, 서로 인접하는 제2 도전형 고전압 웰(422), 제1 도전형 드레인 확장 영역(423), 및 제2 도전형 드레인 확장 영역(424)을 형성한다.Next, as shown in FIG. 4C, the
이때 상기 제2 도전형 고전압 웰(422)은 상기 에피층(410)의 표면부터 상기 제2 도전형 매몰층(415)의 일 영역까지 확산될 수 있다. 또한 상기 제2 도전형 매몰층(415)의 다른 일 영역 상부에는 상기 제1 도전형 드레인 확장 영역(423)이 형성되고, 상기 제1 도전형 드레인 확장 영역(423) 상부에는 상기 제2 도전형 드레인 확장 영역(424)이 형성된다.In this case, the second conductivity type high voltage well 422 may be diffused from the surface of the
예컨대, 상기 제2 도전형 매몰층(415)의 상부 표면의 일부 영역이 상기 제2 도전형 고전압 웰(422)의 하부 표면 일부 영역과 접하도록 상기 제2 도전형 고전압 웰(422)은 확산될 수 있다. 또한 상기 제1 도전형 드레인 확장 영역(423)의 하부 표면은 상기 제2 도전형 매몰층(415)의 상부 표면의 다른 영역과 접하고, 상기 제1 도전형 드레인 확장 영역(423)의 일 측면은 상기 제2 도전형 고전압 웰(422)의 일 측면의 일부와 접하도록 상기 제1 도전형 드레인 확장 영역(423)은 확장될 수 있다. 또한 상기 제2 도전형 드레인 확장 영역(424)의 하부 표면은 상기 제1 도전형 드레인 확장 영역(423)의 상부 표면과 접하도록 제2 도전형 드레인 확장 영역(424)은 확장될 수 있고, 상기 제2 도전형 드레인 확장 영역(424)의 일 측면은 상기 제2 도전형 고전압 웰(422)의 일 측면의 다른 일부와 접하도록 상기 제2 도전형 드레인 확장 영역(424)은 확장될 수 있다.For example, the second conductive high voltage well 422 may be diffused such that a portion of the upper surface of the second conductive buried
다음으로 도 4d에 도시된 바와 같이, 제1 도전형 드레인 확장 영역(423) 및 상기 제2 도전형 드레인 확장 영역(424)이 형성된 에피층(410)에 제1 도전형 불순물을 주입하여 제1 도전형 바디(예컨대, P-BODY, 430)를 형성한다. 예컨대, 보론(B) 이온을 일정한 도즈량으로 상기 에피층(410) 내에 선택적으로 주입하여 상기 에피층(410) 내에 상기 제1 도전형 바디(430)를 형성할 수 있다. 상기 제1 도전형 바디(430)는 상기 제2 도전형 드레인 확장 영역(424)의 다른 일 측면과 접촉하는 면을 가진다. 또한 상기 제1 도전형 바디(430)의 하부 표면은 상기 제1 도전형 드 레인 확장 영역(423)의 모서리 부분과도 접촉할 수 있다.Next, as illustrated in FIG. 4D, a first conductivity type impurity is implanted into the
이어서 상기 에피층(410) 표면에 필드 산화막(435)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 산화막(435)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다.Subsequently, a
예컨대, 상기 필드 산화막(435)은 상기 제1 도전형 바디(430)와 이격되고, 상기 제2 도전형 드레인 확장 영역(424)과 상기 제2 도전형 고전압 웰(422)에 걸치도록 상기 제2 도전형 드레인 확장 영역(424)과 상기 제2 도전형 고전압 웰(422)의 경계선 부근의 에피층(410) 표면에 형성된다. 또한 상기 필드 산화막(435)은 상기 제2 도전형 고전압 웰(422)의 일부 영역을 노출시키도록 상기 제2 도전형 고전압 웰(422) 상에 형성될 수 있다.For example, the
다음으로 상기 제2 도전형 매몰층(415) 및 상기 제2 도전형 드레인 확장 영역(424) 각각과 이격되도록 상기 제2 도전형 고전압 웰(422) 내에 제2 도전형 웰(440)을 형성한다. 예컨대, 상기 필드 산화막(435)에 의하여 노출된 고전압 웰(422)의 일부 영역에 선택적으로 제2 도전형 불순물을 주입하여 상기 노출된 제2 도전형 고전압 웰(422)의 일부 영역 표면에 상기 제2 도전형 웰(440)을 형성할 수 있다.Next, a second
다음으로 상기 제2 도전형 드레인 확장 영역(424)과 상기 제2 도전형 고전압 웰(422)의 경계선 부근의 에피층(410) 표면 상에 형성된 필드 산화막(435)의 일측 영역, 및 상기 일측 영역에 인접한 제2 도전형 드레인 확장 영역(424)과 제1 도전형 바디(430) 상에 걸치는 게이트(445)를 형성한다.Next, one side region and one side region of the
다음으로 상기 제1 도전형 바디(430) 및 상기 제2 도전형 웰(440) 내에 제2 도전형 불순물을 주입하여 소스(450) 및 /드레인(455)을 형성한다. 그리고 상기 제1 도전형 바디(430)에 제1 도전형 불순물을 주입하여 바디 컨택(P+)을 형성한다.Next, a second conductivity type impurity is implanted into the first
상기 소스(450)를 상기 제1 도전형 바디(430)의 일 영역에 형성하고, 상기 드레인(455)을 상기 제2 도전형 웰(440) 내에 형성한다. 그리고 상기 제1 도전형 바디(430)의 다른 일 영역에 제1 도전형 불순물을 주입하여 상기 소스(450)와 접하도록 제1 도전형 불순물 영역(460)을 형성한다.The
상술한 바와 같이 본원 발명은 제1 도전형 드레인 확장 영역(423) 및 제2 도전형 드레인 확장 영역(424) 형성을 위한 마스크를 형성하는 공정을 추가적으로 수행하고, 제2 도전형 웰(440)을 제2 도전형 고전압 웰(422)에 형성함으로써 LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있다.As described above, the present invention further performs a process of forming a mask for forming the first conductivity type
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타낸다.1 is a cross-sectional view of an LDMOS according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시 예에 따른 LDMOS의 단면도를 나타낸다.2 is a sectional view of an LDMOS according to another embodiment of the present invention.
도 3은 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다.FIG. 3 shows the characteristics between the breakdown voltage and the on resistance of the LDMOS shown in FIG. 1.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing an LDMOS according to an exemplary embodiment of the present invention.
Claims (16)
Priority Applications (1)
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---|---|---|---|
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---|---|---|---|---|
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