KR20110078928A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
KR20110078928A
KR20110078928A KR1020090135851A KR20090135851A KR20110078928A KR 20110078928 A KR20110078928 A KR 20110078928A KR 1020090135851 A KR1020090135851 A KR 1020090135851A KR 20090135851 A KR20090135851 A KR 20090135851A KR 20110078928 A KR20110078928 A KR 20110078928A
Authority
KR
South Korea
Prior art keywords
conductivity type
conductive
high voltage
well
extension region
Prior art date
Application number
KR1020090135851A
Other languages
Korean (ko)
Inventor
고철주
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090135851A priority Critical patent/KR20110078928A/en
Publication of KR20110078928A publication Critical patent/KR20110078928A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce an on-resistance of an LDMOS by adding a mask for a first conductive well of a high voltage and a second conductive drain extension region. CONSTITUTION: A second conductive well of a high voltage is formed on a first conductive epitaxial layer. A first conductive well(125) of a high voltage is formed on the first conductive epitaxial layer to contact with one side of the second conductive well of the high voltage. A second conductive drain extension region is formed on the first conductive epitaxial layer to contact with other sides of the second conductive well of a high voltage. A first conductive body(135) is formed in the first conductive epitaxial layer to contact with the upper surface of the first conductive well of the high voltage and the second conductive drain extension region. A gate(150) is formed on one side of the first field oxide layer, the second conductive drain extension region, and the part of the first conductive body.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 브레이크 다운 전압을 높일 수 있는 LDMOS 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an LDMOS capable of increasing a breakdown voltage and a method of manufacturing the same.

전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 되고, 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.As the power semiconductor device, a device capable of operating at a high voltage close to the theoretical breakdown voltage of the semiconductor is preferable. Accordingly, when an external system using high voltage is controlled by an integrated circuit, the integrated circuit needs a semiconductor device for high voltage control therein, and the high voltage semiconductor device has a high breakdown voltage. Need structure.

즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 인가되는 고전압보다 커야 한다. That is, in the drain or source of a transistor to which a high voltage is directly applied, the punch through voltage between the drain and the source and the semiconductor substrate and the breakdown voltage between the drain and the source and the well or the substrate are higher than the applied high voltage. It must be large.

LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.Lateral diffused MOS (LDMOS) is a representative high voltage MOS among the high voltage semiconductor devices. The LDMOS can secure a high breakdown voltage by placing a drain horizontally and placing a drift region between the channel and the drain in order to flow the current horizontally.

LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(Rsp, 예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.For high voltage semiconductor devices such as LDMOS, research is being conducted to increase the breakdown voltage and to lower the on resistance (Rsp, for example, specific on-resistance) between the source and the drain.

본 발명이 이루고자 하는 기술적 과제는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device capable of increasing a breakdown voltage while lowering an on resistance and a method of manufacturing the same.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 제1 도전형 에피층 내에 형성되는 고전압 제2 도전형 웰, 상기 고전압 제2 도전형 웰의 일 측면의 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 고전압 제1 도전형 웰, 상기 고전압 제2 도전형 웰의 일 측면의 다른 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 제2 도전형 드레인 확장 영역, 상기 제2 도전형 드레인 확장 영역 및 고전압 제1 도전형 웰의 상부 표면과 접하도록 제1 도전형 에피층 내에 형성되는 제1 도전형 바디(body), 상기 제2 도전형 드레인 확장 영역과 상기 고전압 제2 도전형 웰의 경계선 부근에 걸쳐 형성되는 제1 필드 산화막, 및 상기 제1 필드 산화막의 일 측 영역, 상기 제2 도전형 드레인 확장 영역, 및 상기 제1 도전형 바디의 일부 표면 상에 걸쳐 형성되는 게이트를 포함한다.The semiconductor device according to the embodiment of the present invention for achieving the above object is to contact a portion of one side of the high voltage second conductive well, the high voltage second conductive well formed in the first conductive epi layer A high voltage first conductivity type well formed in a first conductivity type epi layer, a second conductivity type drain extension region formed in the first conductivity type epi layer to be in contact with another portion of one side of the high voltage second conductivity type well, A first conductive body formed in the first conductive epitaxial layer so as to contact the second conductive drain extended region and the upper surface of the high voltage first conductive well, the second conductive drain extended region and the high voltage A first field oxide film formed over a boundary line of a second conductivity type well, and on one side region of the first field oxide film, the second conductivity type drain extension region, and a part surface of the first conductivity type body And a gate formed over.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 에피층 내에 제2 도전형 매몰층을 형성하는 단계, 상기 제2 도전형 매몰층 상부의 제1 도전형 에피층 내에 고전압 제2 도전형 웰, 고전압 제1 도전형 웰, 및 제2 도전형 드레인 확장 영역을 형성하는 단계, 상기 제2 도전형 드레인 확장 영역과 상기 고전압 제1 도전형 웰과 접하는 제1 도전형 바디(body)를 형성하는 단계, 상기 제1 도전형 바디와 이격되도록 상기 제2 도전형 드레인 확장 영역의 일부 표면 및 상기 고전압 제2 도전형 웰 표면에 필드 절연막을 형성하는 단계, 및 상기 필드 절연막의 일부, 상기 제2 도전형 드레인 확장 영역, 및 상기 제1 도전형 바디의 일부 영역 상에 게이트를 형성하는 단계를 포함하며, 상기 고전압 제2 도전형 웰은 상기 제2 도전형 매몰층의 일 영역의 상부에 형성되고, 상기 제2 고전압 제1 도전형 웰은 상기 제2 도전형 매몰층의 다른 일 영역 상부에 형성되고, 상기 제2 도전형 드레인 확장 영역은 상기 고전압 제1 도전형 웰 상부에 형성되는 것을 특징으로 한다.According to an aspect of the present disclosure, there is provided a method of manufacturing a semiconductor device, the method including forming a second conductive buried layer in a first conductive epitaxial layer, and forming a first conductive buried layer on the second conductive buried layer. Forming a high voltage second conductivity type well, a high voltage first conductivity type well, and a second conductivity type drain extension region in the conductive epitaxial layer, and contacting the second conductivity type drain extension region and the high voltage first conductivity type well. Forming a first conductive body; forming a field insulating film on a portion of the surface of the second conductive drain extension region and a surface of the high voltage second conductive well so as to be spaced apart from the first conductive body; And forming a gate on a portion of the field insulating layer, the second conductive drain extension region, and a partial region of the first conductive type body, wherein the high voltage second conductive well is formed in the second insulating well. The second high voltage first conductivity type well is formed over the other area of the second conductivity type investment layer, and the second conductivity type drain extension region is formed in the high voltage agent. It is characterized in that it is formed on the top of the first conductivity type well.

본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있는 효과가 있다.The semiconductor device and the method of manufacturing the same according to the embodiment of the present invention have the effect of increasing the breakdown voltage while lowering the on resistance.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타낸다. 도 1을 참조하면, LDMOS는 제1 도전형 에피층(epitaxial layer,110), 제2 도전형 매몰층(N-buried layer, 115), 고전압 제2 도전형 웰(HV NWELL, 120), 고전압 제1 도전형 웰(HV-PWELL, 125), 제2 도전형의 드레인 확장 영역(N-drain extention region, 130), 제1 도전형 바디(BODY, 135), 필드 절연막(140), 제2 도전형 웰(NWELL, 145), 게이트(150), 소스(162) 및 드레인(164)을 포함한다.1 is a cross-sectional view of an LDMOS according to an embodiment of the present invention. Referring to FIG. 1, the LDMOS includes a first conductivity type epitaxial layer 110, a second conductivity type buried layer 115, a high voltage second conductivity type well HV NWELL 120, and a high voltage. The first conductivity type well HV-PWELL 125, the second conductivity type drain extension region 130, the first conductivity type body BODY 135, the field insulating layer 140, and the second conductivity type well HB-PWELL 125 A conductive well NWELL 145, a gate 150, a source 162 and a drain 164.

제1 도전형 에피층(110)은 반도체 기판(미도시) 상에 에피택셜법에 의하여 성장되며, 상기 제1 도전형 매몰층(115)은 성장된 제1 도전형 에피층(110) 내부에 형성된다.The first conductive epitaxial layer 110 is grown on the semiconductor substrate (not shown) by epitaxial method, and the first conductive buried layer 115 is grown inside the first conductive epitaxial layer 110. Is formed.

고전압 제2 도전형 웰(120)은 제1 도전형 매몰층(115)의 일 영역 상부의 에피층(110) 내에 형성된다. 예컨대, 고전압 제2 도전형 웰(120)은 하부 면이 제1 도전형 매몰층(115)의 일 영역 상부 표면과 접촉하도록 제1 도전형 에피층(110) 표면으로부터 내부로 확장될 수 있다. 즉 제1 도전형 매몰층(115)의 상부 표면의 일부 영역은 고전압 제2 도전형 웰(120)의 하부 표면 일부 영역과 접할 수 있다.The high voltage second conductivity type well 120 is formed in the epi layer 110 over an area of the first conductivity type buried layer 115. For example, the high voltage second conductive well 120 may extend from the surface of the first conductive epitaxial layer 110 so that the lower surface contacts the upper surface of the region of the first conductive buried layer 115. That is, a portion of the upper surface of the first conductive buried layer 115 may contact a portion of the lower surface of the high voltage second conductive well 120.

고전압 제1 도전형 웰(125)과 제2 도전형 드레인 확장 영역(130)은 상기 매몰층(115)의 상부 표면의 다른 영역 상의 에피층(110) 내에 순차적으로 수직 적층된 형태를 가지며, 고전압 제1 도전형 웰(125)과 제2 도전형의 드레인 확장 영역(130) 각각의 일 측면은 고전압 제2 도전형 웰(120)의 일 측면과 접하도록 형성된다.The high voltage first conductivity type well 125 and the second conductivity type drain extension region 130 may be vertically stacked in the epi layer 110 on another area of the upper surface of the buried layer 115. One side of each of the first conductivity type well 125 and the drain extension region 130 of the second conductivity type is formed to contact one side of the high voltage second conductivity type well 120.

예컨대, 고전압 제1 도전형 웰(125)의 하부면은 제1 도전형 매몰층(115)의 상부 표면의 다른 영역과 접하고, 고전압 제1 도전형 웰(125)의 일 측면은 고전압 제2 도전형 웰(120)의 일 측면의 일 영역에 접한다.For example, the bottom surface of the high voltage first conductivity type well 125 is in contact with another region of the top surface of the first conductivity type buried layer 115, and one side of the high voltage first conductivity type well 125 is a high voltage second conductivity type. A region of one side of the mold well 120 is in contact with the region.

또한 제2 도전형 드레인 확장 영역(130)의 하부면은 고전압 제1 도전형 웰(125)의 상부 표면과 접하고, 제2 도전형 드레인 확장 영역(130)의 일 측면은 고전압 제2 도전형 웰(120)의 일 측면의 다른 영역에 접한다.In addition, a lower surface of the second conductive drain extension region 130 is in contact with an upper surface of the high voltage first conductive well 125, and one side of the second conductive drain extension region 130 is a high voltage second conductive well. Abuts another area of one side of 120.

제1 도전형 바디(135)는 제2 도전형 드레인 확장 영역(130)의 다른 일 측면 및 고전압 제1 도전형 웰(125)의 상부 표면과 접하도록 제1 도전형 에피층(110) 일부 표면에 형성된다.The first conductive body 135 may have a surface of a portion of the first conductive epitaxial layer 110 to contact the other side of the second conductive drain extended region 130 and the upper surface of the high voltage first conductive well 125. Is formed.

필드 절연막(140)은 제1 필드 산화막(142)과 제2 필드 산화막(144)를 포함한다. 제1 필드 산화막(142)은 제1 도전형 바디(135)와 이격되고, 제2 도전형 드레인 확장 영역(130)과 고전압 제2 도전형 웰(120)에 걸치도록 제2 도전형 드레인 확장 영역(130)과 고전압 제2 도전형 웰(120)의 경계선 부근의 제1 도전형 에피층(110) 표면에 형성된다. 제2 필드 산화막(144)은 고전압 제2 도전형 웰(120)의 일부 영역을 노출하도록 제1 필드 산화막(142)과 이격되어 고전압 제2 도전형 웰(120)의 일부 표면에 형성된다.The field insulating layer 140 includes a first field oxide layer 142 and a second field oxide layer 144. The first field oxide layer 142 is spaced apart from the first conductive body 135, and the second conductive drain extension region 130 extends over the second conductive drain extension region 130 and the high voltage second conductive well 120. The first conductive epitaxial layer 110 is formed on the surface of the first conductive epitaxial layer 110 near the boundary between the 130 and the high voltage second conductive well 120. The second field oxide layer 144 is formed on a portion of the high voltage second conductivity type well 120 to be spaced apart from the first field oxide layer 142 so as to expose a portion of the high voltage second conductivity type well 120.

제2 도전형 웰(145)은 제1 도전형 매몰층(120) 및 제2 도전형 드레인 확장 영역(130) 각각과 이격되도록 고전압 제2 도전형 웰(120) 내에 형성된다. 예컨대, 제2 도전형 웰(145)은 필드 절연막(140)에 의하여 노출된 고전압 제2 도전형 웰(120)의 일부 표면에 형성될 수 있다.The second conductivity type well 145 is formed in the high voltage second conductivity type well 120 to be spaced apart from each of the first conductivity type buried layer 120 and the second conductivity type drain extension region 130. For example, the second conductivity type well 145 may be formed on a portion of the surface of the high voltage second conductivity type well 120 exposed by the field insulating layer 140.

게이트(150)는 제1 필드 산화막(142)의 일 측 영역, 및 제2 도전형 드레인 확장 영역(130)과 제1 도전형 바디(135)의 일부 표면 상에 걸쳐 형성된다. 소스(162)는 제1 도전형 바디(135)의 일 영역 내에 형성되고, 드레인(164)은 제2 도전형 웰(145) 내에 형성된다. The gate 150 is formed on one side of the first field oxide layer 142 and on some surfaces of the second conductivity type drain extension region 130 and the first conductivity type body 135. The source 162 is formed in one region of the first conductive body 135 and the drain 164 is formed in the second conductive well 145.

제2 도전형 불순물의 농도는 제2 도전형 고전압 웰(120), 제2 도전형 드레인 확장 영역(130), 제2 도전형 웰(145), 및 제2 도전형 소스(155) 및 드레인(160) 순 으로 높아진다. 이러한 불순물 농도 분포 및 제2 도전형 고전압 웰(120) 내에 형성되는 제2 도전형 웰(145)의 구조에 기인하여, LDMOS의 안전 동작 영역(safe operating area)이 증가한다. 이는 제2 도전형 웰(145)에 의하여 LDMOS의 드레인 영역의 제2 도전형 불순물 농도 분포가 완만하게 형성되기 때문이다. 또한 제2 도전형 드레인 확장 영역(130)에 의하여 LDMOS의 온 저항이 감소할 수 있다.Concentrations of the second conductivity type impurities may include the second conductivity type high voltage well 120, the second conductivity type drain extension region 130, the second conductivity type well 145, and the second conductivity type source 155 and the drain ( 160) in order. Due to the impurity concentration distribution and the structure of the second conductivity type well 145 formed in the second conductivity type high voltage well 120, the safe operating area of the LDMOS is increased. This is because the second conductivity type impurity concentration distribution in the drain region of the LDMOS is gently formed by the second conductivity type well 145. In addition, the on resistance of the LDMOS may be reduced by the second conductive drain extension region 130.

또한 도 1에 도시된 LDMOS는 드레인 영역에 제2 도전형 드레인 확장 영역(130)과 고전압 제1 도전형 웰(125)이 포함되는 구조를 갖는다. 이러한 구조는 역바이어스(reverse bias)시 제1 도전형 바디(135)와 제2 도전형 매몰층(115) 사이에 전계가 덜 밀집되고, 역바이어스에 의하여 발생하는 공핍 영역(depletion region)이 감소하여 브레이크 다운 전압이 증가된다. In addition, the LDMOS illustrated in FIG. 1 has a structure in which the drain region includes a second conductive drain extension region 130 and a high voltage first conductive well 125. This structure causes less electric field between the first conductive body 135 and the second conductive buried layer 115 during reverse bias, and reduces the depletion region caused by the reverse bias. The breakdown voltage is increased.

예컨대, 드레인(164)에 양의 전압을, 소스(160)에 그라운드 전압을 인가하는 경우 제2 도전형 드레인 확장 영역(130) 정션에 형성되는 공핍층이 필드 절연막(142)의 모서리부분까지 충분히 확장되어 RESURF(Reduced Surface Electric Field)가 되어 높은 브레이크 전압을 얻을 수 있다.For example, when a positive voltage is applied to the drain 164 and a ground voltage is applied to the source 160, the depletion layer formed at the junction of the second conductivity type drain extension region 130 is sufficiently extended to the edge of the field insulating layer 142. It can be extended to become a reduced surface electric field (RESURF) to achieve high brake voltages.

도 3a는 일반적인 LDMOS의 공핍 영역을 나타내고, 도 3b는 도 1에 도시된 LDMOS의 공핍 영역을 나타낸다. 3A shows a depletion region of a general LDMOS, and FIG. 3B shows a depletion region of the LDMOS shown in FIG. 1.

도 3a 및 도 3b를 참조하면, 본 발명의 실시 예에 따른 LDMOS의 공핍 영역(depletion region)이 일반적인 LDMOS의 공핍 영역보다 더 크다. 그러므로 넓은 공핍 영역(depletion region)에 의하여 더 높은 브레이크 다운 전압을 갖는 LDMOS를 구현할 수 있다. 점선 부분 안쪽이 공핍 영역을 나타낸다.3A and 3B, a depletion region of an LDMOS according to an embodiment of the present invention is larger than that of a general LDMOS. Therefore, an LDMOS having a higher breakdown voltage can be realized by a wide depletion region. Inside the dotted line indicates the depletion region.

도 4는 도 1에 도시된 LDMOS의 브레이크 다운 전압(BVdss)과 온 저항(Rsp) 사이의 특성을 나타낸다. 도 4를 참조하면, 일반적인 LDMOS(Conventional structure)에 비하여 본 발명에 따른 LDMOS(proposed Structure)의 온 저항(Rsp)은 작고, 브레이크 다운 전압(BVdss)은 크다.FIG. 4 shows characteristics between the breakdown voltage BVdss and the on resistance Rsp of the LDMOS illustrated in FIG. 1. Referring to FIG. 4, the on-resistance Rsp of the LDMOS according to the present invention is small and the breakdown voltage BVdss is larger than the conventional LDMOS.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 LDMOS 제조 방법을 나타내는 공정 단면도이다.2A to 2D are cross-sectional views illustrating an LDMOS fabrication method according to an exemplary embodiment of the present invention.

먼저 도 2a에 도시된 바와 같이, 반도체 기판(미도시) 상에 제1 도전형(예컨대, P형) 에피층(210)을 성장시킨다. 그리고 제1 도전형 에피층(210) 내에 제2 도전형(예컨대, N형) 불순물 이온을 주입하여 제2 도전형 매몰층(buried layer, 215)을 형성한다.First, as shown in FIG. 2A, a first conductive type (eg, P-type) epitaxial layer 210 is grown on a semiconductor substrate (not shown). In addition, a second conductivity type buried layer 215 is formed by implanting a second conductivity type (eg, N-type) impurity ions into the first conductivity type epitaxial layer 210.

그리고 제1 도전형 에피층(210) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 제1 도전형 에피층(210)의 일 영역을 노출하는 제1 포토레지스트 패턴(220) 형성한다. 제1 포토레지스트 패턴(220)을 마스크로 이용하여 제1 도전형 에피층(210) 내에 제2 도전형 제1 불순물 이온(225)을 주입한다. 제2 도전형 제1 불순물 이온(225)은 제2 도전형 매몰층(215)의 일 영역 상부의 제1 도전형 에피층(210) 내에 주입될 수 있다.The first photoresist pattern 220 exposing a region of the first conductive epitaxial layer 210 is formed by performing a photolithography process on the first conductive epitaxial layer 210. The second conductive type first impurity ion 225 is implanted into the first conductive type epitaxial layer 210 using the first photoresist pattern 220 as a mask. The second conductivity type first impurity ion 225 may be implanted into the first conductivity type epi layer 210 on an upper portion of the second conductivity type buried layer 215.

다음으로 도 2b에 도시된 바와 같이, 제1 포토레지스트 패턴(220)을 애싱(ashing) 또는 스트립(strip) 공정을 통하여 제거한다.Next, as shown in FIG. 2B, the first photoresist pattern 220 is removed through an ashing or strip process.

제1 도전형 에피층(210)의 다른 영역을 노출하는 제2 포토레지스트 패턴(230)을 형성한다. 제2 포토레지스트 패턴(230)을 마스크로 이용하여 에피 층(210) 내에 제1 도전형 제2 불순물 이온(235)을 주입한다. 이때 제1 도전형 제2 불순물 이온(235)은 붕소(Boron)일 수 있으며, 제2 도전형 매몰층(215)의 다른 영역 상의 에피층(210) 내에 주입될 수 있다.A second photoresist pattern 230 is formed to expose another region of the first conductive epitaxial layer 210. The first conductive type second impurity ion 235 is implanted into the epi layer 210 using the second photoresist pattern 230 as a mask. In this case, the first conductivity type second impurity ion 235 may be boron, and may be implanted into the epi layer 210 on another region of the second conductivity type buried layer 215.

예컨대, 제2 도전형 제1 불순물 이온(225)과 제1 도전형 제2 불순물 이온(235)은 제1 도전형 에피층(210)을 기준으로 서로 수평적으로 이격하여 제2 도전형 매몰층(215) 상부의 에피층(210) 내에 주입될 수 있다. For example, the second conductivity type first impurity ion 225 and the first conductivity type second impurity ion 235 are horizontally spaced apart from each other based on the first conductivity type epi layer 210 to form a second conductivity type buried layer. 215 may be injected into the epi layer 210 on the top.

이어서 제2 포토레지스트 패턴(230)을 마스크로 이용하여 제2 도전형 제3 불순물 이온(240)을 제2 불순물 이온(235)이 주입된 영역 상부의 제1 도전형 에피층(210)에 주입한다. 예컨대, 제3 불순물 이온(240)은 N 형 불순물(예컨대, Phosphorus, Antimonu, Arsenic)일 수 있다. 이온 주입 에너지를 달리하여 제3 불순물 이온(240)은 제2 불순물 이온(235)보다 얕게 주입한다. 예컨대, 제2 불순물 이온(235) 주입시 이온 주입 에너지는 제3 불순물 이온(240) 주입시 이온 주입 에너지보다 크다. 이로써 제2 불순물 이온(235)과 제3 불순물 이온(240)은 제1 도전형 에피층(210)을 기준으로 서로 수직적으로 이격하여 제2 도전형 매몰층(215) 상부의 에피층(210) 내에 주입할 수 있다. 도 2b에 도시된 바와 달리, 제3 불순물 이온(240)을 먼저 주입한 후 제2 불순물 이온(235)을 주입할 수도 있다.Subsequently, the second conductive third impurity ion 240 is implanted into the first conductive epitaxial layer 210 on the region where the second impurity ion 235 is implanted using the second photoresist pattern 230 as a mask. do. For example, the third impurity ion 240 may be an N-type impurity (eg, Phosphorus, Antimonu, Arsenic). By varying the ion implantation energy, the third impurity ion 240 is implanted shallower than the second impurity ion 235. For example, the ion implantation energy at the time of implanting the second impurity ion 235 is greater than the ion implantation energy at the time of implanting the third impurity ion 240. As a result, the second impurity ions 235 and the third impurity ions 240 are vertically spaced apart from each other based on the first conductivity type epitaxial layer 210 so as to form an epitaxial layer 210 on the second conductive buried layer 215. Can be injected into. Unlike FIG. 2B, the third impurity ion 240 may be implanted first, followed by the second impurity ion 235.

다음으로 도 2c에 도시된 바와 같이, 제2 포토레지스트 패턴(230)을 애싱 또는 스트리핑 공정을 통하여 제거한다. Next, as shown in FIG. 2C, the second photoresist pattern 230 is removed through an ashing or stripping process.

이어서 어닐링(annealing) 공정을 수행하여 제1 불순물 이온 내지 제3 불순물 이온을 제1 도전형 에피층(210) 내에서 확산시켜, 서로 인접하는 고전압 제2 도 전형 웰(245), 제2 도전형 드레인 확장 영역(250), 및 고전압 제1 도전형 웰(255)을 형성한다.Subsequently, an annealing process is performed to diffuse the first impurity ions to the third impurity ions in the first conductive epitaxial layer 210 so as to adjoin the high voltage second conductive well 245 and the second conductive type adjacent to each other. A drain extension region 250 and a high voltage first conductivity type well 255 are formed.

이때 상기 고전압 제2 도전형 웰(245)은 에피층(210)의 표면부터 매몰층(215)의 일 영역까지 확산될 수 있다. 또한 제2 도전형 매몰층(215)의 다른 일 영역 상부에는 고전압 제1 도전형 웰(255)이 형성되고, 고전압 제1 도전형 웰(255) 상부에는 제2 도전형 드레인 확장 영역(250)이 형성된다.In this case, the high voltage second conductivity type well 245 may diffuse from the surface of the epi layer 210 to one region of the buried layer 215. In addition, a high voltage first conductivity type well 255 is formed on another region of the second conductivity type buried layer 215, and a second conductivity type drain extension region 250 is formed on the high voltage first conductivity type well 255. Is formed.

예컨대, 도 2c에 도시된 바와 같이, 제1 도전형 매몰층(215)의 상부 표면의 일부 영역은 제2 도전형 고전압 웰(245)의 하부 표면 일부 영역과 접한다. 고전압 제1 도전형 웰(255)의 하부면은 제1 도전형 매몰층(215)의 상부 표면의 다른 영역과 접하고, 고전압 제1 도전형 웰(255)의 일 측면은 고전압 제2 도전형 웰(245)의 일 측면의 일 영역에 접한다.For example, as shown in FIG. 2C, a portion of the upper surface of the first conductive buried layer 215 is in contact with a portion of the lower surface of the second conductive high voltage well 245. The lower surface of the high voltage first conductivity type well 255 is in contact with another region of the upper surface of the first conductivity type buried layer 215, and one side of the high voltage first conductivity type well 255 is the high voltage second conductivity type well. It is in contact with an area of one side of 245.

또한 제2 도전형 드레인 확장 영역(250)의 하부면은 고전압 제1 도전형 웰(255)의 상부 표면과 접하고, 제2 도전형 드레인 확장 영역(250)의 일 측면은 고전압 제2 도전형 웰(245)의 일 측면의 다른 영역에 접한다.In addition, a lower surface of the second conductive drain extension region 250 is in contact with an upper surface of the high voltage first conductive well 255, and one side of the second conductive drain extension region 250 is a high voltage second conductive well. Abut another area on one side of 245.

또한 제2 불순물 이온(235)이 붕소(boron)이고, 제3 불순물 이온(240)이 비소(Arsenic)일 경우, 확산 계수가 큰 붕소가 비소보다 확산이 잘되기 때문에 고전압 제1 도전형 웰(255)은 제2 도전형 드레인 확장 영역(250)의 하부면 및 다른 측면을 감싸는 구조가 될 수 있다.In addition, when the second impurity ion 235 is boron and the third impurity ion 240 is arsenic, since the boron having a large diffusion coefficient diffuses better than arsenic, the high-voltage first conductivity type well ( 255 may be a structure surrounding the lower surface and the other side of the second conductivity type drain extension region 250.

다음으로 도 2d에 도시된 바와 같이, 제1 도전형 에피층(210)에 제1 도전형 불순물(예컨대, 보론(B))을 주입하여 제2 도전형 드레인 확장 영역(250)과 고전압 제1 도전형 웰(255)과 접하는 제1 도전형 바디(260)를 형성한다. Next, as illustrated in FIG. 2D, a first conductivity type impurity (eg, boron B) is implanted into the first conductivity type epitaxial layer 210 to form the second conductivity type drain extension region 250 and the high voltage first. A first conductive body 260 is formed in contact with the conductive well 255.

예컨대, 제1 도전형 바디(260)는 제2 도전형 드레인 확장 영역(250)의 다른 일 측면 및 고전압 제1 도전형 웰(255)의 상부 표면과 접하도록 제1 도전형 에피층(210) 일부 표면에 형성된다. For example, the first conductivity type body 260 may contact the other side of the second conductivity type drain extension region 250 and the upper surface of the high voltage first conductivity type well 255. Formed on some surface.

이어서 에피층(210) 표면에 필드 절연막(265)을 형성한다. 예를 들어, 필드 산화물로 이루어진 필드 절연막(265)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다. 필드 절연막(265)은 제1 도전형 바디(260)로부터 일정한 거리 만큼 떨어져서 형성된다. 필드 절연막(265)은 제2 도전형 드레인 확장 영역(250)의 일부 표면 및 고전압 제2 도전형 웰(245) 표면에 형성되며, 고전압 제2 도전형 웰(245)의 일부 영역을 노출하도록 형성된다.Subsequently, a field insulating film 265 is formed on the epi layer 210. For example, the field insulating layer 265 made of field oxide may be formed using a conventional LOCOS technology. The field insulating layer 265 is formed away from the first conductivity type body 260 by a predetermined distance. The field insulating layer 265 is formed on a portion of the second conductive drain extension region 250 and a surface of the high voltage second conductive well 245 and exposes a portion of the high voltage second conductive well 245. do.

다음으로 제1 도전형 매몰층(215) 및 제2 도전형 드레인 확장 영역(250) 각각과 이격되도록 고전압 제2 도전형 웰(245) 내에 제2 도전형 웰(270)을 형성한다. 예컨대, 제2 도전형 웰(270)은 필드 산화막(265)에 의하여 노출된 고전압 제2 도전형 웰(245)의 일부 표면에 형성될 수 있다. 이때 제2 도전형 웰(270)은 필드 절연막(262,264)에 접하여 형성될 수 있다.Next, a second conductive well 270 is formed in the high voltage second conductive well 245 so as to be spaced apart from each of the first conductive buried layer 215 and the second conductive drain extended region 250. For example, the second conductivity type well 270 may be formed on a portion of the surface of the high voltage second conductivity type well 245 exposed by the field oxide layer 265. In this case, the second conductivity type well 270 may be formed in contact with the field insulating layers 262 and 264.

다음으로 상기 필드 절연막(262)의 일부, 및 제2 도전형 드레인 확장 영역(250)과 제1 도전형 바디(260)의 일부 영역 상에 게이트(275)를 형성한다.Next, a gate 275 is formed on a portion of the field insulating layer 262 and a portion of the second conductive drain extension region 250 and the first conductive body 260.

다음으로 제1 도전형 바디(260) 내에 제2 도전형 불순물을 주입하여 소스(282)를 형성함과 동시에 제2 도전형 웰(270) 내에 제2 도전형 불순물을 주입하여 드레인(284)을 형성한다.Next, a source 282 is formed by injecting a second conductivity type impurity into the first conductivity type body 260 and a second conductivity type impurity is injected into the second conductivity type well 270 to form a drain 284. Form.

고전압 제1 도전형 웰(255) 및 제2 도전형 드레인 확장 영역(250)을 위한 마스크를 형성하는 공정을 추가하여, LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있다.By forming a mask for the high voltage first conductivity type well 255 and the second conductivity type drain extension region 250, the breakdown voltage may be increased while lowering the on resistance of the LDMOS.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 본 발명의 일 실시 예에 따른 LDMOS의 단면도를 나타낸다.1 is a cross-sectional view of an LDMOS according to an embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 LDMOS 제조 방법을 나타내는 공정 단면도이다.2A to 2D are cross-sectional views illustrating an LDMOS fabrication method according to an exemplary embodiment of the present invention.

도 3a는 일반적인 LDMOS의 공핍 영역을 나타낸다.3A shows a depletion region of a typical LDMOS.

도 3b는 도 1에 도시된 LDMOS의 공핍 영역을 나타낸다. FIG. 3B shows a depletion region of the LDMOS shown in FIG. 1.

도 4는 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다. FIG. 4 shows the characteristic between the breakdown voltage and the on resistance of the LDMOS shown in FIG. 1.

Claims (6)

제1 도전형 에피층 내에 형성되는 고전압 제2 도전형 웰;A high voltage second conductivity type well formed in the first conductivity type epi layer; 상기 고전압 제2 도전형 웰의 일 측면의 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 고전압 제1 도전형 웰;A high voltage first conductivity type well formed in the first conductivity type epi layer to contact a portion of one side of the high voltage second conductivity type well; 상기 고전압 제2 도전형 웰의 일 측면의 다른 일부와 접하도록 상기 제1 도전형 에피층 내에 형성되는 제2 도전형 드레인 확장 영역;A second conductive drain extension region formed in the first conductive epitaxial layer to be in contact with another portion of one side of the high voltage second conductive well; 상기 제2 도전형 드레인 확장 영역 및 고전압 제1 도전형 웰의 상부 표면과 접하도록 제1 도전형 에피층 내에 형성되는 제1 도전형 바디(body);A first conductivity type body formed in the first conductivity type epi layer to contact the second conductivity type drain extension region and an upper surface of the high voltage first conductivity type well; 상기 제2 도전형 드레인 확장 영역과 상기 고전압 제2 도전형 웰의 경계선 부근에 걸쳐 형성되는 제1 필드 산화막; 및A first field oxide film formed over a boundary line between the second conductive drain extension region and the high voltage second conductive well; And 상기 제1 필드 산화막의 일 측 영역, 상기 제2 도전형 드레인 확장 영역, 및 상기 제1 도전형 바디의 일부 표면 상에 걸쳐 형성되는 게이트를 포함하는 것을 특지으로 하는 반도체 소자.And a gate formed over one side region of the first field oxide film, the second conductive drain extension region, and a part surface of the first conductive body. 제1항에 있어서, 상기 반도체 소자는,The method of claim 1, wherein the semiconductor device, 상기 고전압 제2 도전형 웰 및 상기 고전압 제1 도전형 웰 하부의 제1 도전형 에피층 내에 형성되는 제2 도전형 매몰층;A second conductive buried layer formed in the high voltage second conductive well and the first conductive epi layer under the high voltage first conductive well; 상기 제1 도전형 매몰층 및 상기 제2 도전형 드레인 확장 영역 각각과 이격되도록 상기 고전압 제2 도전형 웰 내에 형성되는 제2 도전형 웰;A second conductive well formed in the high voltage second conductive well so as to be spaced apart from each of the first conductive buried layer and the second conductive drain extended region; 상기 제1 도전형 바디의 일 영역 내에 형성되는 소스; 및A source formed in one region of the first conductivity type body; And 상기 제2 도전형 웰 내에 형성되는 드레인을 더 포함하는 것을 특징으로 하는 반도체 소자. And a drain formed in the second conductivity type well. 제2항에 있어서, The method of claim 2, 제2 도전형 불순물의 농도는 제2 도전형 고전압 웰, 제2 도전형 드레인 확장 영역, 제2 도전형 웰, 및 제2 도전형 소스와 드레인 순으로 높은 것을 특징으로 하는 반도체 소자.The concentration of the second conductivity type impurities is high in the order of the second conductivity type high voltage well, the second conductivity type drain extension region, the second conductivity type well, and the second conductivity type source and drain. 제1 도전형 에피층 내에 제2 도전형 매몰층을 형성하는 단계;Forming a second conductive buried layer in the first conductive epitaxial layer; 상기 제2 도전형 매몰층 상부의 제1 도전형 에피층 내에 고전압 제2 도전형 웰, 고전압 제1 도전형 웰, 및 제2 도전형 드레인 확장 영역을 형성하는 단계;Forming a high voltage second conductivity type well, a high voltage first conductivity type well, and a second conductivity type drain extension region in a first conductivity type epi layer on the second conductivity type buried layer; 상기 제2 도전형 드레인 확장 영역과 상기 고전압 제1 도전형 웰과 접하는 제1 도전형 바디(body)를 형성하는 단계;Forming a first conductivity type body in contact with the second conductivity type drain extension region and the high voltage first conductivity type well; 상기 제1 도전형 바디와 이격되도록 상기 제2 도전형 드레인 확장 영역의 일부 표면 및 상기 고전압 제2 도전형 웰 표면에 필드 절연막을 형성하는 단계; 및Forming a field insulating film on a portion of the surface of the second conductive drain extension region and the surface of the high voltage second conductivity type well so as to be spaced apart from the first conductivity type body; And 상기 필드 절연막의 일부, 상기 제2 도전형 드레인 확장 영역, 및 상기 제1 도전형 바디의 일부 영역 상에 게이트를 형성하는 단계를 포함하며,Forming a gate on a portion of the field insulating film, the second conductive drain extension region, and a partial region of the first conductive type body, 상기 고전압 제2 도전형 웰은 상기 제2 도전형 매몰층의 일 영역의 상부에 형성되고, 상기 제2 고전압 제1 도전형 웰은 상기 제2 도전형 매몰층의 다른 일 영 역 상부에 형성되고, 상기 제2 도전형 드레인 확장 영역은 상기 고전압 제1 도전형 웰 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The high voltage second conductivity type well is formed over an area of the second conductivity type buried layer, and the second high voltage first conductivity type well is formed over another area of the second conductivity type investment layer. And the second conductivity type drain extension region is formed on the high voltage first conductivity type well. 제4항에 있어서, 상기 고전압 제2 도전형 웰, 고전압 제1 도전형 웰, 및 제2 도전형 드레인 확장 영역을 형성하는 단계는,The method of claim 4, wherein the forming of the high voltage second conductive well, the high voltage first conductive well, and the second conductive drain extension region comprises: 제2 도전형 제1 불순물 이온, 제1 도전형 제2 불순물 이온, 및 제2 도전형 제3 불순물 이온을 제1 도전형 에피층에 주입하는 단계; 및Implanting a second conductivity type first impurity ion, a first conductivity type second impurity ion, and a second conductivity type third impurity ion into the first conductivity type epi layer; And 어닐링 공정을 수행하여 상기 고전압 제2 도전형 웰, 상기 고전압 제1 도전형 웰, 및 상기 제2 도전형 드레인 확장 영역을 형성하는 단계를 포함하며,Performing an annealing process to form the high voltage second conductivity type well, the high voltage first conductivity type well, and the second conductivity type drain extension region, 상기 제1 불순물 이온과 상기 제2 불순물 이온은 상기 제1 도전형 에피층을 기준으로 서로 수평적으로 이격하도록 상기 제2 도전형 매몰층 상부의 제1 도전형 에피층 내에 주입하고, 상기 제2 불순물 이온과 상기 제3 불순물 이온은 상기 제1 도전형 에피층을 기준으로 서로 수직적으로 이격하여 상기 제2 도전형 매몰층 상부의 제1 도전형 에피층 내에 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.The first impurity ion and the second impurity ion are implanted into the first conductive epitaxial layer on the second conductive buried layer so as to be horizontally spaced from each other based on the first conductive epitaxial layer, and the second The impurity ion and the third impurity ion are vertically spaced apart from each other based on the first conductive epitaxial layer and implanted into the first conductive epitaxial layer above the second conductive buried layer. Way. 제4항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 4, wherein the manufacturing method of the semiconductor device is 상기 제1 도전형 매몰층 및 상기 제2 도전형 드레인 확장 영역 각각과 이격되도록 상기 고전압 제2 도전형 웰 내에 제2 도전형 웰을 형성하는 단계; 및Forming a second conductive well in the high voltage second conductive well so as to be spaced apart from each of the first conductive buried layer and the second conductive drain extended region; And 상기 제1 도전형 바디 내에 제2 도전형 불순물을 주입하여 소스를 형성함과 동시에 상기 제2 도전형 웰 내에 제2 도전형 불순물을 주입하여 드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a source by injecting a second conductivity type impurity into the first conductivity type body and simultaneously implanting a second conductivity type impurity into the second conductivity type well to form a drain. Method of manufacturing the device.
KR1020090135851A 2009-12-31 2009-12-31 Semiconductor device and method of manufacturing the same KR20110078928A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090135851A KR20110078928A (en) 2009-12-31 2009-12-31 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135851A KR20110078928A (en) 2009-12-31 2009-12-31 Semiconductor device and method of manufacturing the same

Publications (1)

Publication Number Publication Date
KR20110078928A true KR20110078928A (en) 2011-07-07

Family

ID=44918350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135851A KR20110078928A (en) 2009-12-31 2009-12-31 Semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR20110078928A (en)

Similar Documents

Publication Publication Date Title
US10529849B2 (en) High-voltage semiconductor device including a super-junction doped structure
US7125777B2 (en) Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
KR101009399B1 (en) Lateral DMOS transistor and method of fabricating thereof
JP2008514007A (en) Enhanced surface field reduced high voltage P-type MOS device with stacked heterodoping periphery and gradually changing drift region
KR20100064263A (en) A semiconductor device and method for manufacturing the same
KR20100067834A (en) Semiconductor and method of manufacturing the same
KR20100064556A (en) A semiconductor device and method of manufacturing the same
US9608057B2 (en) Semiconductor device and method for manufacturing semiconductor device
US8835258B2 (en) High voltage device and manufacturing method thereof
KR102424768B1 (en) P-type LATERAL DOUBLE DIFFUSED MOS TRANSISTOR AND METHOD OF MANUFACTURING THE SAME
US20150194424A1 (en) Semiconductor device and method for manufacturing the same
KR20110078861A (en) Lateral double diffused metal oxide semiconductor
KR101262853B1 (en) A semiconductor device and method of manufacturing the same
KR20100046354A (en) Ldmos transistor and manufacturing method for the same
KR20110078879A (en) Method manufactruing of lateral double diffused metal oxide semiconductor
TWI557904B (en) Semiconductor device and method for fabricating the same
KR101585960B1 (en) A semiconductor device and method of manufacturing the same
KR20110037030A (en) Semiconductor device and a method for manufacturing the same
KR20110078928A (en) Semiconductor device and method of manufacturing the same
KR20060078522A (en) Method for forming the ldmos channel
KR20110037031A (en) Semiconductor device and a method for manufacturing the same
KR20110078531A (en) High voltage semiconductor device and manufacturing method of high voltage semiconductor device
KR20110078978A (en) A semiconductor device and a method of manufacturing the same
KR100948303B1 (en) Method for manufacturing of Lateral Double Diffused Metal Oxide Semiconductor
US20130082327A1 (en) Semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination