KR20100087362A - 저전력, 고수율 메모리를 위한 방법들 및 시스템들 - Google Patents

저전력, 고수율 메모리를 위한 방법들 및 시스템들 Download PDF

Info

Publication number
KR20100087362A
KR20100087362A KR1020107012480A KR20107012480A KR20100087362A KR 20100087362 A KR20100087362 A KR 20100087362A KR 1020107012480 A KR1020107012480 A KR 1020107012480A KR 20107012480 A KR20107012480 A KR 20107012480A KR 20100087362 A KR20100087362 A KR 20100087362A
Authority
KR
South Korea
Prior art keywords
memory
voltage
wordline
memory cell
voltage level
Prior art date
Application number
KR1020107012480A
Other languages
English (en)
Inventor
베이커 에스. 모하마드
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20100087362A publication Critical patent/KR20100087362A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

저전력 고수율 메모리를 위한 시스템이 설명된다. 상기 시스템은 메모리 공급 전압을 수신하도록 구성된 메모리 셀을 포함한다. 상기 시스템은 상기 메모리 셀에 대한 기록을 위하여 제 1 메모리 공급 전압 레벨로부터 제 2 메모리 공급 전압 레벨로 상기 메모리 공급 전압을 변경하도록 구성된 메모리 공급 전압 제어 회로를 추가로 포함한다.

Description

저전력, 고수율 메모리를 위한 방법들 및 시스템들{SYSTEMS AND METHODS FOR LOW POWER, HIGH YIELD MEMORY}
본 출원은 2007년 11월 8일 출원되고 발명의 명칭이 "Systems and Methods for High Yield, Low Power Memory Design"인 미국 특허 가출원 제60/986,378호에 대한 우선권을 주장하며 그 전체는 본 명세서에 참조로서 결합된다.
개시된 발명 사상의 실시예들은 일반적으로는 데이터 프로세싱 시스템들의 분야에 관련된다. 예를들어, 개시된 발명 사상의 실시예들은 저전력 고수율 메모리를 위한 방법들 및 시스템들에 관련된다.
메모리(예를들어 캐시)는 컴퓨팅 디바이스들의 성능에 광범위한 영향을 줄 수 있다. 예를들어, 메모리는 프로세서의 면적, 전력 소모, 타이밍, 수율 및 스케쥴링에 영향을 줄 수 있다. 동적 랜덤 액세스 메모리(DRAM)의 속도보다 밀도에 1차적인 강조를 주는 것은 프로세서와 메인 메모리 사이의 성능 갭을 더 크게 만들 수 있다. 또한, 각 세대에서 트랜지스터들의 갯수를 두 배로 할 수 있는 능력을 갖도록 프로세스를 스케일링하는 것은 각 세대에서 온칩(on chip) 메모리가 거의 두 배가 되도록 할 수 있으므로, 더욱 성능 갭이 벌어질 수 있다.
프로세서 주파수와 DRAM 액세스 시간 간의 점점 증가하는 갭으로 인하여, 프로세서들은 성능 목표치를 달성하기 위하여 점차적으로 더 많은 온다이(on-die) 정적 랜덤 액세스 메모리(SRAM)를 이용하게 되었다. 현재, SRAM 어레이들이 디바이스들의 70%를 초과하며 칩 면적의 50%를 사용한다.
컴퓨팅 디바이스들에서 SRAM의 사용이 증가하게 되는 것과 관련된 한 가지 문제점은 이러한 메모리에 대한 액세스가 컴퓨팅 디바이스의 배터리 수명에 악영향을 미치는 전력 소모를 야기한다는 점이다. SRAM의 전력 소모를 감소시키는데 있어 한 가지 문제점은 메모리의 액세스 성공률이 감소한다는 점이다.
저전력 고수율 메모리를 위한 시스템이 설명된다. 일 실시예에서, 상기 시스템은 메모리 공급 전압을 수신하도록 구성된 메모리 셀을 포함한다. 상기 시스템은 상기 메모리 셀에 대한 기록을 위하여 제 1 메모리 공급 전압 레벨로부터 제 2 메모리 공급 전압 레벨로 상기 메모리 공급 전압을 변경하도록 구성된 메모리 공급 전압 제어 회로를 추가로 포함한다. 다른 실시예에서, 상기 시스템은 메모리의 정적 노이즈 마진(static noise margin: SNM)을 변경하기 위해 메모리 셀의 전달 게이트를 제 1 워드라인 전압 레벨로부터 제 2 워드라인 전압 레벨로 제어함으로써 워드라인(WL) 전압을 변경하는 제어 회로를 포함할 수 있다.
이 예시적인 실시예는 개시된 발명적 개념들을 제한하거나 한정하기 위해 언급되는 것이 아니라, 개시된 발명적 개념들의 이해를 돕기 위한 예들을 제공하기 위해 언급된다. 예시적인 설명들이 상세한 설명에서 설명되며, 개시된 발명적 개념들의 보다 상세한 설명도 상세한 설명에서 제시된다. 개시된 이들 발명적 개념들의 다양한 실시예들에 의해 제공되는 이점들은 상세한 설명과 청구범위를 조사함에 의해 추가로 이해될 수 있을 것이다.
개시된 본 발명 개념의 이들 및 다른 특징들, 양상들, 및 이점들은, 도면을 참조하여 상세한 설명을 읽는다면 보다 명확히 이해될 수 있을 것이다.
도1은 통상적인 6개 트랜지스터 RAM 셀을 나타내는 종래의 개략도이다.
도2는 WL 전압을 출력하는 통상적인 회로를 나타내는 종래의 개략도와 통상적인 회로의 출력 파형을 나타내는 파형도이다.
도3은 WL 전압을 스케일링하는 예시적인 회로를 나타내는 개략도와 이러한 회로의 출력 파형을 나타내는 파형도이다.
도4는 Vddmem 전압을 스케일링하는 예시적인 회로를 나타내는 개략도와 이러한 회로의 출력 파형을 나타내는 파형도이다.
도5는 워드라인 전압에 대한 레벨 시프터, Vddmem에 대한 레벨 시프터, 및 메모리 셀들로부터 수신된 비트라인 전압에 대한 레벨 시프터를 포함하는 예시적인 메모리 어레이를 나타내는 다이어그램이다.
도6은 Vddmem에 대한 레벨 시프터를 포함하나 워드라인 전압 또는 비트라인 전압에 대한 레벨 시프터를 포함하지 않는 예시적인 메모리 어레이를 나타내는 다이어그램이다.
도7은 워드라인 전압 및 비트라인 전압과 도5의 메모리에 대한 공급 전압 Vddmem을 선택적으로 전압 스케일링하기 위한 방법을 나타내는 흐름도이다.
도8은 워드라인 전압 및 비트라인 전압을 전압 스케일링하고 도6의 메모리에 대한 공급 전압 Vddmem을 선택적으로 전압 스케일링하기 위한 방법을 나타내는 흐름도이다.
도9는 저전력 고효율 메모리를 포함하는 예시적인 휴대용 통신 디바이스를 나타내는 일반적인 다이어그램이다.
도10은 저전력 고수율 메모리를 포함할 수 있는 예시적인 셀룰러 전화를 나타내는 일반적인 다이어그램이다.
도11은 저전력 고수율 메모리를 포함할 수 있는 예시적인 무선 인터넷 프로토콜 전화를 나타내는 일반적인 다이어그램이다.
도12는 저전력 고수율 메모리를 포함할 수 있는 예시적인 PDA를 나타내는 일반적인 다이어그램이다.
도13은 저전력 고수율 메모리를 포함할 수 있는 예시적인 오디오 파일 재생기를 나타내는 일반적인 다이어그램이다.
상세한 설명 전반에서, 설명 목적으로, 개시된 발명 개념들의 철저한 이해를 제공하기 위하여 다수의 특정 설명들이 제시된다. 그러나, 개시된 발명 개념들이 이들 특정 설명들의 일부가 없더라도 실시될 수 있다는 점이 당업자에게 명확할 것이다. 다른 경우들에서는, 개시된 발명 개념들의 기저 원리들을 모호하게 하지 않기 위하여 잘 알려진 구조들 및 소자들이 블록도의 형태로 도시된다.
개시된 발명 개념들의 실시예들은 저전력 고수율 메모리를 위한 방법들 및 시스템들에 관련된다. 일 실시예에서, 메모리(예를들어 SRAM)는 정적 전압 스케일링(scaling)을 포함한다. 예를들어, 워드라인 전압은 메모리 셀에 대한 기록을 위해 스케일링될 수 있으며, 메모리 셀의 전압(Vddmem)은 메모리 셀로부터의 판독 동안에 스케일링될 수 있다. 전압 스케일링의 양은 사용 모델들과 프로세스 코너들에 기초할 수 있다. 전압 스케일링은 메모리의 정적 잡음 마진(static noise margin: SNM)을 향상/증가시킬 수 있으며, 따라서 수율을 향상시킬 수 있다.
메모리가 SRAM인 일 실시예에서, SRAM은 SRAM 셀로부터의 판독 동안에 셀 안정성을 달성하는데 요구되는 최소 전압을 감소시키기 위해서 SRAM의 워드라인(WL) 및 비트라인(BL) 전압 레벨을 변경하도록 구성된 레벨 시프터들/전압 스케일링 회로들을 포함한다. WL 및 BL 전압을 감소시키는 것은 판독 동안에 SRAM에 의해 사용되는 전력을 감소시킬 수 있다. 또한, 레벨 시프터/전압 스케일링 회로는 낮은 전력 인가 동안에 또는 배터리 보존 동안에 WL 및 BL 전압들이 감소되게 스위치 온 및 오프되도록 구성될 수 있거나 WL 및 BL 전압들이 높은 전력 인가 동안에 또는 전력 보전이 중요하지 않은 경우에 초기 레벨들에서 유지될 수 있다. 예를들어, 이동 장치들(예를들어 셀룰러 전화들)을 위한 임베디드(imbedded) 프로세서는 성능이 중요한, H.264 또는 고속 다운링크 패킷 액세스(HSDPA)와 같은 고성능 어플리케이션을 지원할 수 있다. 이때, 임베디드 프로세서는 전력 효율이 성능보다 더 중요할 수 있는 MP3 파일을 재생할 수 있다.
칩 면적, 복잡성, 및 타이밍을 최소화하기 위하여, 단일 전압 공급이 레벨 시프터/전압 스케일링 회로들을 포함하는 SRAM에 의해 사용될 수 있다.
통상적인 SRAM 셀
도1은 통상적인 6개 트랜지스터(6T) SRAM 셀(100)을 나타내는 종래기술의 개략도이다. 본 발명 개념이 SRAM에 포함되어 있는 것으로 도시되어 있으나, 본 발명 개념은 SDRAM을 포함하는 임의의 형태의 메모리에 포함될 수 있으나 이로 한정되는 것은 아니다. SRAM 셀(100)은 SRAM 셀을 Vddmem(108) 및 접지에 연결하기 위하여 두 개의 트랜지스터 쌍들(104, 106)을 포함한다. 트랜지스터들(PG1 110 및 PG2 112)은 워드라인(WL) 전압(114)에 의해 제어될 수 있으며 판독 또는 기록 동안에 메모리 셀(100)에 액세스하는데 이용된다.
6T SRAM 셀(100)의 경우에는,
1. 고밀도 메모리를 달성하고, 전력을 감소시키고 칩 가격을 낮추는 최소화된 셀 면적;
2. 감소된 데이터 액세스와 데이터 오염으로 인한 보유(retention) 성공을 방지하는 최소 전압에 의한 셀 안정성;
3. 우수한 소프트 에러 면역성(immunity);
4. 액세스 시간을 최소화하는 높은 셀 판독 전류;
5. (비트라인 스윙을 감소시킴에 의해) 온 전력을 절약하기 위한 기록 도중의 최소 워드라인 펄스; 및
6. 활성 및 대기(standby) 모두 동안에 긴 배터리 수명을 가능하게 하는 낮은 누설 전류를
포함하는 다수의 인자들이 중요할 수 있으나, 이로 한정되는 것은 아니다.
다수의 상호작용(interaction)들이 상이한 인자들 간에 존재할 수 있다. 예를들어, 일 실시예에서, 우수한 안정성, 작은 액세스 시간, 및 우수한 소프트 에러 면역성(immunity)을 획득하기 위하여, 큰 트랜지스터 크기(size)들(104, 106, 110, 및 112)이 이용될 수 있으나, 이것은 더 큰 면적 사용과 증가된 누설을 야기할 수 있게 된다.
정적 잡음 마진
정적 잡음 마진(static noise margin: SNM)은 SRAM에서 과도한 주변 잡음 레벨에 있는 회로에 의해 제공되는 잡음 마진이다. 따라서, SNM은 논리 1 또는 O으로 스위칭하기 위한 전압 임계값과 회로에 부수하는(incidentally) 주변 전압 간의 차이일 수 있다. SNM을 증가시키는 것은 부정 논리 상태로의 논리 장치의 스위칭을 갖도록 하기 위해서 주변 전압만큼 생성될 큰 전압차를 생성되도록 함에 의해서 메모리의 수율을 향상시킨다. SNM은 셀 비율(cell ratio: CR)을 증가시킴에 의해 향상될 수 있다. CR은 아래의 수학식1
Figure pct00001
에 의해 표현되며, 여기서 W와 L은 SRAM 셀(100)에 대한 기록(도1)에 대하여 풀다운(pull down) 트랜지스터(PD1)/ 풀업(pull up) 트랜지스터(PU1(106) 및 전달 게이트 트랜지스터(PG1) 또는 SRAM 셀(100)로부터 판독(도1)에 대하여 풀 다운 트랜지스터(PD2)/ 풀업 트랜지스터(PU2)(104) 및 전달 게이트 트랜지스터(PG2)(112)의 채널의 폭과 길이이다. CR 증가를 통한 SRAM 셀(100)에 대하여 SNM을 향상시키는 것은 PG1(110)에 대하여 더 작은 트랜지스터를 사용하는 것을 포함하며, 이것은 SRAM 셀(100)로부터의 액세스 시간을 증가시킬 수 있다. 수학식15
Figure pct00002
에 의해 표현되는 바와 같이, 풀업(PU) 비율을 증가시킴에 의해 SRAM 셀(100)에 대한 기록 마진을 향상시키는 것은 PG1(110)에 대하여 더 큰 트랜지스터를 이용하는 것을 포함할 수 있으며, 이것은 SRAM 셀(100)로부터의 판독에 대한 잡음 마진을 악화시킬 수 있다.
일 실시예에서, SRAM 셀(100)이 모든 프로세스 코너들, 전압, 및 온도(PVT)에서 SRAM에 기록되는 동안에 적절히 기능하기 위해서, PD1을 통한 전류는 PG1(110)을 통한 전류보다 크거나 같아야 한다(즉, I1(선형)≥I0(포화)). 또한, SRAM 셀(100)로부터의 판독을 위해서, PG2(112)를 통한 전류는 PG2(112) 앞의 노드(n2)를 따른 전류보다 크거나 같아야 한다(즉, I3(선형)≥I2(포화)). 수학식2는 IO와 I1 사이의 기록 안정성에 대한 관계를 나타내며, 여기서 I1(선형)≥IO(포화)이다.
Figure pct00003
수학식3은 I2와 I3 사이의 판독 안정성에 대한 관계를 나타내며, 여기서 I3(선형)≥I2(포화)이다.
Figure pct00004
일 실시예에서, 수학식2 및 3은 SRAM 셀(100)을 위한 트랜지스터 크기들을 찾기 위한 기준선으로서 이용된다. 실리콘으로부터 경험적 데이터가 강고한 메모리 셀을 획득하기 위하여 셀 크기들과 레이아웃을 조절(tune)하는데 추가로 이용될 수 있다.
워드라인을 위한 전압 스케일링 회로들 및 메모리를 위한 메모리 공급 전압들
도2는 WL (또는 BL) 전압을 출력하는 통상적인 회로(202)를 나타내는 종래의 개략도(200)와 상기 회로(202)의 출력 파형을 나타내는 파형도(214)이다. 통상적인 회로(202)는 원(original) Wl_clk 신호(204) 및 SRAM 전압(206)을 수신하고 인버스 WL(wlb) 전압(208)을 출력하도록 구성된 NAND 게이트를 포함한다. 이때, 전압 wlb(208)은 WL(114)를 생성하도록 회로(102)의 인버터에 의해 지연되고 인버팅(inverting)된다. 파형들(210 및 212)은 입력 WL_clk(204) 및 WL(114) 간의 전압차가 무시가능하다는 것과 회로(202)로 인하여 파형들 간에 지연이 존재할 수 있다는 것을 나타낸다.
도3은 WL (또는 BL) 전압(114)을 스케일링하기 위한 예시적인 회로(302)를 나타내는 개략도(300)와 상기 회로(302)의 출력 파형을 나타내는 파형도(324)이다. 일 실시예에서, 회로(302)는 wlb(208)를 출력하기 위한 도2의 회로(202)의 NAND 게이트를 포함한다. 회로(302)는 또한 풀업 트랜지스터(Mp1)를 포함하는, 회로(202)의 인버터를 포함할 수 있다. 회로(302)는 트랜지스터(Mp1)에 대한 전압(Vdd)(206)을 제어하기 위하여 트랜지스터들(308-316)을 또한 포함할 수 있다.
회로(302)는 회로(302)를 인에이블(enable) 또는 디스에이블(disable)하기 위하여 pwr_모드 wl 입력 신호(304)를 추가로 포함할 수 있다. 신호(304)의 값은 PVT 코너 또는 SRAM의 프로그램 제어에 기초할 수 있다. pwr_모드 wl(304)가 논리1인 경우에, 회로(302)는 WL(114)의 전압 레벨이 Wl_clk(204)의 전압 레벨에 도달하는 도2의 통상적인 회로(202)와 동일하게 기능한다. pwr_모드 wl(304)가 논리 0인 경우에, 회로(302)는 WL(114)의 전압 레벨을 스케일링하도록 활성화된다.
회로(302)가 WL(114)의 전압 레벨을 스케일링하도록 구성된 경우에(즉, pwr_모드 wl(304)가 논리 0인 경우), cnt[n:0] 신호들(306)은 트랜지스터 Mp3(312)의 크기를 조정함에 의해서 WL(114)의 전압 레벨을 결정한다. 트랜지스터 Mp3(312)의 크기를 변경하는 것은 전하가 WL(114) 노드로부터 pk0 노드(316)로 트랜지스터 Mp3(312)를 통하여 전달되는 속도를 변경한다. 전하의 전달 속도를 증가시키는 것은 WL(114)의 전압 레벨을 감소시킨다. 일 실시예에서, nMOS 트랜지스터 Mp2(308)은 풀업 경로를 Vdd(206)으로 인에이블하기 위해서 정상 동작 모드 동안에 pk0 노드(316)를 사전-콘디쇼닝(pre-conditioning)한다. 일 실시예에서, 트랜지스터 Mn1(314) 및 트랜지스터 Mn2(310) 모두는 타이밍에 대한 최소 영향을 갖는 최소 크기 트랜지스터일 수 있다.
파형들(318 및 320)은 pwr_모드 wl(304)가 논리 0인 때에 WL 전압의 스케일링을 나타낸다. 도2의 파형에서와 같이, 파형(318)과 파형(320) 사이에 지연이 존재한다. 델타(v)(322)는 판독 동안에 WL 전압(114)을 스케일링함에 의한 Wl_clk 입력 신호(318)와 WL 출력 신호(320) 간의 전압 절감(saving)이다. cnt[n:0](306)의 값들은 델타(v)(322)의 크기를 결정한다.
도4는 도1의 SRAM 셀(100)의 Vddmem(108)의 전압을 스케일링하기 위한 예시적인 회로를 나타내는 개략도와 회로(402)의 출력 파형을 나타내는 파형도(420)이다. Vddmem(108)은 판독 동안에(wren(404)가 논리 0으로 설정되는 때에) Vdd(206)으로 설정될 수 있으며 기록 동안에(wren(404)가 논리 1로 설정되는 때에) 스케일링될 수 있다. wren(404)가 논리 0인 경우에, wren은 트랜지스터 Mn1(422)를 활성화하여, Vddmem(108)을 Vdd(206)으로 설정한다. wren(404)가 논리 1인 경우에, wren(404)는 트랜지스터 Mp1(410)을 활성화하고 트랜지스터 Mn1(422)를 비활성화시킨다. 또한, wren(404)가 논리 1인 경우에, pwr_모드(406)는 회로(402)에 대한 전압 스케일링을 인에이블하거나(pwr_모드(406)가 논리 1임) 회로(402)에 대한 전압 스케일링을 디스에이블한다(pwr_모드(406)가 논리 0임). pwr_모드(406) 및 wren(404)가 논리 1인 경우에, cnt[n:0] 신호(408)는 가변 트랜지스터 W[n:0](412)를 제어함에 의해 Vddmem(108)의 전압 레벨을 조정한다. 트랜지스터 W[n:0](412)의 커패시턴스를 변경함에 의해 Vddmem(108)의 전압 레벨이 변경될 수 있다.
회로(402)에 의한 Vddmem(108)의 전압 스케일링은 Vdd(206)가 논리 레벨 1에 있는 경우에 Vddmem(108)의 전압 레벨을 하강시키는 것을 포함한다. 파형(414)은 입력 Vdd(206)의 파형을 나타낸다. 파형(416)은 Vddmem(108)의 전압 스케일링 파형을 나타내며, 여기서 델타(v)(418)은 Vddmem(416)이 기록 동안에 하강하는 경우(Vdd(206)이 논리 1인 경우)의 전압 양이다.
도3 내지 도4의 예시적인 회로들의 경우에, 메모리의 성공적인 액세스를 위한 최소 허용가능 전압(Vddmin)이 감소된다. 예를들어, Vdd가 도3 및 도4의 회로들(302, 402)에 대하여 논리 1인 경우에, Vddmem 전압 레벨은 Vdd 전압보다 낮을 수 있으며 메모리의 성공적인 액세스를 여전히 허용할 수 있다. 일 실시예에서, Vddmin은 Vdd의 경우에 1.0v 인 것에 반하여 0.80v이다. 따라서, 예시적인 회로는 SNM과 메모리의 기록 마진을 증가시킨다. 또한, 상기 회로들은 전(full) 제어가능성 및 프로그램가능성을 제공한다. 따라서, 온칩(on chip) 제어 회로를 통해 실리콘을 매칭시키기 위하여 메모리 행동을 조절하는데 이용될 수 있다. 단순한 링(ring) 오실레이터 지연 또는 누설 모니터링이 트랜지스터의 파라미터들에 기초하여 회로를 조절하는데 이용될 수 있다.
일 실시예에서, WL 및 Vddmem 회로들 모두가 새로운 전압 레벨의 값을 조절하기 위하여 지연 엘리먼트를 이용한다. 그 결과, 회로의 레벨과 입자성(granularity)이 지연 엘리먼트의 속도에 의해 제한된다. 또한, 메모리 액세스의 속도가 WL 전압 감소에 의해 감소될 수 있다. 따라서, SNM이 셀에 영향을 가장 많이 미칠 수 있는 고속 코너들에 대한 제어를 가능하게 함에 의해 타이밍 효과가 감소될 수 있다.
전압 스케일링 회로들을 갖는 예시적인 메모리
도5 및 도6은 레벨 시프터들/전압 스케일링 회로들을 포함하는 예시적인 메모리를 나타내는 다이어그램이다. 도5는 워드라인 로직(504) 및 MUX/Demux 로직(516)에 대하여 도3의 레벨 시프터/전압 스케일링 회로(302)와, 메모리 셀들(502)에 대하여 도4의 레벨 시프터/ 전압 스케일링 회로(402)를 포함하는 메모리(500)을 나타내는 다이어그램이다. 따라서, 메모리(500)는 판독 동안에 WL 및 BL 전압들의 전압 스케일링과 기록 동안에 Vddmem의 전압 스케일링을 수행한다. 도6은 워드라인 메모리 셀들(502)에 대하여 도4의 레벨 시프터/전압 스케일링 회로(402)를 포함하고 워드라인 로직(504) 및 MUX/Demux 로직(516)에 대하여 도3의 레벨 시프터/전압 스케일링 회로(302)를 갖지 않는 메모리(600)를 나타내는 다이어그램이다. 따라서, 메모리(600)는 기록 동안에 Vddmem의 전압 스케일링을 수행한다.
도5의 다이어그램을 참조하면, 메모리(500)는 메모리 셀들(502)(예를들어, 6T SRAM 셀)을 포함한다. 메모리 셀들(502)은 메모리 셀들의 Vddmem을 전압 스케일링하기 위하여 레벨 시프터/회로(402)를 포함한다. 메모리(500)는 워드라인들(508-514) 상에서 전압을 스케일링하기 위해서 도3의 회로(302)와 같은 레벨 시프터/회로(506)를 포함하는 워드라인 로직(504)을 또한 포함할 수 있다. 워드라인 로직(504)은 제어(514)로부터 수신된 제어로부터 메모리 어레이의 워드라인(열(row))을 선택하도록 구성된다. 예를들어, 컴퓨팅 장치가 메모리 셀들(502)의 우상의(top right) 메모리 셀을 기록하려고 한다면, 워드라인 로직(504)은 의도된 메모리 셀을 포함하는 열을 액세스하기 위하여 Wl<3>(514)을 선택한다.
제어(514)는 컴퓨팅 장치에 의해 액세스되기 위하여 클록 신호(534), 메모리 셀의 메모리 어드레스(518)를 수신할 수 있고, 컴퓨팅 장치가 메모리 셀로 기록하거나 메모리 셀로부터 판독할지 여부를 결정하기 위하여 판독/기록 신호(520)를 수신할 수 있다. 제어 신호를 워드라인 로직(504)에 전송하는 것에 추가하여, 제어(514)는 제어 신호를 MUX/Demux 입/출력(I/O) 로직(516)에 전송하도록 구성된다.
로직(516)은 메모리(500)에 기록될 데이터(532)를 수신하고 메모리(500)로부터 판독될 데이터(532)를 전송하도록 구성된다. 로직(516)은 액세스될 메모리 셀(502)을 포함하는 비트라인(522-528)을 선택하도록 구성된다. 예를들어, 메모리 셀들(502)의 우상의 메모리 셀이 액세스된다면, 로직(516)은 bl3(528)을 선택한다. 로직(516)은 또한 판독 또는 기록이 수행되어야 하는지 여부에 따라 데이터(532)가 수신될 지 또는 전송될 지를 결정한다. 메모리(500)에서, 로직(516)은 레벨 시프터들/회로들(530)을 포함한다. 일 실시예에서, 레벨 시프터들/회로들(530)은 BL 전압들을 스케일링하기 위한 회로(302)일 수 있다.
도6의 다이어그램을 참조하면, 메모리(600)는 워드라인 로직(504) 및 MUX/Demux 로직(516)이 레벨 시프터들/회로들(506 또는 530)을 포함하지 않는다는 점을 제외하고는, 도5의 다이어그램의 메모리(500)와 유사하다. 대신, 워드라인들(602-608) 및 비트라인들(610-616)을 생성하기 위해 전압을 이용하는 로직(504 또는 516)에 의해 수신되기 전에 전압 레벨들이 감소될 수 있다. 예를들어, 로직(504 및 516)에 의해 수신될 전력 레일(rail)은 1.0v 대신에 0.8v로 설정될 수 있다. 일 실시예에서, 개별 전압 분할기가 WL 및 BL 신호들을 생성하기 위하여 로직(504 및 516)에 의해 수신된 전압을 감소시킨다(예를들어, 1.0v에서 0.8v로). 따라서, 논리 1에 대한 WL 및 BL 전압 레벨들은 판독 및 기록 모두 동안에 Vdd에 대한 논리 1 전압 레벨보다 작다. 감소된 전압을 운반하는 전력 레일이 다른 온칩 컴포넌트들에 의해 또한 사용될 수 있다. 따라서, 일 실시예에서, WL 및 BL은 다른 컴포넌트들과 동일한 전압 레벨이 된다.
메모리 셀들(502)은 메모리 셀들의 Vddmem을 전압 스케일링하기 위하여 여전히 레벨 시프터/회로(402)를 포함한다. 따라서, 메모리 셀들(502)의 SNM은 높은(high) 레벨로 유지된다. 일 실시예에서, Vddmem은 단지 메모리 메모리셀들(502)에만 연결될 수 있다. (워드라인 및 비트라인을 포함하는) 회로에서 메모리 어레이를 뺀 것이 메모리 어레이에 의해 사용된 전압 레벨보다 작을 수 있는 공통의 감소된 전압 레벨을 이용할 수 있다는 점이 하나의 장점이 된다. 메모리 어레이는 더 높은 전압 레벨로 유지되며, 따라서 셀 안정성에 의해 결정된 바와 같이 전압 스케일링 회로들을 포함한다.
예시적인 메모리의 동작의 예시적인 방법들
도7 및 도8은 각각 도5 및 도6의 예시적인 메모리의 동작의 예시적인 방법을 나타내는 흐름도이다. 도7의 흐름도는 WL 및 BL 전압들과 도5의 메모리(500)에 대한 공급 전압 Vddmem을 선택적으로 전압 스케일링하기 위한 방법을 나타낸다. 702에서 시작하여, Addr<N:0>(518)에 의해 어드레스된 메모리 셀을 액세스하기 위하여 워드라인 로직(504)은 워드라인(508-514)을 선택하고 로직(516)은 비트라인(522-528)을 선택한다. 704로 진행하여, 로직(516)은 판독/기록 신호(520)로부터 컴퓨팅 장치가 선택된 메모리 셀로부터 판독을 수행할지 여부를 결정한다. 판독이 수행된다면, 706에서, 워드라인 로직(504)은 WL 전압을 스케일링하고 로직(516)은 BL 전압을 스케일링한다. 판독 동안에 스케일링의 일 실시예에서, 레벨 시프터들(506 및 530)은 WL 및 BL 전압들을 스케일링하기 위하여 도3의 회로(302)를 포함한다. pwr_모드 wl(304)가 논리 1로 설정되고, WL(114) 또는 BL이 cnt[n:0](306)에 의해 결정된 레벨로 스케일링된다. WL 및 BL 전압들을 스케일링하는 때에, 메모리(500)는 708에서 선택된 메모리 셀을 액세스하고 데이터(532)를 출력한다.
704에서 판독이 수행되지 않는다면(즉, 기록이 수행된다면), 710에서 메모리 셀의 회로(402)(도4)는 공급 전압 Vddmem을 스케일한다. 기록 동안의 스케일링의 일 실시예에서, 메모리 셀들(502)의 각 메모리 셀이 Vddmem(108)을 스케일링하기 위하여 도4의 회로(402)에 연결될 수 있다. 따라서, 스케일링을 인에이블하기 위위해서 wren(404)는 논리 1(기록)이며 pwr_모드(406)는 논리 1이다. 이때, Cnt[n:0](408)은 가변 트랜지스터 W[n:0](412)를 제어함에 의해 Vddmem(108)의 스케일된 전압 레벨을 결정한다. 712로 진행하여, 메모리(500)는 선택된 메모리 셀에 대하여 스케일된 Vddmem(108)을 이용하여 데이터(532)를 선택된 메모리 셀에 기록한다.
도8의 흐름도는 도6의 메모리(600)에 대한 공급 전압 Vddmem을 선택적으로 전압 스케일링하기 위한 방법을 나타낸다. 802에서 시작하여, 메모리(500)는 예를들어 전압 분할기를 통하여 WL 및 BL에 대하여 사용된 전압을 감소시킬 수 있다. 따라서, 로직(504 및 516)은 감소된 전압 레벨을 이용하여 도2의 통상의 회로(202)를 통해 WL 및 BL 전압들을 출력할 수 있다. 그 결과, 메모리의 일 실시예에서, 메모리 기록 동안을 포함하는 Vdd가 논리 1인 경우에 WL 및 BL 전압들은 Vdd보다 작게된다. 상기 실시예들로 인하여, 판독 및 기록 동안의 잡음 마진들이 메모리 셀들(502)에서의 전압 스케일링 Vddmem(108)을 통해 수용가능한 레벨들로 유지된다. 804로 진행하여, Addr<N:0>(518)에 의해 어드레스된 메모리 셀을 액세스하기 위하여 워드라인 로직(504)은 비트라인(610-616)을 선택한다.
806으로 진행하여, 로직(516)은 판독/기록 신호로부터 컴퓨팅 장치가 선택된 메모리 셀로부터의 판독을 수행할 것인지 여부를 결정한다. 판독이 수행되면, 808에서, 메모리(600)는 선택된 메모리 셀을 액세스하고 데이터(532)를 출력한다. 따라서, 메모리 셀 상의 Vdd는 판독 동안에 스케일링되지 않는다.
806에서 판독이 수행되지 않는다면(즉, 기록이 수행된다면), 선택된 메모리 셀에 연결된 회로(402)(도4)는 810에서 공급 전압 Vddmem을 스케일링한다. 기록 도중의 스케일링의 일 실시예에서, 메모리 셀들(502)의 각 메모리 셀은 Vddmem(108)을 스케일링하기 위하여 도4의 회로(402)에 연결될 수 있다. 따라서, 스케일링을 인에이블하기 위하여 wren(404)은 논리 1(기록)이며 pwr_모드(406)는 논리 1이다. 이때 Cnt[n:0](408)은 가변 트랜지스터 W[n:0](412)를 제어함에 의해서 Vddmem(108)의 스케일링된 전압 레벨을 결정한다. 812로 진행하여, 메모리(600)는 선택된 메모리 셀(502)에 대하여 스케일링된 Vddmem(108)을 이용하여 선택된 메모리 셀(502)에 데이터(532)를 기록한다.
위에서 설명한 특징들을 갖는 예시적인 장치들
위에서 설명된 바와 같은 저전력 고수율 메모리는 SRAM과 같은 메모리를 포함하는 임의의 처리 장치들 내에 포함될 수 있다. 저전력 고수율 메모리가 디지털 신호 프로세서 내에 포함된 것으로 설명되었으나, 저전력 고수율 메모리는 컴퓨팅 장치 내의 프로세서 외부(예를들어, 별개의 랜덤 액세스 메모리)에 존재할 수 있다. 도9 내지 도13의 일반적인 다이어그램들은 메모리 판독 및 기록 동안에 전압 스케일링을 위하여 저전력 고수율 메모리를 통합할 수 있는 예시적인 장치들을 나타낸다.
도9는 휴대용 컴퓨팅 장치(900)의 예시적인 실시예를 나타내는 다이어그램이다. 도9의 일반적인 다이어그램에 도시된 바와 같이, 휴대용 컴퓨팅 장치는 디지털 신호 프로세서(DSP)(904)를 포함하는 온칩 시스템(902)을 포함한다. 도9의 일반적인 다이어그램은 디지털 신호 프로세서(DSP)(904)와 디스플레이(908)에 연결된 디스플레이 제어기(906)를 도시한다. 또한, 입력 장치(910)가 DSP(904)에 연결된다. 도시된 바와 같이, 메모리(912)가 DSP(904)에 연결된다. 추가적으로, 코더/디코더(CODEC)(914)가 DSP(904)에 연결될 수 있다. 스피커(916) 및 마이크로폰(918)이 CODEC(914)에 연결될 수 있다.
도9의 일반적인 다이어그램은 또한 디지털 신호 프로세서(904)와 무선 안테나(922)에 연결된 무선 제어기(920)를 나타낸다. 특정 실시예에서, 전원(924)이 온칩 시스템(902)에 연결된다. 또한, 특정 실시예에서, 도9에 도시된 바와 같이, 디스플레이(926), 입력 장치(930), 스피커(916), 마이크로폰(918), 무선 안테나(922), 및 전원(924)은 온칩 시스템(902)의 외부에 존재할 수 있다. 그러나, 각각이 온칩 시스템(902)의 컴포넌트에 연결된다. 특정 실시예에서, DSP(904)는 메모리 액세스들 동안의 전력 소모를 감소시키기 위하여 도5 및 도6에서 설명된 저전력 고수율 메모리(962)를 포함한다. 다른 실시예에서, 메모리(912)는 도5 및 도6에서 설명된 저전력 고수율 메모리일 수 있다.
도10은 셀룰러 전화(1000)의 예시적인 실시예를 나타내는 다이어그램이다. 도시된 바와 같이, 셀룰러 전화(1000)는 서로 연결된 디지털 기저대역 프로세서(1004) 및 아날로그 기저대역 프로세서(1006)를 포함하는 온칩 시스템(1002)을 포함한다. 특정 실시예에서, 디지털 기저대역 프로세서(1004)는 디지털 신호 프로세서(DSP)이다. 도10의 일반적인 다이어그램에 도시된 바와 같이, 디스플레이 제어기(1008) 및 터치스크린 제어기(1010)가 디지털 기저대역 프로세서(1004)에 연결된다. 또한, 온칩 시스템(1002)의 외부에 있는 터치스크린 디스플레이(1012)가 디스플레이 제어기(1008)와 터치스크린 제어기(1010)에 연결된다.
도10이 일반적인 다이어그램은 디지털 기저대역 프로세서(1004)에 연결된 비디오 인코더(1014), 예를들어 PAL(phase alternating line) 인코더, SECAM(sequential couleur a memoire) 인코더, 또는 NTSC(national television system(s) committee) 인코더를 또한 도시한다. 또한, 비디오 증폭기(1016)가 비디오 인코더(1014)와 터치스크린 디스플레이(1012)에 연결된다. 또한, 비디오 포트(1018)가 비디오 증폭기(1016)에 연결된다. 도10의 일반적인 다이어그램에 도시된 바와 같이, USB(universal serial bus) 제어기(1020)가 디지털 기저대역 프로세서(1004)에 연결된다. 또한, USB 포트(1022)가 USB 제어기(1020)에 연결된다. 메모리(1024) 및 SIM(subscriber identity module) 카드(1026)가 디지털 기저대역 프로세서(1004)에 또한 연결될 수 있다. 또한, 도10의 일반적인 다이어그램에 도시된 바와 같이, 디지털 카메라(1028)가 디지털 기저대역 프로세서(1004)에 연결될 수 있다. 예시적인 일 실시예에서, 디지털 카메라(1028)는 CCD(charge-coupled device) 카메라 또는 CMOS(complimentary metal-oxide semiconductor) 카메라이다.
도10의 일반적인 도면에서 추가로 도시된 바와 같이, 스테레오 오디오 CODEC(1030)이 아날로그 기저대역 프로세서(1006)에 연결될 수 있다. 또한, 오디오 증폭기(1032)가 스테레오 오디오 CODEC(1030)에 연결될 수 있다. 예시적인 실시예에서, 제 1 스테레오 스피커(1034) 및 제 2 스테레오 스피커(1036)가 오디오 증폭기(1032)에 연결된다. 마이크로폰 증폭기(1038)가 또한 스테레오 오디오 CODEC(1030)에 연결될 수 있다. 추가적으로, 마이크로폰(1040)은 마이크로폰 증폭기(1038)에 연결될 수 있다. 특정 실시예에서, FM(frequency modulation) 라디오 튜너(1042)가 스테레오 오디오 CODEC(1030)에 연결될 수 있다. 또한, FM 안테나(1044)가 FM 라디오 튜너(1042)에 연결된다. 또한, 스테레오 헤드폰들(1046)이 스테레오 오디오 CODEC(1030)에 연결될 수 있다.
도10의 일반적인 다이어그램은 무선 주파수(RF) 송수신기(1048)가 아날로그 기저대역 프로세서(1006)에 연결될 수 있다는 것을 또한 나타내고 있다. RF 스위치(1050)가 RF 송수신기(1048)와 RF 안테나(1052)에 연결될 수 있다. 키패드(1054)가 아날로그 기저대역 프로세서(1006)에 연결될 수 있다. 또한, 마이크로폰(1056)을 갖는 모노 헤드셋이 아날로그 기저대역 프로세서(1006)에 연결될 수 있다. 또한, 바이브레이터 장치(1058)이 아날로그 기저대역 프로세서(1006)에 연결될 수 있다. 도10의 일반적인 다이어그램은 전원(1060)이 온칩 시스템(1002)에 연결될 수 있는 점도 나타내고 있다. 특정 실시예에서, 전원(1060)은 전력을 셀룰러 전화(1000)의 다양한 컴포넌트들에 공급하는 DC(direct current) 전원이다. 또한, 특정 실시예에서, 전원은 충전가능 DC 배터리이거나 AC(alternating current)로부터 AC 전원에 연결된 DC 변환기로 유도되는 DC 전원이다.
도10의 일반적인 다이어그램에 도시된 바와 같이, 터치스크린 디스플레이(1012), 비디오 포트(1018), USB 포트(1022), 카메라(1028), 제 1 스테레오 스피커(1034), 제 2 스테레오 스피커(1036), 마이크로폰(1040), FM 안테나(1044), 스테레오 헤드폰들(1046), RF 스위치(1048), RF 안테나(1050), 키패드(1052), 모노 헤드셋(1056), 바이브레이터(1058), 및 전원(1060)은 온칩 시스템(1002)의 외부에 존재할 수 있다. 특정 실시예에서, 디지털 기저대역 프로세서(1004)는 레지스터(register) 파일(1060)이 제 1 모드에 있지 않은 경우에(활성 스레드(thread)에 대한 피연산자들을 저장하지 않음) 예를들어 브랜치(branch) 예상 정보를 저장하기 위하여 디지털 기저대역 프로세서(1004)는 멀티-모드 레지스터 파일(1060)을 포함할 수 있다. 특정 실시예에서, DSP(1004)는 메모리 액세스 동안에 전력 소모를 감소시키기 위하여 도5 및 도6에 설명된 저전력 고수율 메모리(1062)를 포함한다. 다른 실시예에서, 메모리(1024)가 도5 및 도6에 설명된 저전력 고수율 메모리일 수 있다.
도11은 무선 인터넷 프로토콜(IP) 전화(1100)의 예시적인 실시예를 나타내는 다이어그램이다. 도시된 바와 같이, 무선 IP 전화(1100)는 디지털 신호 프로세서(DSP)(1104)를 포함하는 온칩 시스템(1102)을 포함한다. 디스플레이 제어기(1106)는 DSP(1104)에 연결될 수 있으며 디스플레이(1108)는 디스플레이 제어기(1106)에 연결된다. 일 실시예에서, 디스플레이(1108)는 LCD(liquid crystal display)이다. 도11은 키패드(1110)가 DSP(1104)에 연결될 수 있음을 또한 도시하고 있다.
플래시 메모리(1112)가 DSP(1104)에 연결될 수 있다. SDRAM(synchronous dynamic random access memory)(1114), SRAM(static random access memory)(1116), 및 EEPROM(electrically reasable programmable read only memory)(1118)이 또한 DSP(1104)에 연결될 수 있다. 도11의 일반적인 다이어그램은 LED(light emitting diode)(1120)가 DSP(1104)에 연결될 수 있음을 또한 도시한다. 추가적으로, 특정 실시예에서, 음성 CODEC(1122)이 DSP(1104)에 연결될 수 있다. 증폭기(1124)가 음성 CODEC(1122)에 연결될 수 있으며 모노 스피커(1126)가 증폭기(1124)에 연결될 수 있다. 도11의 일반적인 다이어그램은 음성 CODEC(1122)에 연결된 모노 헤드셋(1128)을 도시한다. 특정 실시예에서, 모노 헤드셋(1128)은 마이크로폰을 포함한다.
WLAN(wireless local area network) 기저대역 프로세서(1130)가 DSP(1104)에 연결될 수 있다. RF 송수신기(1132)는 WLAN 기저대역 프로세서(1130)에 연결될 수 있으며 RF 안테나(1134)는 RF 송수신기(1132)에 연결될 수 있다. 특정 실시예에서, 블루투스(Bluetooth) 제어기(1136)가 DSP(1104)에 또한 연결될 수 있으며 블루투스 안테나(1138)가 제어기(1136)에 연결될 수 있다. 도11의 일반적인 다이어그램은 USB 포트(1140)가 DSP(1104)에 또한 연결될 수 있음을 또한 도시한다. 또한, 전원(1142)이 온칩 시스템(1102)에 연결되며 무선 IP 전화(1100)의 다양한 컴포넌트들에 전력을 공급한다.
도11의 일반적인 다이어그램에 도시된 바와 같이, 디스플레이(1108), 키패드(1110), LED(1120), 모노 스피커(1126), 모노 헤드셋(1128), RF 안테나(1134), 블루투스 안테나(1138), USB 포트(1140), 및 전원(1142)은 온칩 시스템(1102)의 외부에 위치할 수 있으며 온칩 시스템(1102)의 하나 이상의 컴포넌트들에 연결될 수 있다. 특정 실시예에서, DSP(1104)는 메모리 액세스들 동안에 전력 소모를 감소시키기 위하여 도5 및 도6에서 설명된 바와 같은 저전력 고수율 메모리(1162)를 포함한다. 다른 실시예에서, SDRAM(1114) 및/또는 SRAM(1116)은 도5 및 도6에서 설명된 바와 같은 저전력 고수율 메모리일 수 있다.
도12는 PDA(portable digital assistant)(1200)의 예시적인 실시예를 나타내는 다이어그램이다. 도시된 바와 같이, PDA(1200)는 디지털 신호 프로세서(DSP)(1204)를 포함하는 온칩 시스템(1202)을 포함한다. 터치스크린 제어기(1206) 및 디스플레이 제어기(1208)가 DSP(1204)에 연결된다. 또한, 터치스크린 디스플레이(1210)가 터치스크린 제어기(1206)에와 디스플레이 제어기(1208)에 연결된다. 도12의 일반적인 다이어그램은 또한 키패드(1212)가 DSP(1204)에 연결될 수 있는 것을 나타낸다.
특정 실시예에서, 스테레오 오디오 CODEC(1226)은 DSP(1204)에 연결될 수 있다. 제 1 스테레오 증폭기(1228)가 스테레오 오디오 CODEC(1226)에 연결될 수 있으며 제 1 스테레오 스피커(1230)가 제 1 스테레오 증폭기(1228)에 연결될 수 있다. 추가적으로, 마이크로폰 증폭기(1232)가 스테레오 오디오 CODEC(1226)에 연결될 수 있으며 마이크로폰(1234)이 마이크로폰 증폭기(1232)에 연결될 수 있다. 도12의 일반적인 다이어그램은 또한 제 2 스테레오 증폭기(1236)가 스테레오 오디오 CODEC(1226)에 연결될 수 있고 제 2 스테레오 스피커(1238)가 제2 스테레오 증폭기(1236)에 연결될 수 있음을 또한 나타낸다. 특정 실시예에서, 스테레오 헤드폰들(1240)이 또한 스테레오 오디오 CODEC(1226)에 연결될 수 있다.
도12의 일반적인 다이어그램은 또한 802.11 제어기(1242)가 DSP(1204)에 연결될 수 있음과 802.11 안테나(1244)가 802.11 제어기(1242)에 연결될 수 있음을 나타낸다. 또한, 블루투스 제어기(1246)가 DSP(1204)에 연결될 수 있으며 블루투스 안테나(1248)가 블루투스 제어기(1246)에 연결될 수 있다. USB 제어기(1250)가 DSP(1204)에 연결될 수 있으며 USB 포트(1252)가 USB 제어기(1250)에 연결될 수 있다. 추가적으로, 스마트 카드(1254), 예를들어 멀티미디어 카드(MMC) 또는 보안 디지털 카드(SD)가 DSP(1204)에 연결될 수 있다. 또한, 전원(1256)이 온칩 시스템(1202)에 연결될 수 있으며 PDA(1200)의 다양한 컴포넌트들에 전력을 제공할 수 있다.
도12의 일반적인 다이어그램에 표시된 바와 같이, 디스플레이(1210), 키패드(1212), IrDA 포트(1222), 디지털 카메라(1224), 제 1 스테레오 스피커(1230), 마이크로폰(1234), 제 2 스테레오 스피커(1238), 스테레오 헤드폰들(1240), 802.11 안테나(1244), 블루투스 안테나(1248), USB 포트(1252), 및 전원(1250)은 온칩 시스템(1202)의 외부에 존재할 수 있으며 온칩 시스템 상의 하나 이상의 컴포넌트들에 연결될 수 있다. 특정 실시예에서, DSP(1204)는 메모리 액세스들 동안에 전력 소모를 감소시키기 위하여 도5 및 도6에서 설명된 저전력 고수율 메모리(1262)를 포함한다. 다른 실시예에서, SDRAM(1218) 및/또는 SRAM(미도시)가 도5 및 도6에서 설명된 저전력 고수율 메모리일 수 있다.
도13은 오디오 파일 플레이어(1300)(예를들어 MP3 플레이어)의 예시적인 실시예를 나타내는 다이어그램이다. 도시된 바와 같이, 오디오 파일 플레이어(1300)는 디지털 신호 프로세서(DSP)(1304)를 포함하는 온칩 시스템(1302)을 포함한다. 디스플레이 제어기(1306)가 DSP(1304)에 연결될 수 있으며 디스플레이(1308)가 디스플레이 제어기(1306)에 연결될 수 있다. 일 실시예에서, 디스플레이(1308)는 LCD(liquid crystal display)이다. 키패드(1310)가 DSP(1304)에 연결될 수 있다.
도13의 일반적인 다이어그램에서 추가로 도시된 바와 같이, 플래시 메모리(1312) 및 ROM(read only memory)(1314)가 DSP(1304)에 연결될 수 있다. 추가적으로, 특정 실시예에서, 오디오 CODEC(1316)이 DSP(1304)에 연결될 수 있다. 증폭기(1318)가 오디오 CODEC(1316)에 연결될 수 있으며 모노 스피커(1320)가 증폭기(1318)에 연결될 수 있다. 도13의 일반적인 다이어그램은 마이크로폰 입력(1322)과 스테레오 입력(1324)이 오디오 CODEC(1316)에 또한 연결될 수 있음을 추가로 표시한다. 특정 실시예에서, 스테레오 헤드폰들(1326)이 오디오 CODEC(1316)에 또한 연결될 수 있다.
USB 포트(1328)와 스마트 카드(1330)가 DSP(1304)에 연결될 수 있다. 추가적으로, 전원(1332)이 온칩 시스템(1302)에 연결될 수 있으며 오디오 파일 플레이어(1300)의 다양한 컴포넌트들에 전력을 공급할 수 있다.
도13의 일반적인 다이어그램에 표시된 바와 같이, 디스플레이(1308), 키패드(1310), 모노 스피커(1320), 마이크로폰 입력(1322), 스테레오 입력(1324), 스테레오 헤드폰들(1326), USB 포트(1328), 및 전원(1332)은 온칩 시스템91302)의 외부에 존재할 수 있으며 온칩 시스템(1302) 상의 하나 이상의 컴포넌트들에 연결될 수 있다. 특정 실시예에서, DSP(1304)는 메모리 액세스들 동안의 전력 소모를 감소시키기 위하여 도5 및 도6에서 설명된 저전력 고수율 메모리(1362)를 포함한다. 다른 실시예에서, DSP(1304)에 연결된 메모리(미도시)가 도5 및 도6에서 설명된 저전력 고수율 메모리일 수 있다.
일반사항
본 명세서에서 개시된 발명적 개념들의 실시예들의 위의 설명은 설명과 예시를 위한 목적을 위해서만 제시된 것이며 개시된 간략한 형태로 개시된 발명적 개념들을 제한하거나 배제하는 것으로 의도되지 않는다. 많은 수정들 및 변경들이 개시된 발명적 개념들의 사상과 범위를 벗어남 없이 당업자에게 명확할 것이다.

Claims (20)

  1. 메모리 공급 전압을 수신하도록 구성된 메모리 셀; 및
    상기 메모리 셀로의 기록을 위하여 제 1 메모리 공급 전압 레벨로부터 제 2 메모리 공급 전압 레벨로 상기 메모리 공급 전압을 변경하도록 구성된 메모리 공급 전압 제어 회로를 포함하는, 시스템.
  2. 제 1 항에 있어서,
    워드라인 전압을 출력하도록 구성되며 상기 메모리 셀에 연결된 워드라인 제어 로직; 및
    상기 메모리 셀로부터의 판독을 위하여 제 1 워드라인 전압 레벨에서 제 2 워드라인 전압 레벨로 상기 워드라인 전압을 변경하도록 구성된 워드라인 전압 제어 회로를 더 포함하는, 시스템.
  3. 제 2 항에 있어서,
    상기 워드라인 전압 제어 회로는 전압 분할기인, 시스템.
  4. 제 2 항에 있어서,
    상기 워드라인 전압 제어 회로는 상기 워드라인 전압을 변경하기 위하여 상기 워드라인 전압 제어 회로를 인에이블(enable)하도록 구성된 인에이블 입력을 포함하는, 시스템.
  5. 제 2 항에 있어서,
    상기 워드라인 전압 제어 회로는 상기 제 2 워드라인 전압 레벨을 결정하는 선택 입력을 포함하는, 시스템.
  6. 제 2 항에 있어서,
    비트라인 전압을 출력하도록 구성되며 상기 메모리 셀에 연결가능한 비트라인 제어 로직; 및
    상기 메모리 셀로부터의 판독을 위하여 제 1 비트라인 전압 레벨로부터 제 2 비트라인 전압 레벨로 워드라인 전압을 변경하도록 구성된 비트라인 전압 제어 회로를 더 포함하는, 시스템.
  7. 제 4 항에 있어서,
    상기 비트라인 전압 제어 회로는 전압 분할기인, 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 공급 전압 제어 회로는 상기 메모리 공급 전압을 변경하기 위하여 상기 메모리 공급 전압 제어 회로를 인에이블하도록 구성된 인에이블 입력을 포함하는, 시스템.
  9. 제 1 항에 있어서,
    상기 메모리 공급 전압 제어 회로는 상기 제 2 메모리 공급 전압 레벨을 결정하는 선택 입력을 포함하는, 시스템.
  10. 제 1 항에 있어서,
    제 2 메모리 공급 전압을 수신하는 제 2 메모리 셀; 및
    상기 메모리 셀로의 기록을 위하여 상기 제 2 메모리 공급 전압을 상기 제 1 메모리 공급 전압에서 유지하도록 구성된 제 2 메모리 공급 전압 제어 회로를 더 포함하는, 시스템.
  11. 메모리 셀의 메모리 공급 전압을 상기 메모리 셀로의 기록을 위하여 제 1 메모리 공급 전압 레벨에서 제 2 메모리 공급 전압 레벨로 변경하는 단계; 및
    상기 제 2 메모리 공급 전압 레벨에서 상기 메모리 공급 전압을 이용하여 상기 메모리 셀로 상기 기록을 수행하는 단계를 포함하는, 방법.
  12. 제 11 항에 있어서,
    상기 메모리 셀로부터의 판독을 위하여 상기 메모리 셀에 연결가능한 워드라인 제어 로직의 워드라인 전압을 제 1 워드라인 전압 레벨로부터 제 2 워드라인 전압 레벨로 변경하는 단계를 더 포함하는, 방법.
  13. 제 12 항에 있어서,
    상기 메모리 셀로의 기록을 위하여 상기 워드라인 전압을 상기 제 1 워드라인 전압 레벨로부터 상기 제 2 워드라인 전압 레벨로 변경하는 단계를 더 포함하는, 방법.
  14. 제 12 항에 있어서,
    상기 워드라인 선택 입력으로부터 상기 워드라인 전압에 대한 제 2 워드라인 전압 레벨을 결정하는 단계를 더 포함하는, 방법.
  15. 제 12 항에 있어서,
    상기 메모리 셀로부터의 판독을 위하여 상기 메모리 셀에 연결가능한 비트라인 제어 로직의 비트라인 전압을 제 1 비트라인 전압 레벨로부터 제 2 비트라인 전압 레벨로 변경하는 단계를 더 포함하는, 방법.
  16. 제 12 항에 있어서,
    상기 메모리 셀로의 기록을 위하여 상기 제 1 비트라인 전압 레벨로부터 상기 제 2 비트라인 전압 레벨로 상기 비트라인 전압을 변경하는 단계를 더 포함하는, 방법.
  17. 제 11 항에 있어서,
    메모리 공급 선택 입력으로부터 상기 메모리 공급 전압에 대한 상기 제 2 메모리 공급 전압 레벨을 결정하는 단계를 더 포함하는, 방법.
  18. 메모리 셀의 메모리 공급 전압을 상기 메모리 셀로의 기록을 위하여 제 1 메모리 공급 전압 레벨에서 제 2 메모리 공급 전압 레벨로 변경하기 위한 수단; 및
    상기 제 2 메모리 공급 전압 레벨에서 상기 메모리 공급 전압을 이용하여 상기 메모리 셀로 상기 기록을 수행하기 위한 수단을 포함하는, 시스템.
  19. 제 18 항에 있어서,
    상기 메모리 셀로부터의 판독을 위하여 상기 메모리 셀에 연결가능한 워드라인 제어 로직의 워드라인 전압을 제 1 워드라인 전압 레벨로부터 제 2 워드라인 전압 레벨로 변경하기 위한 수단을 더 포함하는, 시스템.
  20. 제 18 항에 있어서,
    상기 메모리 셀로부터의 판독을 위하여 상기 메모리 셀에 연결가능한 비트라인 제어 로직의 비트라인 전압을 제 1 비트라인 전압 레벨로부터 제 2 비트라인 전압 레벨로 변경하기 위한 수단을 더 포함하는, 시스템.
KR1020107012480A 2007-11-08 2008-11-07 저전력, 고수율 메모리를 위한 방법들 및 시스템들 KR20100087362A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US98637807P 2007-11-08 2007-11-08
US60/986,378 2007-11-08
US12/036,554 2008-02-25
US12/036,554 US7760576B2 (en) 2007-11-08 2008-02-25 Systems and methods for low power, high yield memory

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020127018344A Division KR101482091B1 (ko) 2007-11-08 2008-11-07 저전력, 고수율 메모리를 위한 방법들 및 시스템들

Publications (1)

Publication Number Publication Date
KR20100087362A true KR20100087362A (ko) 2010-08-04

Family

ID=40623577

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020107012480A KR20100087362A (ko) 2007-11-08 2008-11-07 저전력, 고수율 메모리를 위한 방법들 및 시스템들
KR1020127018344A KR101482091B1 (ko) 2007-11-08 2008-11-07 저전력, 고수율 메모리를 위한 방법들 및 시스템들

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020127018344A KR101482091B1 (ko) 2007-11-08 2008-11-07 저전력, 고수율 메모리를 위한 방법들 및 시스템들

Country Status (6)

Country Link
US (1) US7760576B2 (ko)
EP (1) EP2212888B1 (ko)
JP (1) JP5226796B2 (ko)
KR (2) KR20100087362A (ko)
CN (1) CN101903954B (ko)
WO (1) WO2009062072A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8639913B2 (en) * 2008-05-21 2014-01-28 Qualcomm Incorporated Multi-mode register file for use in branch prediction
TWI489444B (zh) * 2012-07-17 2015-06-21 Etron Technology Inc 應用於嵌入式顯示埠的動態隨機存取記憶體
US9672885B2 (en) 2012-09-04 2017-06-06 Qualcomm Incorporated MRAM word line power control scheme
US20150067290A1 (en) * 2013-09-04 2015-03-05 Qualcomm Incorporated Memory access time tracking in dual-rail systems
US9928898B2 (en) * 2016-03-30 2018-03-27 Qualcomm Incorporated Wordline adjustment scheme
US9911471B1 (en) * 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156940A (en) * 1978-03-27 1979-05-29 Rca Corporation Memory array with bias voltage generator
US5046052A (en) 1988-06-01 1991-09-03 Sony Corporation Internal low voltage transformation circuit of static random access memory
US5341329A (en) 1988-12-28 1994-08-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor
JP3110113B2 (ja) * 1991-11-21 2000-11-20 株式会社東芝 スタティック型メモリ
KR100246335B1 (ko) * 1997-03-22 2000-03-15 김영환 메모리소자의내부정전압회로
JP2000123576A (ja) * 1998-10-20 2000-04-28 Hitachi Ltd 揮発性半導体記憶装置及びデータ処理装置
KR100384775B1 (ko) * 2000-11-23 2003-05-22 주식회사 하이닉스반도체 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
CN1357890A (zh) * 2000-12-05 2002-07-10 简篇 动态随机存取存储器结构及操作方法
JP2003123482A (ja) * 2001-03-27 2003-04-25 Sony Corp 記憶データの読み出し方法および半導体記憶装置
KR100597639B1 (ko) * 2004-06-16 2006-07-05 삼성전자주식회사 저전력 소모를 위한 반도체 메모리 장치
JP2006040495A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体集積回路装置
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
JP5119489B2 (ja) * 2006-03-07 2013-01-16 公益財団法人新産業創造研究機構 半導体記憶装置
US7324368B2 (en) * 2006-03-30 2008-01-29 Arm Limited Integrated circuit memory with write assist
US7292495B1 (en) * 2006-06-29 2007-11-06 Freescale Semiconductor, Inc. Integrated circuit having a memory with low voltage read/write operation

Also Published As

Publication number Publication date
US7760576B2 (en) 2010-07-20
JP5226796B2 (ja) 2013-07-03
KR20120096573A (ko) 2012-08-30
CN101903954B (zh) 2013-03-27
US20090122620A1 (en) 2009-05-14
CN101903954A (zh) 2010-12-01
KR101482091B1 (ko) 2015-01-13
EP2212888A1 (en) 2010-08-04
JP2011503767A (ja) 2011-01-27
WO2009062072A1 (en) 2009-05-14
EP2212888B1 (en) 2012-06-20

Similar Documents

Publication Publication Date Title
US7327630B2 (en) Memory cell power switching circuit in semiconductor memory device and method for applying memory cell power voltage
US10032507B2 (en) SRAM bit-line and write assist apparatus and method for lowering dynamic power and peak current, and a dual input level-shifter
US8149644B2 (en) Memory system and method that changes voltage and frequency
US7834662B2 (en) Level shifter with embedded logic and low minimum voltage
US7342845B2 (en) Method and apparatus to clamp SRAM supply voltage
KR101482091B1 (ko) 저전력, 고수율 메모리를 위한 방법들 및 시스템들
US8102728B2 (en) Cache optimizations using multiple threshold voltage transistors
US9947388B2 (en) Reduced swing bit-line apparatus and method
KR20030010460A (ko) 반도체 집적 회로
US7170813B2 (en) Memory circuit receivers activated by enable circuit
US8737117B2 (en) System and method to read a memory cell with a complementary metal-oxide-semiconductor (CMOS) read transistor
KR20190031824A (ko) 메모리 장치 및 판독 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
E801 Decision on dismissal of amendment
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20120713

Effective date: 20131108

WITB Written withdrawal of application