KR20100086163A - Memory device and the fabricating method thereof - Google Patents

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이승백
최성진
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한양대학교 산학협력단
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Abstract

PURPOSE: A memory device and a manufacturing method thereof are provided to reduce an operation voltage of the memory device by using a transition metal silicide nano crystal. CONSTITUTION: A tunnel insulation layer(20) is formed on a substrate(10). A first transition metal silicide film is formed on the tunnel insulation layer. A tunnel barrier film(40) is formed on the first transition metal silicide film. The second transition metal silicide film is formed on the tunnel barrier film. A control insulation layer(50) is formed on the second transition metal silicide film. The first and second transition metal silicide film are nano-crystallized with a thermal process.

Description

메모리 소자 및 그 제조 방법{Memory device and the fabricating method thereof}Memory device and its fabrication method

본 발명은 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전기적 손실을 줄이면서도 보다 안정적이고 저전압에서도 동작이 가능하며 고 집적도를 구현할 수 있는 나노 플로팅 게이트형 메모리 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device and a method of manufacturing the same, and more particularly, to a nano floating gate type memory device and a method of manufacturing the same, which can reduce electrical losses and are more stable, operate at low voltage, and realize high integration. .

반도체 메모리 소자는 데이터를 저장하는 방법에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분 지을 수 있다. 상기 비휘발성 메모리는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 메모리와는 달리 전원이 공급되지 않는 상태에서도 데이터를 유지하는 특성을 가진다.The semiconductor memory device may be classified into a volatile memory device and a nonvolatile memory device according to a method of storing data. The nonvolatile memory has a characteristic of maintaining data even when power is not supplied, unlike a volatile memory which loses stored data when power supply is cut off.

비휘발성 메모리 소자는 휴대폰, 디지털 카메라, MP3 플레이어, USB메모리 등 휴대가 가능하고 이동성이 요구되는 여러 소형 전자 기기와 메모리 카드 등의 데이터 저장 장치로 널리 사용되고 있는 플래시(flash memory) 메모리가 대표적인 예이다.Non-volatile memory devices are flash memory, which is widely used as data storage devices such as mobile phones, digital cameras, MP3 players, USB memory, and other portable electronic devices and memory cards that require mobility. .

플래시 메모리는 비휘발성 및 저전력 소모 특성으로 상기 응용예에 적합하여 휴대기기의 주 기억 소자로 사용되기 시작하였으며, 특히 DRAM보다 우수한 집적도로 인해 디지털 가전제품 등의 대용량 저장 매체로써 그 수요가 급속히 신장되고 있다. 또한, 최근에는 하나의 셀에 멀티비트 정보를 저장하는 MLC(multi level cell) 플래시 메모리가 사용되고 있다. MLC 메모리는 셀 사이즈를 감소시켜서 집적도를 향상시키는 장점이 있다.Flash memory has been used as a main memory device of portable devices due to its non-volatile and low power consumption characteristics. Especially, its demand is rapidly increasing as a mass storage medium such as digital home appliances due to better integration than DRAM. have. Recently, multi-level cell (MLC) flash memories that store multi-bit information in one cell have been used. MLC memory has the advantage of increasing the density by reducing the cell size.

최근 비휘발성 메모리 소자의 고집적화가 가속화됨에 따라, 단위 소자의 미세화, 보다 낮은 쓰기 전압 및 소거 전압을 구현하기 위한 노력이 계속되고 있다. 이러한 노력의 하나로, 최근 차세대 비휘발성 메모리로서 나노 결정을 전하 저장체로서 사용하는 메모리 소자 즉, 나노 플로팅 게이트형 메모리(Nano Floating Gate Memory) 소자에 대한 연구가 시작되었다.Recently, as the integration of nonvolatile memory devices is accelerated, efforts have been made to realize miniaturization of unit devices, lower write voltages, and erase voltages. As one of such efforts, a study has recently begun on a memory device using nanocrystals as a charge storage device, that is, a nano floating gate memory device, as a next-generation nonvolatile memory.

현재 나노 플로팅 게이트형 메모리 소자는 실리콘 나노 결정 또는 금속 나노 결정을 사용하고 있다. 상기 실리콘 나노 결정은 그 크기가 매우 작아 비휘발성 메모리 소자의 미세화에는 유리하나, 메모리 효과가 그리 크지 않아 이를 채용하는 비휘발성 메모리 소자의 동작 전압이 비교적 큰 단점이 있다. 또한, 전자 친화도가 큰 Au, Ag, Pt 등의 금속 나노 결정을 채용하는 비휘발성 메모리 소자의 경우, 동작 전압은 비교적 낮은 반면, 제조 공정시 금속막을 나노 결정화할 때 금속이 실리콘 내부로 확산할 가능성이 있으며, 실리콘 산화막과의 계면이 불안정한 단점이 있다.Currently, nano floating gate type memory devices use silicon nanocrystals or metal nanocrystals. The silicon nanocrystal is very small in size, which is advantageous for miniaturization of a nonvolatile memory device, but has a disadvantage in that the operating voltage of the nonvolatile memory device employing the silicon nanocrystal is relatively large. In addition, in the case of nonvolatile memory devices employing metal nanocrystals such as Au, Ag, and Pt, which have a high electron affinity, the operating voltage is relatively low. There is a possibility that the interface with the silicon oxide film is unstable.

상기한 바와 같은 문제점을 해결하기 위해, 동작 전압이 작으면서도 나노 결정 물질이 실리콘 내부로 확산하는 것을 억제할 수 있으며, 실리콘 산화막과의 계면이 안정하고, 하나의 셀에 멀티비트의 정보 저장이 가능한 메모리 소자 및 그 제조 방법을 제공한다.In order to solve the problems described above, it is possible to suppress the diffusion of the nanocrystalline material into the silicon while the operating voltage is small, the interface with the silicon oxide film is stable, and it is possible to store multi-bit information in one cell A memory device and a method of manufacturing the same are provided.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 소자 제조 방법은,Memory device manufacturing method according to an embodiment of the present invention for achieving the above object,

기판 위에 터널 절연막을 형성하는 단계; 상기 터널 절연막 위에 제1 전이금속 실리사이드막을 형성하는 단계; 상기 제1 전이금속 실리사이드막 위에 컨트롤 절연막을 형성하는 단계; 및, 열처리 공정을 수행하여 상기 제1 전이금속 실리사이드막을 나노 결정화하는 단계를 포함한다.Forming a tunnel insulating film on the substrate; Forming a first transition metal silicide film on the tunnel insulating film; Forming a control insulating film on the first transition metal silicide film; And nanocrystallizing the first transition metal silicide layer by performing a heat treatment process.

상기 제1 전이금속 실리사이드막 위에 터널 장벽막, 제2 전이금속 실리사이드막, 컨트롤 절연막을 순차적으로 형성한 후, 열처리 공정을 수행하여 상기 제1 및 제2 전이금속 실리사이드막을 나노 결정화하는 단계를 더 포함할 수 있다.And sequentially forming a tunnel barrier film, a second transition metal silicide film, and a control insulating film on the first transition metal silicide film, and then performing a heat treatment to nanocrystallize the first and second transition metal silicide films. can do.

상기 기판 위에 터널 절연막을 형성하는 단계는, 상기 기판에 핀(Fin) 구조물을 형성한 후, 상기 핀 구조물에 터널 절연막을 형성할 수도 있다.In the forming of the tunnel insulating layer on the substrate, after forming a fin structure on the substrate, the tunnel insulating layer may be formed on the fin structure.

상기 터널 절연막은 SiO2, SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 이루어지며, 건식 산화법, 스퍼터링법, 화학 기상 증착법, 원자층 적층법 중 어느 하나의 방법으로 형성하는 것이 바람직하다.The tunnel insulating layer may be formed of SiO 2 , SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2, or a multilayer thereof, and may be any one of a dry oxidation method, a sputtering method, a chemical vapor deposition method, and an atomic layer deposition method. It is preferable to form by the method.

상기 제1 및 제2 전이금속 실리사이드막은, 전이금속 실리사이드를 타겟 물질로 한 스퍼터링법으로 형성되는 것이 바람직하다.It is preferable that the said 1st and 2nd transition metal silicide film is formed by the sputtering method using the transition metal silicide as a target material.

상기 타겟 물질은, 니켈(Ni), 코발트(Co), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 또는 텅스텐(W) 중 적어도 어느 하나를 함유하는 것이 바람직하다.The target material preferably contains at least one of nickel (Ni), cobalt (Co), molybdenum (Mo), tantalum (Ta), titanium (Ti), or tungsten (W).

상기 터널 장벽막은 스퍼터링법 또는 화학 기상 증착법으로 형성되며, SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 이루어진 것이 바람직하다.The tunnel barrier film is formed by sputtering or chemical vapor deposition, and is preferably made of SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2, or a multilayer film thereof.

상기 콘트롤 절연막은 스퍼터링법, 화학 기상 증착법, 또는 원자층 증착법으로 형성되며, SiO2, SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 이루어진 것이 바람직하다.The control insulating film is formed by sputtering, chemical vapor deposition, or atomic layer deposition, and is preferably made of SiO 2 , SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2, or a multilayer thereof.

상기 열처리 공정은 질소 가스 또는 아르곤 가스 분위기에서 400 내지 1000℃의 온도로 30 내지 120초 동안 급속 열처리 방법(RTA; Rapid Thermal Annealing)으로 수행하는 것이 바람직하다.The heat treatment process is preferably carried out by Rapid Thermal Annealing (RTA) for 30 to 120 seconds at a temperature of 400 to 1000 ℃ in a nitrogen gas or argon gas atmosphere.

또한, 본 발명의 일 실시예에 따른 메모리 소자는,In addition, the memory device according to an embodiment of the present invention,

소스 영역, 드레인 영역, 및 채널 영역이 형성된 기판; 상기 채널 영역 위에 형성된 터널 절연층, 나노 크리스탈층, 컨트롤 절연층, 게이트 전극을 구비하고, 상기 나노 크리스탈층은 전이금속 실리사이드 나노 결정을 포함한다.A substrate on which a source region, a drain region, and a channel region are formed; And a tunnel insulating layer, a nano crystal layer, a control insulating layer, and a gate electrode formed on the channel region, wherein the nano crystal layer includes transition metal silicide nano crystals.

상기 터널 절연층과 컨트롤 절연층 사이에 터널 장벽층을 더 구비할 수 있고, 상기 나노 크리스탈층은 상기 터널 장벽층에 형성될 수 있다.A tunnel barrier layer may be further provided between the tunnel insulation layer and the control insulation layer, and the nanocrystal layer may be formed on the tunnel barrier layer.

상기 나노 크리스탈층은 상기 터널 장벽층에 복수층으로 형성될 수 있다.The nano crystal layer may be formed in a plurality of layers in the tunnel barrier layer.

상기 복수층으로 형성된 나노 크리스탈층은 서로 다른 물질로 형성되는 것이 바람직하다.The nano crystal layer formed of the plurality of layers is preferably formed of different materials.

상기 터널 장벽층은 상기 터널 절연층 및 컨트롤 절연층과 다른 물질로 형성되는 것이 바람직하다.The tunnel barrier layer is preferably formed of a material different from the tunnel insulation layer and the control insulation layer.

상기 터널 장벽층은 상기 터널 절연층 및 컨트롤 절연층보다 유전률이 큰 물질로 형성되는 것이 바람직하다.The tunnel barrier layer may be formed of a material having a higher dielectric constant than the tunnel insulation layer and the control insulation layer.

상기 터널 장벽층은 질화막이고, 상기 터널 절연층과 컨트롤 절연층은 산화막으로 형성되는 것이 바람직하다.Preferably, the tunnel barrier layer is a nitride film, and the tunnel insulating layer and the control insulating layer are formed of an oxide film.

상기 전이금속 실리사이드 나노 결정은 니켈(Ni), 코발트(Co), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 또는 텅스텐(W) 중 적어도 어느 하나를 함유하는 것이 바람직하다.The transition metal silicide nanocrystals preferably contain at least one of nickel (Ni), cobalt (Co), molybdenum (Mo), tantalum (Ta), titanium (Ti), or tungsten (W).

상기 전이금속 실리사이드 나노 결정은 8 내지 12 nm의 크기로 형성되는 것이 바람직하다.The transition metal silicide nano crystals are preferably formed in a size of 8 to 12 nm.

상기 기판은 터널 절연막이 형성된 핀 구조물을 구비할 수도 있다.The substrate may have a fin structure in which a tunnel insulating film is formed.

상기한 바와 같은 본 발명은, 동작 전압이 작으면서도 나노 결정 물질이 실리콘 내부로 확산하는 것을 억제할 수 있으며, 실리콘 산화막과의 계면이 안정하고, 하나의 셀에 멀티비트의 정보 저장이 가능한 메모리 소자를 제조할 수 있다.As described above, the present invention can suppress diffusion of a nanocrystalline material into silicon while having a small operating voltage, a stable interface with a silicon oxide film, and a multi-bit information storage device in one cell. Can be prepared.

또한, 본 발명의 메모리 소자에서, 전이금속 실리사이드 나노 결정은 순수한 금속 나노 결정과 유사한 특성을 가지므로 게이트 전극 및 채널 영역과 비교적 큰 용량성 결합을 나타내어, 소자 동작 전압을 낮출 수 있다.In addition, in the memory device of the present invention, since the transition metal silicide nanocrystals have properties similar to those of pure metal nanocrystals, they exhibit relatively large capacitive coupling with the gate electrode and the channel region, thereby lowering the device operating voltage.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, it should be noted that the same components or parts in the drawings represent the same reference numerals as much as possible. In describing the present invention, detailed descriptions of related well-known functions or configurations are omitted in order not to obscure the gist of the present invention.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 메모리 소자 제조 방법을 도시한 공정도, 도 10a 내지 도 17은 본 발명의 다른 실시예에 따른 메모리 소자 제조 방법을 도시한 공정도, 도 18은 본 발명의 메모리 소자 제조 방법에 따라 제조된 메모리 소자의 게이트 패턴을 나타낸 SEM(Scanning Electron Microscope) 사진, 도 19a 내지 도 19d는 본 발명에 따른 메모리 소자의 MOS 캐패시터 구조에서의 입력 전압(sweep voltage)에 따른 메모리 윈도우(thresholdvoltage)를 도시한 것으로써, 입력 전압이 각각 2V, 3V, 5V, 7V일 때의 메모리 윈도우를 도시한 그래프, 도 20은 본 발명에 따른 메모리 소자의 메모리 윈도우를 통계적 분포로 나타낸 그래프이다.1 to 9 are process diagrams illustrating a memory device manufacturing method according to an embodiment of the present invention, and FIGS. 10A to 17 are process diagrams illustrating a memory device manufacturing method according to another embodiment of the present invention, and FIG. 18. Is a scanning electron microscope (SEM) photograph showing a gate pattern of a memory device manufactured according to the method of fabricating the memory device of the present invention, and FIGS. 19A to 19D are input voltages of the MOS capacitor structure of the memory device according to the present invention. Fig. 20 is a graph showing memory windows when the input voltages are 2V, 3V, 5V, and 7V, respectively, and FIG. 20 shows a statistical distribution of the memory windows of the memory device according to the present invention. It is a graph.

도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 메모리 소자 제조 방법을 설명한다.A method of manufacturing a memory device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 through 9.

먼저, 도 1에 도시된 바와 같이, 실리콘 기판(10) 위에 터널 절연막(20)을 형성한다. 상기 실리콘 기판은 결정방향이 (100)인 P형 기판 또는 N형 기판을 사용하는 것이 바람직하다.First, as shown in FIG. 1, the tunnel insulating film 20 is formed on the silicon substrate 10. The silicon substrate is preferably a P-type substrate or an N-type substrate having a crystal direction of (100).

상기 터널 절연막(20)은 게이트로부터 전계가 형성되었을 때 채널 영역에서 전자가 터널 절연막을 뚫고 스토리지 노드인 나노 결정으로 트랩되어야 하므로 상기 터널 절연막의 두께는 얇아야 한다. 상기 터널 절연막은 약 3 ~ 10 nm가 바람직하다. 터널 절연막의 두께가 3 nm보다 작으면, 절연 효과를 달성할 수 없으며, 10 nm보다 크면 게이트로부터의 전계 형성시 전자가 터널링 할 수 없게 된다.When the electric field is formed from the gate, the tunnel insulating layer 20 must have a thin thickness because electrons must penetrate the tunnel insulating layer and be trapped by the nanocrystal, which is a storage node. The tunnel insulating film is preferably about 3 to 10 nm. If the thickness of the tunnel insulating film is smaller than 3 nm, the insulating effect cannot be achieved, and if the thickness of the tunnel insulating film is larger than 10 nm, electrons cannot tunnel when forming an electric field from the gate.

상기 터널 절연막(20)은 건식 산화법을 이용하여 실리콘 산화물(SiO2)을 주로 사용하여 형성하는 것이 바람직하며, 이외에도 스퍼터링법, 화학 기상 증착법, 원자층 적층법 등의 방법으로 실리콘 산화질화물(SiON), 실리콘 질화물(Si3N4), 알루미늄 산화물(Al2O3), 하퓨늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 또는 다층박막으로 형성할 수도 있다. The tunnel insulating film 20 is preferably formed using silicon oxide (SiO 2 ) using a dry oxidation method, and in addition, silicon oxynitride (SiON) by a method such as sputtering, chemical vapor deposition, or atomic layer deposition. , Silicon nitride (Si 3 N 4 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), or a multilayer thin film.

그 다음, 도 2에 도시된 바와 같이, 상기 터널 절연막(20) 상에 제1 전이금 속 실리사이드막(31), 터널 장벽막(40), 제2 전이금속 실리사이드막(32), 컨트롤 절연막(50)을 순차적으로 형성한다. 본 실시예에서는 제1, 제2 전이금속 실리사이드막의 재료로써 니켈을 함유한 니켈 실리사이드막을 예시하여 설명한다. 물론, 이에 한정되지 않으며, 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2), 티타늄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi2), 그리고 두가지 이상의 전이금속이 함유된 금속 실리사이드 등을 제1 및 제2 전이금속 실리사이드막의 재료로써 사용할 수 있다.Next, as shown in FIG. 2, the silicide film 31 in the first transition metal 31, the tunnel barrier film 40, the second transition metal silicide film 32, and the control insulating film on the tunnel insulating film 20 are formed. 50) are formed sequentially. In this embodiment, a nickel silicide film containing nickel as a material of the first and second transition metal silicide films will be described. Of course, the present invention is not limited thereto and includes cobalt silicide (CoSi 2 ), molybdenum silicide (MoSi 2 ), tantalum silicide (TaSi 2 ), titanium silicide (TiSi 2 ), tungsten silicide (WSi 2 ), and two or more transition metals. Metal silicide or the like can be used as the material for the first and second transition metal silicide films.

상기 제1 니켈 실리사이드막(31)은 터널 절연막(20) 위에 니켈을 증착한 후, 이 니켈을 실리사이드화하여 상기 제1 니켈 실리사이드막(31)을 형성할 수도 있으나, 니켈 실리사이드를 타겟 물질로 하여 아르곤 가스 분위기에서 스퍼터링법으로 형성하는 것이 바람직하다. 스퍼터링법으로 형성하면 니켈 실리사이드막의 조성비를 균일하게 할 수 있고, 또한 공정 단계를 하나의 단계로 간소화시킬 수 있게 되어 비용을 절감시킬 수 있다. 이는 후술하는 제2 니켈 실리사이드막(32)에 대해서도 마찬가지이다.The first nickel silicide layer 31 may deposit nickel on the tunnel insulating layer 20, and then silicide the nickel to form the first nickel silicide layer 31, but using nickel silicide as a target material. It is preferable to form by sputtering method in argon gas atmosphere. Formation by the sputtering method makes it possible to make the composition ratio of the nickel silicide film uniform, and also to simplify the processing steps in one step, thereby reducing the cost. The same applies to the second nickel silicide film 32 described later.

상기 제1 니켈 실리사이드막(31)은 후술하는 열처리 공정을 통하여 나노 결정화되므로, 나노 결정의 크기를 작게 하기 위하여 상기 제1 니켈 실리사이드막(31)의 두께가 얇아야 한다. 이를 위해 상기 제1 니켈 실리사이드막(31)은 2.5 내지 3.5 nm의 두께로 형성하는 것이 바람직하다. 보다 바람직하게는 3 nm의 두께로 형성한다. Since the first nickel silicide layer 31 is nanocrystallized through a heat treatment process to be described later, the thickness of the first nickel silicide layer 31 should be thin in order to reduce the size of the nanocrystals. To this end, the first nickel silicide layer 31 is preferably formed to a thickness of 2.5 to 3.5 nm. More preferably, it is formed to a thickness of 3 nm.

그 다음, 상기 제1 니켈 실리사이드막(31) 상에 터널 장벽막(40)을 형성한다. 상기 터널 장벽막(40)은 이후의 열처리 공정에 의해 형성되는 나노 결정들(도 3의 31a 참조)을 분리시키며, 전자가 나노 결정 안에서 빠져나가는 것을 방지하는 장벽 역할을 한다. 또한, 마찬가지로 이후의 열처리 공정에 의해 제2 니켈 실리사이드막이 변태된 나노 결정들(도 3의 32a 참조)과의 터널 장벽막으로 전계에 의해 전자가 순차적으로 트랩이 되도록 하여 멀티 레벨 셀(Multi level cell: MLC) 동작이 가능하게 한다. 상기 터널 장벽막(40)은 스퍼터링법이나 화학 기상 증착법을 사용하여 실리콘 산화물(SiO2)보다 유전율이 큰 물질로 형성되는 것이 바람직하다. 한편, 산화막에 비해 질화막은 전하 트랩(charge trap) 특성이 우수하여 전하 누수를 방지할 수 있고, 유전율이 높아서 낮은 전압으로도 구동이 가능하므로, 상기 터널 장벽막(40)으로 실리콘 질화물인 SiON, Si3N4를 사용하는 것이 바람직하다. 또한, 높은 유전율을 가지는 Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 형성할 수도 있다. 이때, 상기 터널 장벽막(40)은 3 내지 15 nm의 두께로 형성되는 것이 바람직하다. 3 nm 미만이면 장벽으로서의 기능을 기대하기 어렵고, 15 nm를 초과하면 전계에 의해 전자가 순차적으로 트랩되기 어렵기 때문에 상기 범위로 형성되는 것이 바람직하다.Next, a tunnel barrier layer 40 is formed on the first nickel silicide layer 31. The tunnel barrier layer 40 separates nanocrystals (see 31a of FIG. 3) formed by a subsequent heat treatment process, and serves as a barrier to prevent electrons from escaping from the nanocrystals. In addition, as a tunnel barrier film with nanocrystals (see 32a in FIG. 3) where the second nickel silicide film is transformed by a subsequent heat treatment process, electrons are sequentially trapped by an electric field, thereby multi-level cells. : MLC) operation is possible. The tunnel barrier layer 40 is preferably formed of a material having a higher dielectric constant than silicon oxide (SiO 2 ) by sputtering or chemical vapor deposition. On the other hand, since the nitride film has better charge trap characteristics than the oxide film to prevent charge leakage and can be driven at a low voltage due to its high dielectric constant, the tunnel barrier film 40 includes silicon nitride, SiON, It is preferable to use Si 3 N 4 . Further, it may be formed of Al 2 O 3 , HfO 2 , ZrO 2, or a multilayer film thereof having a high dielectric constant. In this case, the tunnel barrier film 40 is preferably formed to a thickness of 3 to 15 nm. If it is less than 3 nm, it is difficult to expect a function as a barrier, and if it is more than 15 nm, electrons are not trapped sequentially by an electric field.

그 다음, 상기 터널 장벽막(40) 위에 제2 니켈 실리사이드막(32)을 형성한다. 상기 제2 니켈 실리사이드막은 이후의 열처리 공정으로 나노 결정화될 때, 나노 결정의 밀도를 높일 수 있으며 MLC 동작이 용이하도록 한다. 상기 제2 니켈 실 리사이드막(32)은 상기 제1 니켈 실리사이드막(31)과 같은 방법으로 형성한다. 또한, 상기 제2 니켈 실리사이드막(32)은 제1 니켈 실리사이드막(31)과 다른 물질인 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2), 티타늄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi2) 등으로 대체 할 수 있다.Next, a second nickel silicide layer 32 is formed on the tunnel barrier layer 40. When the second nickel silicide layer is nanocrystallized by a subsequent heat treatment process, the second nickel silicide layer may increase the density of the nanocrystals and facilitate the MLC operation. The second nickel silicide layer 32 is formed in the same manner as the first nickel silicide layer 31. In addition, the second nickel silicide layer 32 may be formed of cobalt silicide (CoSi 2 ), molybdenum silicide (MoSi 2 ), tantalum silicide (TaSi 2 ), or titanium silicide (TiSi 2). ), Tungsten silicide (WSi 2 ), and the like.

그 다음, 상기 제2 니켈 실리사이드막(32) 위에 컨트롤 절연막(50)을 형성한다. 상기 컨트롤 절연막(50)은 전자가 게이트 전극으로 이동하는 것을 막아주는 역할을 한다. 상기 컨트롤 절연막(50)은 스퍼터링법으로 형성할 수 있으며, 이외에도 화학 기상 증착법, 원자층 증착법 등의 방법으로도 형성할 수 있다. 상기 컨트롤 절연막(50)은 너무 얇을 경우 나노 결정에 트랩된 전자가 게이트 전극으로 터널링이 일어나 저장된 데이터를 잃을 수 있기 때문에, 약 20 내지 50 nm의 두께로 형성되는 것이 바람직하다. 상기 컨트롤 절연막(50)은 SiO2으로 형성하는 것이 바람직하며, 이외에도 SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 형성할 수도 있다.Next, a control insulating film 50 is formed on the second nickel silicide film 32. The control insulating layer 50 prevents electrons from moving to the gate electrode. The control insulating film 50 may be formed by sputtering, or may be formed by a method such as chemical vapor deposition or atomic layer deposition. When the control insulating film 50 is too thin, the electrons trapped in the nanocrystals may be tunneled to the gate electrode and lose the stored data. Therefore, the control insulating film 50 may be formed to a thickness of about 20 to 50 nm. The control insulating film 50 is preferably formed of SiO 2 , and may be formed of SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2, or a multilayer thereof.

그 다음, 도 3에 도시된 바와 같이, 컨트롤 절연막(50)을 형성한 후 열처리 공정을 수행한다. 열처리 공정을 수행하여 상기 제1, 제2 니켈 실리사이드막(31, 32)을 나노 결정(31a, 32a)으로 변태시킨다.Next, as shown in FIG. 3, a heat treatment process is performed after the control insulating film 50 is formed. The heat treatment process is performed to transform the first and second nickel silicide layers 31 and 32 into nanocrystals 31a and 32a.

열처리 공정은 전이금속 실리사이드의 물질에 따라 다르나, 온도와 시간이 클수록 나노 결정의 크기가 커질 수 있다. 상기 열처리는 질소나 아르곤 가스 분위 기에서 진행하는 것이 바람직하다. 상기 열처리 공정을 통하여 8 내지 12 nm 직경의 나노 결정을 형성하는 것이 바람직하며, 특히 나노 결정의 직경이 평균 10 nm 크기 이하가 되도록 하는 것이 더욱 바람직하다. 나노 결정는 상기 전이금속 실리사이드막의 두께 조절과 상기 열처리 과정의 온도와 시간에 큰 영향을 받는데, 8 내지 12 nm 직경을 가지며 평균 10 nm 이하의 나노 결정을 형성하기 위해선 3 nm로 니켈 실리사이드막(31, 32)을 형성하고, 아르곤 또는 질소 가스 분위기에서 400 내지 1000℃ 온도로 30 내지 120초 동안 급속 열처리 공정(Rapid Thermal Annealing: RTA)으로 열처리하는 것이 바람직하다.The heat treatment process depends on the material of the transition metal silicide, but the larger the temperature and time, the larger the size of the nanocrystals. The heat treatment is preferably carried out in a nitrogen or argon gas atmosphere. It is preferable to form nanocrystals having a diameter of 8 to 12 nm through the heat treatment process, and in particular, the nanocrystals have an average diameter of 10 nm or less. The nanocrystals are greatly influenced by the thickness control of the transition metal silicide film and the temperature and time of the heat treatment process. In order to form nanocrystals having a diameter of 8 to 12 nm and an average of 10 nm or less, the nickel silicide film (31, 32), and heat treatment by rapid thermal annealing (RTA) for 30 to 120 seconds at 400 to 1000 ℃ temperature in an argon or nitrogen gas atmosphere.

그 다음, 도 4에 도시된 바와 같이, 상기 컨트롤 절연막(50) 위에 하드 마스크막(60)을 형성한다. 상기 하드마스크막(60)은 게이트 적층물(20 ~ 50)의 측면을 식각을 하기 위한 마스크이다. 상기 하드마스크막(60)은 스퍼터링법이나 열 기상 증착법 등을 방법으로 형성할 수 있으며, 식각이 가능한 금속이나 금속 실리사이드 계열 등으로 형성할 수 있다.Next, as shown in FIG. 4, a hard mask layer 60 is formed on the control insulating layer 50. The hard mask layer 60 is a mask for etching side surfaces of the gate stacks 20 to 50. The hard mask layer 60 may be formed by a sputtering method, a thermal vapor deposition method, or the like, and may be formed of an etchable metal or a metal silicide series.

그 다음, 도 5에 도시된 바와 같이, 상기 하드 마스크막(60)을 마스크로 이용하여 컨트롤 절연막(50), 나노 결정(31a, 32a)이 형성된 터널 장벽막(40), 터널 절연막(20)을 반응성 이온 에칭법(Reactive Ion Etch: RIE)으로 식각한다. 상기 식각 공정은 소자간의 분리를 목적으로 한다. 상기 식각 공정은 산화물, 질화물 또는 산화질화물을 식각하기 위하여 CF4, CHF3 등 또는 이들 계열의 혼합 가스를 이용하여 식각한다. 예를 들면 SiO2와 Si3N4를 식각하기 위해서는 CF4가스를 사용하는 것이 바람직하다. 그 결과, 실리콘 기판(10) 위에는 터널 절연막 패턴(21), 니켈 실리사이드 나노 결정(31a, 32a)이 함유된 터널 장벽막 패턴(41), 컨트롤 절연막 패턴(51)이 순차적으로 형성된다.Next, as shown in FIG. 5, the control insulating film 50, the tunnel barrier film 40 having the nanocrystals 31a and 32a formed thereon, and the tunnel insulating film 20 using the hard mask film 60 as a mask. Is etched by Reactive Ion Etch (RIE). The etching process aims at separation between the devices. In the etching process, CF 4 , CHF 3, etc. or a mixed gas of these series are etched to etch oxides, nitrides, or oxynitrides. For example, in order to etch SiO 2 and Si 3 N 4 , it is preferable to use CF 4 gas. As a result, the tunnel insulation film pattern 21, the tunnel barrier film pattern 41 containing the nickel silicide nanocrystals 31a and 32a, and the control insulation film pattern 51 are sequentially formed on the silicon substrate 10.

그 다음, 도 6 및 도 7에 도시된 바와 같이, 화학 기상 증착법 또는 스퍼터링법으로 기판 전면에 보호막(70)을 형성한 후, 식각 공정을 수행하여 게이트 적층물 패턴(21 ~ 51)의 측면에만 보호막 패턴(71)이 형성되도록 한다.Next, as shown in FIGS. 6 and 7, after the protective film 70 is formed on the entire surface of the substrate by chemical vapor deposition or sputtering, an etching process is performed to only the side surfaces of the gate stack patterns 21 to 51. The protective film pattern 71 is formed.

상기 보호막 패턴(71)은 소자를 보호하기 위한 것으로, 내부로는 나노 결정에 트랩되어진 전자의 손실을 줄일 수 있으며, 외부로는 이물질 등으로 인한 소자의 오염 등을 방지할 수 있게 한다. 상기 보호막(70)은 SiO2를 사용하는 것이 바람직하나, 이에 한정되지 않고 다른 산화물이나 질화물을 사용할 수도 있다.The protective layer pattern 71 is to protect the device, and to reduce the loss of electrons trapped in the nanocrystals inside, and to prevent contamination of the device due to foreign matters. SiO 2 is preferably used as the passivation layer 70, but is not limited thereto. Other oxides or nitrides may be used.

그 다음, 도 8에 도시된 바와 같이, 상기 하드 마스크막(60)을 식각하여 제거한 후, 그 자리에 게이트 전극 물질을 증착하고 식각하여 게이트 전극(80)을 형성한다. 상기 게이트 전극(80)은 스퍼터링법이나 열 기상 증착법으로 알루미늄, 금, 구리 등을 사용하여 형성할 수 있으며, 또한 금속 실리사이드일 수도 있다. 이때, 게이트 전극과 컨트롤 절연막과의 접착력 향상을 위해 크롬 등을 접착막으로 사용할 수도 있다.Next, as shown in FIG. 8, after the hard mask layer 60 is etched and removed, a gate electrode material is deposited and etched in place to form the gate electrode 80. The gate electrode 80 may be formed using aluminum, gold, copper, or the like by sputtering or thermal vapor deposition, or may be a metal silicide. In this case, in order to improve adhesion between the gate electrode and the control insulating film, chromium or the like may be used as the adhesive film.

그 다음, 도 9에 도시된 바와 같이, 상기 보호막 패턴(71) 및 게이트 전극(80)을 마스크 삼아 기판 전면에 인(P)이나 붕소(B)를 주입하여 기판 상부에 소스 영역(S)과 드레인 영역(D)을 형성한 후, 상기 소스 영역과 드레인 영역을 통전 시키는 소스 전극(미도시)과 드레인 전극(미도시)을 형성한다. 상기 소스 전극과 드레인 전극은 알루미늄, 금, 구리 등으로 형성할 수 있으며, 또한 금속 실리사이드일 수도 있다.Next, as shown in FIG. 9, phosphorus (P) or boron (B) is implanted into the entire surface of the substrate using the passivation layer pattern 71 and the gate electrode 80 as a mask, and the source region S is formed on the substrate. After the drain region D is formed, a source electrode (not shown) and a drain electrode (not shown) for energizing the source region and the drain region are formed. The source electrode and the drain electrode may be formed of aluminum, gold, copper, or the like, and may also be a metal silicide.

상기와 같은 과정을 통해 제조된 메모리 소자는, 도 9에 도시된 바와 같이, 기판(10)에 인이나 붕소가 주입된 소스 영역(S) 및 드레인 영역(D)이 형성되고, 상기 소스 드레인 영역 사이에 전자가 이동하는 채널 영역(미도시)이 형성된다. 그리고, 상기 채널 영역 위에는 터널 절연막 패턴(21)(이하 '터널 절연층'이라 한다), 컨트롤 절연막 패턴(51)(이하 '컨트롤 절연층'이라 한다) 및 게이트 전극(80)이 형성되고, 상기 터널 절연층(21)과 컨트롤 절연층(51) 사이에는 터널 장벽막 패턴(41)(이하 '터널 장벽층'이라 한다)이 형성된다. 상기 터널 장벽층의 상부 및 하부에는 전이금속 실리사이드 나노 결정(31a, 32a)을 포함하는 나노 크리스탈층이 형성된다. 한편, 산화막에 비해 질화막은 전하 트랩(charge trap) 특성이 우수하여 전하 누수를 방지할 수 있고, 유전율이 높아서 낮은 전압으로도 구동이 가능하므로, 산화막으로 터널 절연층과 컨트롤 절연층을 형성하고 질화막으로 터널 장벽층을 형성하는 것이 바람직하다. 각층의 재료, 두께 등은 전술한 바와 같으므로 이에 대한 설명은 생략한다.As shown in FIG. 9, in the memory device manufactured through the above process, a source region S and a drain region D in which phosphorus or boron are implanted are formed in the substrate 10, and the source drain region A channel region (not shown) through which electrons move is formed. In addition, a tunnel insulation layer pattern 21 (hereinafter referred to as a tunnel insulation layer), a control insulation layer pattern 51 (hereinafter referred to as a control insulation layer), and a gate electrode 80 are formed on the channel region. A tunnel barrier layer pattern 41 (hereinafter referred to as a tunnel barrier layer) is formed between the tunnel insulation layer 21 and the control insulation layer 51. Nanocrystal layers including transition metal silicide nanocrystals 31a and 32a are formed on upper and lower portions of the tunnel barrier layer. On the other hand, since the nitride film has better charge trap characteristics than the oxide film to prevent charge leakage and can be driven at a low voltage due to its high dielectric constant, the nitride film forms a tunnel insulating layer and a control insulating layer, and the nitride film is formed. It is preferable to form the tunnel barrier layer. Since the material, thickness, etc. of each layer are as mentioned above, the description is abbreviate | omitted.

이와 같이 구성되는 메모리 소자에서 상기 게이트 전극에 전압이 인가되면 터널 절연층을 터널링한 전하는 나노 크리스탈층에 있는 전이금속 실리사이드 나노 결정에 저장되는데, 인가되는 전압에 따라 터널 장벽층의 상부 또는 하부에 있는 전이금속 실리사이드 나노 결정에 저장되어 하나의 셀에 멀티비트의 정보 저장이 가능하다. 또한, 상기 메모리 소자는 전이금속 실리사이드 나노 결정을 전하 저장체로 사용하므로 그 크기가 매우 작아 비휘발성 메모리 소자의 미세화에 매우 유리하다. 또한, 전이금속 실리사이드 나노 결정은 순수한 금속 나노 결정과 유사한 특성을 가지므로 게이트 전극 및 채널 영역과 비교적 큰 용량성 결합을 나타내어, 소자 동작 전압을 낮출 수 있다. 또한, 금속 나노 결정과는 달리, 결정화할 때 실리콘 내부로의 나노 결정 물질의 확산이 억제되어, 실리콘 산화막과의 계면이 안정하다는 장점이 있다.When a voltage is applied to the gate electrode in the memory device configured as described above, charges tunneling the tunnel insulation layer are stored in the transition metal silicide nanocrystals in the nanocrystal layer, which is located above or below the tunnel barrier layer according to the applied voltage. It is stored in the transition metal silicide nanocrystals, enabling multi-bit information storage in one cell. In addition, since the memory device uses transition metal silicide nanocrystals as a charge storage body, its size is very small, which is very advantageous for miniaturization of nonvolatile memory devices. In addition, since the transition metal silicide nanocrystals have properties similar to those of pure metal nanocrystals, they exhibit relatively large capacitive coupling with the gate electrode and the channel region, thereby lowering the device operating voltage. In addition, unlike metal nanocrystals, diffusion of nanocrystal materials into silicon is suppressed during crystallization, and thus, an interface with a silicon oxide film is stable.

상기에서는 터널 절연층 및 컨트롤 절연층 사이에 별도의 터널 장벽층을 형성하고, 터널 장벽층의 상부 및 하부에 나노 크리스탈층을 형성하였으나, 이와는 달리 별도의 터널 장벽층을 형성하지 않고 터널 절연층과 컨트롤 절연층 사이에 나노 크리스탈층을 형성할 수 있다. 상기 터널 절연층과 컨트롤 절연층의 재료, 두께 등은 전술한 바와 같으므로 이에 대한 설명은 생략한다.In the above, a separate tunnel barrier layer is formed between the tunnel insulation layer and the control insulation layer, and a nano crystal layer is formed on the top and the bottom of the tunnel barrier layer. However, the tunnel insulation layer and the tunnel insulation layer do not form a separate tunnel barrier layer. A nanocrystal layer can be formed between the control insulating layers. Materials, thicknesses, and the like of the tunnel insulation layer and the control insulation layer are as described above, and thus description thereof will be omitted.

이를 제조하기 위해선 기판 위에 터널 절연막, 전이금속 실리사이드막, 컨트롤 절연막을 순차적으로 형성한 후, 열처리한다. 열처리 공정의 조건은 전술한 바와 같다.In order to manufacture this, a tunnel insulating film, a transition metal silicide film, and a control insulating film are sequentially formed on a substrate, and then heat-treated. The conditions of the heat treatment process are as described above.

그 다음, 게이트 구조물(터널 절연막, 전이금속 실리사이드막, 컨트롤 절연막이 적층된 구조물)을 패터닝한 후, 게이트 전극을 형성하여 터널 절연층, 나노 크리스탈층, 콘트롤 절연층, 게이트 전극이 순차적으로 적층된 메모리 소자를 형성한다. 여기서, 상기 나노 크리스탈층이 하나의 층으로 형성된 경우를 예시하였으 나, 이에 한정되지 않고, 터널 절연막과 전이금속 실리사이드막을 반복적으로 적층한 다음, 열처리하여 2개 이상의 복수층으로 형성할 수도 있다.Next, the gate structure (a structure in which the tunnel insulation film, the transition metal silicide film, and the control insulation film are stacked) is patterned, and then a gate electrode is formed to sequentially stack the tunnel insulation layer, the nano crystal layer, the control insulation layer, and the gate electrode. A memory element is formed. Here, the case where the nanocrystal layer is formed of one layer is illustrated, but is not limited thereto. The tunnel insulating layer and the transition metal silicide layer may be repeatedly stacked, and then heat treated to form two or more layers.

도 10a 내지 도 14를 참조하여 본 발명의 다른 실시예에 따른 메모리 소자 제조 방법을 설명한다.A method of manufacturing a memory device according to another exemplary embodiment of the present invention will be described with reference to FIGS. 10A through 14.

먼저, 도 10a 내지 10c에 도시된 바와 같이, 실리콘 기판(100)에 핀(Fin) 구조물(110)을 형성한다. 핀 구조물이 형성될 부분에만 마스크(111)를 형성한 후, 식각 공정을 수행하고 마스크(111)가 있는 상태로 산화 공정을 진행하여 핀 구조물 이외의 기판 상부에 패시베이션 절연막(120)을 형성한다. 상기 패시베이션 절연막(120) 위에는 이후의 공정에서 게이트 전극(800)이 형성되므로, 절연성 확보를 위해 50 내지 100 nm의 두께로 형성하는 것이 바람직하다.First, as shown in FIGS. 10A to 10C, the fin structure 110 is formed on the silicon substrate 100. After forming the mask 111 only on the portion where the fin structure is to be formed, the etching process is performed and an oxidation process is performed in a state where the mask 111 is present to form the passivation insulating layer 120 on the substrate other than the fin structure. Since the gate electrode 800 is formed on the passivation insulating layer 120 in a subsequent process, it is preferable to form a thickness of 50 to 100 nm to ensure insulation.

그 다음, 상기 마스크(111)를 제거한 후, 다시 산화 공정을 진행하여 핀 구조물(110) 표면으로부터 소정의 깊이로 터널 절연막(200)을 형성한다. 상기 터널 절연막(200)은 전술한 일 실시예와 같은 이유로 3 내지 10 nm의 두께로 형성하는 것이 바람직하다.Next, after the mask 111 is removed, the oxidation process is performed again to form the tunnel insulation layer 200 at a predetermined depth from the surface of the fin structure 110. The tunnel insulating layer 200 is preferably formed to a thickness of 3 to 10 nm for the same reason as the above-described embodiment.

그 다음, 도 11에 도시된 바와 같이, 상기 기판(100) 위에 제1 전이금속 실리사이드막, 터널 장벽막(400), 제2 전이금속 실리사이드막, 컨트롤 절연막(500)을 순차적으로 형성한다. 상기 제1 전이금속 실리사이드막, 터널 장벽막(400), 제2 전이금속 실리사이드막, 컨트롤 절연막(500) 각각의 재료 물질 종류와 두께, 그 형성 방법은 전술한 일 실시예와 동일하므로, 이에 대한 설명은 생략한다.Next, as shown in FIG. 11, a first transition metal silicide film, a tunnel barrier film 400, a second transition metal silicide film, and a control insulating film 500 are sequentially formed on the substrate 100. Since the material type and thickness of each of the first transition metal silicide layer, the tunnel barrier layer 400, the second transition metal silicide layer, and the control insulating layer 500 are the same as those of the above-described embodiment, Description is omitted.

또한, 전술한 일 실시예와 동일하게 상기 제1, 제2 전이금속 실리사이드막의 재료로써 니켈을 함유한 제1, 제2 니켈 실리사이드막(310, 320)을 예시하여 설명한다. 물론, 이에 한정되지 않으며, 코발트 실리사이드(CoSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2), 티타늄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi2) 등을 제1 및 제2 전이금속 실리사이드막의 재료로써 사용할 수 있다. In addition, the first and second nickel silicide films 310 and 320 containing nickel as the material of the first and second transition metal silicide films will be described in the same manner as in the above-described embodiment. Of course, the present invention is not limited thereto, and the first and second transition metals include cobalt silicide (CoSi 2 ), molybdenum silicide (MoSi 2 ), tantalum silicide (TaSi 2 ), titanium silicide (TiSi 2 ), tungsten silicide (WSi 2 ), and the like. It can be used as a material of the silicide film.

그 다음, 도 12에 도시된 바와 같이, 열처리 공정을 수행하여 상기 제1, 제2 니켈 실리사이드막(310, 320)을 나노 결정(310a, 320a)으로 형성한다. 상기 열처리 공정의 가스 분위기, 온도, 시간 등의 조건은 전술한 일 실시예와 동일하며, 나노 결정의 크기도 동일하므로 이에 대한 설명은 생략한다.Next, as shown in FIG. 12, the first and second nickel silicide layers 310 and 320 are formed of nanocrystals 310a and 320a by performing a heat treatment process. Conditions such as gas atmosphere, temperature, time, and the like of the heat treatment process are the same as in the above-described embodiment, and the size of the nanocrystals is also the same, a description thereof will be omitted.

그 다음, 도 13에 도시된 바와 같이, 상기 컨트롤 절연막(500) 위에 하드 마스크막(600)을 형성한 후, 기판 전면을 식각한다. 이때, 하드 마스크막(600)은 게이트 적층물(200 ~ 500)의 측면을 감싸도록 형성한다. 식각의 종류와 식각 가스 등의 조건의 전술한 일 실시예와 동일하다. 다만, 식각 공정 진행 시간을 조절하여 패시베이션 절연막(120)은 식각이 되지 않도록 한다.Next, as shown in FIG. 13, after forming the hard mask film 600 on the control insulating film 500, the entire surface of the substrate is etched. In this case, the hard mask layer 600 is formed to surround side surfaces of the gate stacks 200 to 500. Types of etching and conditions such as etching gas are the same as in the above-described embodiment. However, the passivation insulating layer 120 is not etched by adjusting the etching process progress time.

그 다음, 하드 마스크막(600)을 제거하면, 도 14에 도시된 바와 같이, 실리콘 기판(100) 위에는 니켈 실리사이드 나노 결정(310a, 320a)이 함유된 터널 장벽막 패턴(410), 컨트롤 절연막 패턴(510)이 순차적으로 형성된다.Next, when the hard mask layer 600 is removed, as shown in FIG. 14, the tunnel barrier layer pattern 410 and the control insulating layer pattern containing nickel silicide nanocrystals 310a and 320a are formed on the silicon substrate 100. 510 is formed sequentially.

여기서, 도 13 및 도 14는 상기 제1, 제2 니켈 실리사이드막(310, 320)을 열처리한 후, 식각 공정을 진행하는 것으로 되어 있으나, 도 15 및 도 16에 도시된 바와 같이, 식각 공정을 먼저 진행하여 제1 니켈 실리사이드막 패턴(311), 터널 장벽막 패턴(410), 제2 니켈 실리사이드막 패턴(321), 컨트롤 절연막 패턴(510)을 순차적으로 형성한 다음, 열처리 공정을 진행하여 니켈 실리사이드 나노 결정(310a, 320a)을 형성할 수도 있다.13 and 14 illustrate an etching process after the first and second nickel silicide layers 310 and 320 are heat treated, but as illustrated in FIGS. 15 and 16, the etching process may be performed. First, the first nickel silicide layer pattern 311, the tunnel barrier layer pattern 410, the second nickel silicide layer pattern 321, and the control insulation layer pattern 510 are sequentially formed, followed by a heat treatment process. The silicide nanocrystals 310a and 320a may be formed.

그 다음, 도 17에 도시된 바와 같이, 기판 전면에 스퍼터링법이나 열 기상 증착법으로 알루미늄, 금, 구리, 또는 금속 실리사이드 등을 증착하여 게이트 전극(800)을 형성한다. 이때, 크롬을 게이트 전극의 접착막으로 사용할 수도 있다. 이후, 통상의 후속 공정을 진행하여 소스 영역(미도시)과 드레인 영역(미도시)을 형성한 다음, 소스 전극(미도시)과 드레인 전극(미도시)을 형성한다. 상기 소스 전극과 드레인 전극은 알루미늄, 금, 구리 등으로 형성할 수 있으며, 또한 금속 실리사이드일 수도 있다.Next, as shown in FIG. 17, aluminum, gold, copper, metal silicide, or the like is deposited on the entire surface of the substrate by sputtering or thermal vapor deposition to form the gate electrode 800. At this time, chromium may be used as the adhesive film of the gate electrode. Thereafter, a normal subsequent process is performed to form a source region (not shown) and a drain region (not shown), and then a source electrode (not shown) and a drain electrode (not shown) are formed. The source electrode and the drain electrode may be formed of aluminum, gold, copper, or the like, and may also be a metal silicide.

도 18은 전술한 제조 방법에 따라 제조된 메모리 소자의 게이트 패턴을 나타낸 SEM(Scanning Electron Microscope) 사진이다. 여기서, A 영역은 실리콘 기판, B 영역은 터널 절연층 및 나노 결정이 함유된 터널 장벽층, C 영역은 콘트롤 절연층, D 영역은 게이트 전극이다. 도시된 바와 같이, 터널 장벽층의 상부와 하부 각각에는 다수개의 니켈 실리사이드 나노 결정(N)이 이격되어 형성되어 있고, 이 나노 결정이 터널 절연막을 터널링한 전자를 포획하여 데이터를 저장하는 역할을 한다. 또한, 이 나노 결정은 터널 장벽막의 상부와 하부에 정렬되어 형성되어, 하나의 셀에서 멀티비트의 정보 저장이 가능하게 한다.FIG. 18 is a scanning electron microscope (SEM) photograph showing a gate pattern of a memory device manufactured according to the above-described manufacturing method. Here, region A is a silicon substrate, region B is a tunnel barrier layer and a tunnel barrier layer containing nanocrystals, region C is a control insulation layer, and region D is a gate electrode. As shown, a plurality of nickel silicide nanocrystals (N) are formed on each of the upper and lower portions of the tunnel barrier layer, and the nanocrystals capture the electrons tunneling the tunnel insulation layer and store data. . In addition, the nanocrystals are formed on top and bottom of the tunnel barrier film, enabling multi-bit information storage in one cell.

도 19는 본 발명에 따른 메모리 소자의 게이트 전압에 따른 커패시턴스의 변 화를 도시한 것이다. 도 19에서 -■-, -●-, -▲-, -★- 로 도시된 그래프들은 게이트 전압을 -2V에서 2V로, -3V에서 3V로, -5V에서 5V로, -7V에서 7V로 변화시킴에 따라 얻어진 메모리 소자의 커패시턴스(Capacitance) 값을 나타낸 것이다. 각각의 쓰기 전압과 소거 전압은 일정한 범위의 값을 가지며, 게이트 전압의 크기가 커짐에 따라 메모리 윈도우가 커지는 것을 알 수 있다. 이로부터 니켈 실리사이드 나노 결정은 전하 트랩 사이트로서의 역할을 수행할 수 있음을 알 수 있다. E는 상기 그래프의 일부분을 확대하여 도시한 것이다.19 illustrates a change in capacitance according to a gate voltage of a memory device according to the present invention. Graphs shown as-■-,-●-,-▲-,-★-in FIG. 19 change the gate voltage from -2V to 2V, -3V to 3V, -5V to 5V, and -7V to 7V. The capacitance value of the memory device obtained as a result is shown. Each write voltage and erase voltage have a range of values, and as the gate voltage increases, the memory window increases. It can be seen from this that the nickel silicide nanocrystals can serve as charge trap sites. E is an enlarged view of a portion of the graph.

도 20은 본 발명에 따른 메모리 소자의 메모리 윈도우를 통계적 분포로 나타낸 그래프이다. 도 20에서 세로축은 소자의 개수이고, 가로축은 쓰기 전압과 소거 전압의 차(메모리 윈도우)를 의미한다.20 is a graph showing a statistical distribution of a memory window of a memory device according to the present invention. In FIG. 20, the vertical axis represents the number of elements, and the horizontal axis represents the difference between the write voltage and the erase voltage (memory window).

도 20을 참조하면, 입력 전압이 7V인 경우 데이터는 '00'이며, 메모리 윈도우는 2.1 내지 2.5V 범위를 형성한다. 입력 전압이 5V인 경우 데이터는 '01'이며 메모리 윈도우는 1.4 내지 1.7V 범위를 형성한다. 입력 전압이 3V인 경우 데이터는 '10'이며 메모리 윈도우는 0.8 내지 1.1V 범위를 형성한다. 입력 전압이 2V인 경우 데이터는 '11'이며 메모리 윈도우는 0.1 내지 0.3V 범위를 형성한다. 즉, 각각의 데이터(00, 01, 10, 11) 별로 메모리 윈도우의 이동분포가 집중되어 있으며, 서로 겹치지 않고 분명하게 분리되어 있어서, 본 발명의 메모리 소자는 멀티비트의 정보 저장(Multi level cell)이 가능함을 알 수 있다.Referring to FIG. 20, when the input voltage is 7V, the data is '00', and the memory window forms a range of 2.1 to 2.5V. If the input voltage is 5V, the data is '01' and the memory window forms a range of 1.4 to 1.7V. If the input voltage is 3V, the data is '10' and the memory window forms a range of 0.8V to 1.1V. If the input voltage is 2V, the data is '11' and the memory window forms a range of 0.1 to 0.3V. That is, the movement distribution of the memory window is concentrated for each data (00, 01, 10, 11), and is clearly separated without overlapping each other, so that the memory device of the present invention is multi-bit information storage (Multi level cell). It can be seen that this is possible.

이상과 같이 본 발명에 따른 메모리 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.As described above with reference to the drawings illustrating a memory device and a manufacturing method according to the present invention, the present invention is not limited by the embodiments and drawings disclosed herein, but within the technical scope of the present invention Of course, various modifications may be made by those skilled in the art.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 메모리 소자 제조 방법을 도시한 공정도,1 to 9 are flowcharts illustrating a method of manufacturing a memory device according to an embodiment of the present invention;

도 10a 내지 도 17은 본 발명의 다른 실시예에 따른 메모리 소자 제조 방법을 도시한 공정도,10A to 17 are process diagrams illustrating a method of manufacturing a memory device according to another exemplary embodiment of the present invention;

도 18은 본 발명의 메모리 소자 제조 방법에 따라 제조된 메모리 소자의 게이트 패턴을 나타낸 SEM(Scanning Electron Microscope) 사진,18 is a SEM (Scanning Electron Microscope) photo showing a gate pattern of a memory device manufactured according to the method of manufacturing a memory device of the present invention;

도 19는 본 발명에 따른 메모리 소자의 게이트 전압에 따른 커패시턴스의 변화를 도시한 도,19 is a view showing a change in capacitance according to a gate voltage of a memory device according to the present invention;

도 20은 본 발명에 따른 메모리 소자의 메모리 윈도우를 통계적 분포로 나타낸 그래프이다.20 is a graph showing a statistical distribution of a memory window of a memory device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 100 : 기판 20, 200 : 터널 절연막10, 100: substrate 20, 200: tunnel insulating film

31, 310 : 제1 니켈 실리사이드막31 and 310: first nickel silicide film

32, 320 : 제2 니켈 실리사이드막32, 320: second nickel silicide film

31a, 32a, 310a, 320a : 니켈 실리사이드 나노 결정31a, 32a, 310a, 320a: nickel silicide nanocrystals

40, 400 : 터널 장벽막40, 400: tunnel barrier film

50, 500 : 콘트롤 절연막50, 500: control insulating film

80, 800 : 게이트 전극 80, 800: gate electrode

Claims (19)

기판 위에 터널 절연막을 형성하는 단계;Forming a tunnel insulating film on the substrate; 상기 터널 절연막 위에 제1 전이금속 실리사이드막을 형성하는 단계;Forming a first transition metal silicide film on the tunnel insulating film; 상기 제1 전이금속 실리사이드막 위에 컨트롤 절연막을 형성하는 단계; 및,Forming a control insulating film on the first transition metal silicide film; And, 열처리 공정을 수행하여 상기 제1 전이금속 실리사이드막을 나노 결정화하는 단계Nanocrystallizing the first transition metal silicide layer by performing a heat treatment process 를 포함하는 메모리 소자 제조 방법.Memory device manufacturing method comprising a. 청구항 1에 있어서,The method according to claim 1, 상기 제1 전이금속 실리사이드막 위에 터널 장벽막, 제2 전이금속 실리사이드막, 컨트롤 절연막을 순차적으로 형성한 후, 열처리 공정을 수행하여 상기 제1 및 제2 전이금속 실리사이드막을 나노 결정화하는 메모리 소자 제조 방법.After sequentially forming a tunnel barrier film, a second transition metal silicide film, and a control insulating film on the first transition metal silicide layer, a heat treatment process is performed to nanocrystallize the first and second transition metal silicide films. . 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 기판 위에 터널 절연막을 형성하는 단계는, 상기 기판에 핀(Fin) 구조물을 형성한 후, 상기 핀 구조물에 터널 절연막을 형성하는 메모리 소자 제조 방법.The forming of the tunnel insulating film on the substrate may include forming a fin structure on the substrate and then forming a tunnel insulating film on the fin structure. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 터널 절연막은 SiO2, SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 이루어지며, 건식 산화법, 스퍼터링법, 화학 기상 증착법, 원자층 적층법 중 어느 하나의 방법으로 형성하는 메모리 소자 제조 방법.The tunnel insulating layer may be formed of SiO 2 , SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2, or a multilayer thereof, and may be any one of a dry oxidation method, a sputtering method, a chemical vapor deposition method, and an atomic layer deposition method. A memory device manufacturing method formed by the method. 청구항 2에 있어서,The method according to claim 2, 상기 제1 및 제2 전이금속 실리사이드막은, 전이금속 실리사이드를 타겟 물질로 한 스퍼터링법으로 형성되는 메모리 소자 제조 방법.The first and second transition metal silicide films are formed by a sputtering method using a transition metal silicide as a target material. 청구항 5에 있어서,The method according to claim 5, 상기 타겟 물질은, 니켈(Ni), 코발트(Co), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 또는 텅스텐(W) 중 적어도 어느 하나를 함유하는 메모리 소자 제조 방법.The target material includes at least one of nickel (Ni), cobalt (Co), molybdenum (Mo), tantalum (Ta), titanium (Ti), or tungsten (W). 청구항 2에 있어서,The method according to claim 2, 상기 터널 장벽막은 스퍼터링법 또는 화학 기상 증착법으로 형성되며, SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 이루어진 메모리 소자 제조 방법.The tunnel barrier film is formed by a sputtering method or a chemical vapor deposition method, a memory device manufacturing method comprising a SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2 or a multilayer film thereof. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 콘트롤 절연막은 스퍼터링법, 화학 기상 증착법, 또는 원자층 증착법으로 형성되며, SiO2, SiON, Si3N4, Al2O3, HfO2, ZrO2 또는 이들의 다층막으로 이루어진 메모리 소자 제조 방법.The control insulating film is formed by sputtering, chemical vapor deposition, or atomic layer deposition, and the method of manufacturing a memory device consisting of SiO 2 , SiON, Si 3 N 4 , Al 2 O 3 , HfO 2 , ZrO 2 or a multilayer thereof. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 열처리 공정은 질소 가스 또는 아르곤 가스 분위기에서 400 내지 1000℃의 온도로 30 내지 120초 동안 급속 열처리 방법(RTA; Rapid Thermal Annealing)으로 수행하는 메모리 소자 제조 방법.The heat treatment process is a memory device manufacturing method performed by a rapid thermal annealing (RTA; Rapid Thermal Annealing) for 30 to 120 seconds at a temperature of 400 to 1000 ℃ in a nitrogen gas or argon gas atmosphere. 소스 영역, 드레인 영역, 및 채널 영역이 형성된 기판;A substrate on which a source region, a drain region, and a channel region are formed; 상기 채널 영역 위에 형성된 터널 절연층, 나노 크리스탈층, 컨트롤 절연층, 게이트 전극을 구비하고,A tunnel insulating layer, a nano crystal layer, a control insulating layer, and a gate electrode formed on the channel region; 상기 나노 크리스탈층은 전이금속 실리사이드 나노 결정을 포함하는 메모리 소자.The nano crystal layer comprises a transition metal silicide nano crystals. 청구항 10에 있어서,The method according to claim 10, 상기 터널 절연층과 컨트롤 절연층 사이에 터널 장벽층을 더 구비하고, 상기 나노 크리스탈층은 상기 터널 장벽층에 형성된 메모리 소자.And a tunnel barrier layer between the tunnel insulation layer and the control insulation layer, wherein the nanocrystal layer is formed in the tunnel barrier layer. 청구항 11에 있어서,The method of claim 11, 상기 나노 크리스탈층은 상기 터널 장벽층에 복수층으로 형성된 메모리 소자.The nano crystal layer is formed of a plurality of layers in the tunnel barrier layer. 청구항 12에 있어서,The method according to claim 12, 상기 복수층으로 형성된 나노 크리스탈층은 서로 다른 물질로 형성된 메모리 소자.The nano crystal layer formed of the plurality of layers is a memory device formed of different materials. 청구항 11에 있어서,The method of claim 11, 상기 터널 장벽층은 상기 터널 절연층 및 컨트롤 절연층과 다른 물질로 형성된 메모리 소자.The tunnel barrier layer is formed of a material different from the tunnel insulation layer and the control insulation layer. 청구항 11에 있어서,The method of claim 11, 상기 터널 장벽층은 상기 터널 절연층 및 컨트롤 절연층보다 유전률이 큰 물질로 형성된 메모리 소자.The tunnel barrier layer is formed of a material having a higher dielectric constant than the tunnel insulating layer and the control insulating layer. 청구항 11에 있어서,The method of claim 11, 상기 터널 장벽층은 질화막이고, 상기 터널 절연층과 컨트롤 절연층은 산화막인 메모리 소자.The tunnel barrier layer is a nitride film, the tunnel insulating layer and the control insulating layer is an oxide film. 청구항 10 또는 청구항 11에 있어서,The method according to claim 10 or 11, 상기 전이금속 실리사이드 나노 결정은 니켈(Ni), 코발트(Co), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 또는 텅스텐(W) 중 적어도 어느 하나를 함유하는 메모리 소자.The transition metal silicide nano crystals include at least one of nickel (Ni), cobalt (Co), molybdenum (Mo), tantalum (Ta), titanium (Ti), or tungsten (W). 청구항 10 또는 청구항 11에 있어서,The method according to claim 10 or 11, 상기 전이금속 실리사이드 나노 결정은 8 내지 12 nm의 크기로 형성되는 메모리 소자.The transition metal silicide nano crystals are formed in a size of 8 to 12 nm. 청구항 10 내지 청구항 11에 있어서,The method according to claim 10, 상기 기판은 터널 절연막이 형성된 핀 구조물을 구비한 메모리 소자.The substrate is a memory device having a fin structure formed with a tunnel insulating film.
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