KR20100082994A - Thin film transistor substrate for an x-ray detector and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A thin film transistor for an X-ray detector and a manufacturing method thereof are provided to prevent the reduction of a lifetime due to device deterioration by forming an intrinsic silicon layer on a photo diode using a micro crystalline silicon. CONSTITUTION: A gate line is formed on a substrate(110). A data line crosses the gate line when interposing a gate insulation layer. A photo diode(170) comprises an intrinsic silicon layer made of microcrystalline silicon. A protective layer(180) covers a thin film transistor and the photo diode. A bias line(190) is formed on the protective layer.

Description

엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE FOR AN X-RAY DETECTOR AND METHOD OF MANUFACTURING THE SAME}Thin Film Transistor Substrate for X-ray Detector and Manufacturing Method Thereof {THIN FILM TRANSISTOR SUBSTRATE FOR AN X-RAY DETECTOR AND METHOD OF MANUFACTURING THE SAME}

본 발명은 엑스레이(X-ray) 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 엑스레이로 피사체를 찍은 영상을 검출하기 위해 사용되는 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate for an X-ray detector and a method of manufacturing the same. It is about.

종래 의학용으로 널리 사용되고 있는 진단용 엑스레이 검사 방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해 소정의 필름 인화 시간을 거쳐야 했다. 그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터를 이용한 디지털 엑스레이 검출기가 개발되었다.Diagnostic x-ray examination methods widely used in the prior art had to take a film using an X-ray detection film, and to pass a predetermined film print time to know the results. In recent years, however, with the development of semiconductor technology, digital x-ray detectors using thin film transistors have been developed.

이러한 디지털 엑스레이 검출기는 박막 트랜지스터 어레이 기판을 구비하며, 박막 트랜지스터 어레이 기판에는 복수의 박막 트랜지스터와 광 다이오드(photo diode)가 매트릭스 형상으로 배열되어 있다.The digital x-ray detector includes a thin film transistor array substrate, and a plurality of thin film transistors and photo diodes are arranged in a matrix form on the thin film transistor array substrate.

광 다이오드는 반도체층과 이 반도체층의 양단에 전압을 인가하기 위한 두 전극을 포함하며, 상기 반도체층은 P형의 불순물을 포함하는 P형 반도체층, 불순물을 함유하지 않는 진성 반도체층 및 N형의 불순물을 포함하는 N형 반도체층을 포함한다.The photodiode includes a semiconductor layer and two electrodes for applying a voltage across the semiconductor layer, wherein the semiconductor layer is a P-type semiconductor layer containing P-type impurities, an intrinsic semiconductor layer containing no impurities, and an N-type. An N-type semiconductor layer containing impurities of is included.

이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 광량에 대응하여 광 다이오드에서 전기적 신호를 변화시킴으로써, 각 화소에 대응하는 이미지를 생성한다.The X-ray detector having the thin film transistor array substrate generates an image corresponding to each pixel by changing an electrical signal in a photodiode in response to the amount of light on the X-ray radiated from the outside.

이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기의 특성 향상을 위해 고려되는 핵심인자는 광 다이오드의 광전변환 효율이다. 광 다이오드의 진성 반도체층은 통상 비정질(amorphous) 실리콘으로 형성이 되는데, 비정질 실리콘은 결정 상태가 불안정하고 열적 특성에 열악하여 장시간 사용시 발생되는 열에 의하여 특성이 열화되어 광전변환 효율이 떨어지는 문제점이 있다.A key factor to improve the characteristics of the X-ray detector having such a thin film transistor array substrate is the photoelectric conversion efficiency of the photodiode. The intrinsic semiconductor layer of a photodiode is usually formed of amorphous silicon. The amorphous silicon has a problem in that the crystal state is unstable and inferior in thermal characteristics, so that the characteristics are deteriorated by heat generated during long time use, thereby degrading photoelectric conversion efficiency.

따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 광 다이오드의 신뢰성을 향상시킬 수 있는 엑스레이 검출기용 박막 트랜지스터 기판을 제공한다.Accordingly, the present invention has been made in view of such a problem, and the present invention provides a thin film transistor substrate for an X-ray detector capable of improving the reliability of a photodiode.

또한, 본 발명은 상기한 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법을 제공한다. The present invention also provides a method of manufacturing the thin film transistor substrate for an X-ray detector.

본 발명의 일 특징에 따른 엑스레이 검출기용 박막 트랜지스터 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 광 다이오드, 보호막 및 바이어스 라인을 포함한다. 상기 데이터 라인은 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성된다. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 둘러싸인 화소 영역에 형성되어 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 상기 광 다이오드는 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성된다. 상기 보호막은 상기 박막 트랜지스터 및 상기 광 다이오드를 덮는다. 상기 바이어스 라인은 상기 보호막 상에 형성되며, 상기 광 다이오드와 전기적으로 연결된다.A thin film transistor substrate for an x-ray detector according to an aspect of the present invention includes a gate line, a data line, a thin film transistor, a photodiode, a protective film, and a bias line. The data line is formed to cross the gate line with a gate insulating layer interposed therebetween. The thin film transistor is formed in a pixel region surrounded by the gate line and the data line and connected to the gate line and the data line. The photodiode is connected to the thin film transistor and is formed in the pixel region, and is formed of microcrystalline silicon. The passivation layer covers the thin film transistor and the photodiode. The bias line is formed on the passivation layer and is electrically connected to the photodiode.

상기 광 다이오드는 상기 박막 트랜지스터와 전기적으로 연결된 하부 전극, 상기 하부 전극 상에 형성된 n형 실리콘층, 상기 n형 실리콘층 상에 형성된 상기 진성 실리콘층, 상기 진성 실리콘층 상에 형성된 p형 실리콘층, 및 상기 p형 실리 콘층 상에 형성된 상부 전극을 포함한다. The photodiode includes a lower electrode electrically connected to the thin film transistor, an n-type silicon layer formed on the lower electrode, the intrinsic silicon layer formed on the n-type silicon layer, a p-type silicon layer formed on the intrinsic silicon layer, And an upper electrode formed on the p-type silicon layer.

상기 박막 트랜지스터는, 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연막의 상부에 상기 게이트 전극과 중첩되도록 형성된 액티브층, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 전기적으로 연결된 드레인 전극을 포함할 수 있다.The thin film transistor may include a gate electrode connected to the gate line, an active layer formed on the gate insulating layer to overlap the gate electrode, a source electrode connected to the data line and extending to an upper portion of the active layer, and the active layer. The upper electrode may include a drain electrode spaced apart from the source electrode and electrically connected to the lower electrode.

상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성될 수 있다. The lower electrode may be formed from the same metal layer as the drain electrode.

상기 상부 전극은 투명한 도전성 물질을 포함할 수 있다.The upper electrode may include a transparent conductive material.

상기 박막 트랜지스터 기판은 상기 보호막 상에 형성된 유기막을 더 포함할 수 있다. The thin film transistor substrate may further include an organic layer formed on the passivation layer.

본 발명의 일 특징에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법에 따르면, 게이트 라인, 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소 영역에 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성한다. 이후, 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성되는 진성 실리콘층을 포함하는 광 다이오드를 형성한다. 이후, 상기 박막 트랜지스터 및 상기 광 다이오드를 덮도록 보호막을 형성한다. 이후, 상기 보호막 상에 상기 광 다이오드와 전기적으로 연결되는 바이어스 라인을 형성한다. According to a method of manufacturing a thin film transistor substrate for an X-ray detector according to an aspect of the present invention, a gate line, a data line intersecting the gate line with a gate insulating layer interposed therebetween, and a pixel region surrounded by the gate line and the data line A thin film transistor is formed on the gate line and the data line. Subsequently, the photodiode is connected to the thin film transistor to form a photodiode formed in the pixel region and including an intrinsic silicon layer formed of microcrystalline silicon. Thereafter, a passivation layer is formed to cover the thin film transistor and the photodiode. Thereafter, a bias line electrically connected to the photodiode is formed on the passivation layer.

상기 광 다이오드의 형성하기 위하여, 상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 형성한다. 이후, 상기 하부 전극 상에 n형 실리콘층을 형성하고, 상기 n형 실리콘층 상에 상기 진성 실리콘층을 형성하고, 상기 진성 실리콘층 상에 p형 실리콘층을 형성한다. 이후, 상기 p형 실리콘층 상에 상부 전극을 형성한다. In order to form the photodiode, a lower electrode electrically connected to the thin film transistor is formed. Thereafter, an n-type silicon layer is formed on the lower electrode, the intrinsic silicon layer is formed on the n-type silicon layer, and a p-type silicon layer is formed on the intrinsic silicon layer. Thereafter, an upper electrode is formed on the p-type silicon layer.

상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하기 위하여, 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 배선을 형성한다. 이후, 상기 게이트 배선 상에 상기 게이트 절연막을 형성한다. 이후, 상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 액티브층을 형성한다. 이후, 상기 게이트 절연막 상에, 상기 데이터 라인, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층의 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성한다. In order to form the gate line, the data line, and the thin film transistor, a gate line including a gate line and a gate electrode connected to the gate line is formed on a substrate. Thereafter, the gate insulating film is formed on the gate wiring. Thereafter, an active layer is formed on the gate insulating layer to overlap the gate electrode. Then, on the gate insulating layer, a source electrode connected to the data line, the data line and extending to an upper portion of the active layer, and a drain electrode spaced apart from the source electrode and connected to the lower electrode on the active layer. To form a data wiring comprising a.

상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성될 수 있다. The lower electrode may be formed from the same metal layer as the drain electrode.

상기 진성 실리콘층은 서로 교대로 배치된 복수의 정전압 전극들과 복수의 부전압 전극들을 포함하는 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치에서 형성될 수 있다. The intrinsic silicon layer may be formed in a plasma chemical vapor deposition apparatus having a split electrode assembly including a plurality of constant voltage electrodes and a plurality of negative voltage electrodes disposed alternately with each other.

이와 같은 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 따 르면, 광 다이오드에 형성되는 진성 실리콘층을 결정 구조가 불안정한 비정질 실리콘 대신 상대적으로 결정 구조가 안정된 미세결정질 실리콘으로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드의 신뢰성을 향상시킬 수 있다.According to such a thin film transistor substrate for an X-ray detector and a method of manufacturing the same, the intrinsic silicon layer formed on the photodiode is formed of microcrystalline silicon having a relatively stable crystal structure instead of amorphous silicon having an unstable crystal structure, thereby resulting in life due to device deterioration. It is possible to prevent the reduction of the life time and to improve the reliability of the photodiode.

상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다. The above-described features and effects of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, and thus, those skilled in the art to which the present invention pertains may easily implement the technical idea of the present invention. Could be. The present invention is not limited to the following embodiments and may be implemented in other forms. The embodiments introduced herein are provided to make the disclosure more complete and to fully convey the spirit and features of the present invention to those skilled in the art. In the drawings, the thickness of each device or film (layer) and regions has been exaggerated for clarity of the invention, and each device may have a variety of additional devices not described herein. When (layer) is mentioned as being located on another film (layer) or substrate, an additional film (layer) may be formed directly on or between the other film (layer) or substrate.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기 판을 나타낸 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.1 is a plan view illustrating a thin film transistor substrate for an X-ray detector according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판(100)은 게이트 라인(122), 데이터 라인(152), 박막 트랜지스터(160), 광 다이오드(170), 보호막(180) 및 바이어스 라인(190)을 포함한다.1 and 2, the thin film transistor substrate 100 for an X-ray detector according to an exemplary embodiment of the present invention may include a gate line 122, a data line 152, a thin film transistor 160, and a photodiode 170. , A passivation layer 180 and a bias line 190.

게이트 라인(122)은 유리 또는 플라스틱 등의 투명하고 절연성을 갖는 기판(110) 상에 형성된다. 예를 들어, 게이트 라인(122)은 가로 방향으로 연장되어 화소 영역의 상측과 하측을 정의한다.The gate line 122 is formed on the transparent and insulating substrate 110 such as glass or plastic. For example, the gate line 122 extends in the horizontal direction to define the upper side and the lower side of the pixel area.

데이터 라인(152)은 게이트 절연막(130)을 사이에 두고 게이트 라인(122)과 교차되게 형성된다. 예를 들어, 데이터 라인(152)은 세로 방향으로 연장되어 화소 영역의 좌측과 우측을 정의한다.The data line 152 is formed to cross the gate line 122 with the gate insulating layer 130 interposed therebetween. For example, the data line 152 extends in the vertical direction to define left and right sides of the pixel area.

박막 트랜지스터(160)는 게이트 라인(122)과 데이터 라인(152)에 둘러싸인 화소 영역에 형성되며, 게이트 라인(122) 및 데이터 라인(152)과 전기적으로 연결된다.The thin film transistor 160 is formed in the pixel area surrounded by the gate line 122 and the data line 152 and is electrically connected to the gate line 122 and the data line 152.

박막 트랜지스터(160)는 게이트 라인(122)과 연결된 게이트 전극(124), 게이트 절연막(130) 상부에 게이트 전극(124)과 중첩되도록 형성된 액티브층(140), 데이터 라인(152)과 연결되고 액티브층(140)의 상부까지 연장된 소오스 전극(154), 및 액티브층(140) 상부에서 소오스 전극(154)과 이격되 드레인 전극(156)을 포함한다.The thin film transistor 160 is connected to the gate electrode 124 connected to the gate line 122, the active layer 140 formed on the gate insulating layer 130 to overlap the gate electrode 124, and is connected to the data line 152. A source electrode 154 extending to the top of the layer 140, and a drain electrode 156 spaced apart from the source electrode 154 on the active layer 140.

게이트 전극(124)은 박막 트랜지스터(160)의 게이트 단자를 구성한다. 게이트 전극(124)은 게이트 라인(122)과 동일한 금속층으로부터 형성될 수 있다.The gate electrode 124 constitutes a gate terminal of the thin film transistor 160. The gate electrode 124 may be formed from the same metal layer as the gate line 122.

액티브층(140)은 게이트 절연막(130) 상에 게이트 전극(124)과 적어도 일부가 중첩되도록 형성된다. 액티브층(140)은 게이트 절연막(130) 상에 형성된 반도체층(142) 및 반도체층(142) 상에 형성된 오믹 콘택층(144)을 포함할 수 있다. 반도체층(142)은 박막 트랜지스터(160)에서 실질적으로 전류가 흐르는 채널을 형성하는 층으로, 예를 들어 비정질 실리콘으로 형성된다. 오믹 콘택층(144)은 반도체층(142)과 소오스 전극(154) 및 드레인 전극(156) 사이에 형성된다. 오믹 콘택층(144)은 반도체층(142)과 소오스 전극(154) 및 드레인 전극(156)간의 접촉 저항을 감소시키기 위한 층으로, n형 불순물이 고농도로 도핑된 비정질 실리콘으로 형성된다. 한편, 반도체층(142) 및 오믹 콘택층(144)은 비정질 실리콘 대신 미세결정질 실리콘으로 형성될 수도 있다. The active layer 140 is formed to overlap at least a portion of the gate electrode 124 on the gate insulating layer 130. The active layer 140 may include a semiconductor layer 142 formed on the gate insulating layer 130 and an ohmic contact layer 144 formed on the semiconductor layer 142. The semiconductor layer 142 is a layer that forms a channel through which a current flows in the thin film transistor 160. For example, the semiconductor layer 142 is formed of amorphous silicon. The ohmic contact layer 144 is formed between the semiconductor layer 142 and the source electrode 154 and the drain electrode 156. The ohmic contact layer 144 is a layer for reducing contact resistance between the semiconductor layer 142, the source electrode 154, and the drain electrode 156. The ohmic contact layer 144 is formed of amorphous silicon doped with a high concentration of n-type impurities. The semiconductor layer 142 and the ohmic contact layer 144 may be formed of microcrystalline silicon instead of amorphous silicon.

소오스 전극(154) 및 드레인 전극(156)은 박막 트랜지스터(160)의 채널 영역을 사이에 두고 서로 이격되도록 액티브층(140) 상에 형성된다. 소오스 전극(154)은 데이터 라인(152)과 연결되어 박막 트랜지스터(160)의 소오스 단자를 구성하며, 드레인 전극(156)은 광 다이오드(170)와 연결되어 박막 트랜지스터(160)의 드레인 단자를 구성한다. 소오스 전극(154) 및 드레인 전극(156)은 데이터 라인(152)과 동일한 금속층으로부터 형성될 수 있다.The source electrode 154 and the drain electrode 156 are formed on the active layer 140 to be spaced apart from each other with the channel region of the thin film transistor 160 interposed therebetween. The source electrode 154 is connected to the data line 152 to form a source terminal of the thin film transistor 160, and the drain electrode 156 is connected to the photodiode 170 to form a drain terminal of the thin film transistor 160. do. The source electrode 154 and the drain electrode 156 may be formed from the same metal layer as the data line 152.

광 다이오드(170)는 박막 트랜지스터(160)와 연결되며, 게이트 라인(122)과 데이터 라인(152)에 둘러싸인 화소 영역에 형성된다. 광 다이오드(170)는 박막 트랜지스터(160)가 형성된 영역을 제외하고 화소 영역 전체에 걸쳐 형성된다. The photodiode 170 is connected to the thin film transistor 160 and is formed in the pixel region surrounded by the gate line 122 and the data line 152. The photodiode 170 is formed over the entire pixel region except for the region in which the thin film transistor 160 is formed.

광 다이오드(170)는 박막 트랜지스터(160)와 전기적으로 연결되는 하부 전 극(171), 하부 전극(171) 상에 형성된 n형 실리콘층(172), n형 실리콘층(172) 상에 형성된 진성 실리콘층(173), 진성 실리콘층(173) 상에 형성된 p형 실리콘층(174) 및 p형 실리콘층(174) 상에 형성된 상부 전극(175)을 포함한다. 즉, 광 다이오드(170)는 하부 전극(171), n형 실리콘층(172), 진성 실리콘층(173), p형 실리콘층(174) 및 상부 전극(175)이 순차적으로 적층된 구조를 갖는다.The photodiode 170 is intrinsic formed on the n-type silicon layer 172 and the n-type silicon layer 172 formed on the lower electrode 171, the lower electrode 171 electrically connected to the thin film transistor 160. The silicon layer 173, the p-type silicon layer 174 formed on the intrinsic silicon layer 173, and the upper electrode 175 formed on the p-type silicon layer 174 are included. That is, the photodiode 170 has a structure in which the lower electrode 171, the n-type silicon layer 172, the intrinsic silicon layer 173, the p-type silicon layer 174, and the upper electrode 175 are sequentially stacked. .

하부 전극(171)은 박막 트랜지스터(160)의 드레인 전극(156)과 전기적으로 연결되어 있다. 하부 전극(171)은 예를 들어, 드레인 전극(156)과 동일한 금속층으로부터 형성된다.The lower electrode 171 is electrically connected to the drain electrode 156 of the thin film transistor 160. The lower electrode 171 is formed from the same metal layer as the drain electrode 156, for example.

n형 실리콘층(172)은 하부 전극(171) 상에 형성된다. n형 실리콘층(172)은 인(P), 비소(As), 안티몬(Sb) 등의 n형 불순물이 도핑되어 있는 실리콘 물질로 형성될 수 있다. n형 실리콘층(172)은 비정질 실리콘 또는 미세결정질 실리콘으로 형성될 수 있다.The n-type silicon layer 172 is formed on the lower electrode 171. The n-type silicon layer 172 may be formed of a silicon material doped with n-type impurities such as phosphorus (P), arsenic (As), and antimony (Sb). The n-type silicon layer 172 may be formed of amorphous silicon or microcrystalline silicon.

진성 실리콘층(173)은 n형 실리콘층(172) 상에 형성된다. 진성 실리콘층(173)은 미세결정질(micro-crystalline) 실리콘으로 형성된다. 여기서, 미세결정질 실리콘은 비정질 실리콘과 단결정 실리콘의 경계물질로서 수십 nm에서 수백 nm의 결정크기를 갖는 나노 스케일(nano scale)의 실리콘 결정들이 형성되어 있는 물질을 의미한다.Intrinsic silicon layer 173 is formed on n-type silicon layer 172. Intrinsic silicon layer 173 is formed of micro-crystalline silicon. Here, microcrystalline silicon refers to a material in which nanoscale silicon crystals having a crystal size of several tens of nm to several hundred nm are formed as a boundary material between amorphous silicon and single crystal silicon.

p형 실리콘층(174)은 진성 실리콘층(173) 상에 형성된다. p형 실리콘층(174)은 붕소(B), 칼륨(K) 등의 p형 불순물이 도핑되어 있는 실리콘 물질로 형성될 수 있다. p형 실리콘층(174)은 비정질 실리콘 또는 미세결정질 실리콘으로 형 성될 수 있다. The p-type silicon layer 174 is formed on the intrinsic silicon layer 173. The p-type silicon layer 174 may be formed of a silicon material doped with p-type impurities such as boron (B) and potassium (K). The p-type silicon layer 174 may be formed of amorphous silicon or microcrystalline silicon.

상부 전극(175)는 p형 실리콘층(174) 상에 형성된다. 상부 전극(175)은 광이 투과될 수 있도록 투명한 도전성 물질로 형성된다. 예를 들어, 상부 전극(175)은 틴 옥사이드(tin oxide), 징크 옥사이드(zinc oxide), 인듐 틴 옥사이드(indium tin oxide) 또는 인듐 징크 옥사이드(indium zinc oxide) 등으로 형성될 수 있다. The upper electrode 175 is formed on the p-type silicon layer 174. The upper electrode 175 is formed of a transparent conductive material to allow light to pass therethrough. For example, the upper electrode 175 may be formed of tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, or the like.

보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 덮도록 형성된다. 보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 보호하고, 절연시키기 위한 막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등으로 형성될 수 있다.The passivation layer 180 is formed to cover the thin film transistor 160 and the photodiode 170. The passivation layer 180 is a layer for protecting and insulating the thin film transistor 160 and the photodiode 170, and may be formed of, for example, silicon nitride (SiNx) or silicon oxide (SiOx).

한편, 보호막(180) 상부에는 유기막(182)이 더 형성될 수 있다. 유기막(182)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(180)보다 두꺼운 두께로 형성된다.The organic layer 182 may be further formed on the passivation layer 180. The organic layer 182 is formed to a thickness thicker than that of the passivation layer 180 to planarize the thin film transistor substrate 100.

유기막(182) 상에는 바이어스 라인(190)이 형성된다. 바이어스 라인(190)은 광 다이오드(170)에 역바이어스를 인가하기 위한 것으로써, 예를 들어, 데이터 라인(152)과 동일한 방향으로 연장된다. 바이어스 라인(190)은 보호막(180) 및 유기막(182)에 형성된 컨택 홀(CNT)을 통해 광 다이오드(170)의 상부 전극(175)과 전기적으로 연결된다. 한편, 바이어스 라인(190)은 보호막(180) 상에 바로 형성될 수도 있다.The bias line 190 is formed on the organic layer 182. The bias line 190 is for applying a reverse bias to the photodiode 170. For example, the bias line 190 extends in the same direction as the data line 152. The bias line 190 is electrically connected to the upper electrode 175 of the photodiode 170 through the contact hole CNT formed in the passivation layer 180 and the organic layer 182. Meanwhile, the bias line 190 may be formed directly on the passivation layer 180.

바이어스 라인(190)은 개구율을 높이기 위하여 데이터 라인(152)과 중첩되게 형성될 수 있으며, 박막 트랜지스터(160)로 광이 유입되는 것을 방지하기 위하여 박막 트랜지스터(160)를 덮도록 형성될 수 있다.The bias line 190 may be formed to overlap the data line 152 to increase the aperture ratio, and may be formed to cover the thin film transistor 160 to prevent light from flowing into the thin film transistor 160.

이러한 구성의 박막 트랜지스터 기판(100)을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 의해 광 다이오드(170)에서 생성되는 전자를 바이어스 전압을 인가하여 외부로 전달함으로써 광을 전기적인 신호로 변환하게 된다. 보다 구체적으로, 엑스레이 소오스에서 방출된 엑스레이가 피사체를 투과한 후 박막 트랜지스터 기판(100)의 상부에 형성된 신틸레이터(미도시)에서 가시광으로 변환된다. 신틸레이터에서 변환된 광이 광 다이오드(170)의 진성 실리콘층(173)에 입사되면 실리콘(Si)이 해리되어 전자와 전공으로 분해된다. 이와 같이 해리된 상태에서 p형 실리콘층(174) 상에 형성된 상부 전극(175)에 네가티브 전압으로 바이어스를 걸어주면 전자가 n형 실리콘층(172) 방향으로 이동된다. n형 실리콘층(172)으로 이동된 전자는 박막 트랜지스터(160)의 드레인 전극(156) 측에 축적되며, 이와 같이 드레인 전극(156) 측에 축전된 전하는 박막 트랜지스터(160)의 턴온에 의해 데이터 라인(152)을 따라 리드 아웃(read out)된다. 이러한 방식으로 각 화소별로 리등되는 신호는 광전류 단위의 아날로그 신호이다. 리딩된 아날로그 신호는 화소 단위별로 입사되는 광량에 따라 각각 다르게 나타나게 된다. 즉, 피사체를 투과하는 엑스레이는 피사체의 밀도에 따라 신틸레이터로 입사되는 엑스레이 세기가 각각 다르게 나타난다. 따라서, 화소 별로 다르게 나타나는 아날로그 신호를 AD 컨버터를 통해 디지털화하여 최종적으로 모니터에 디지털 이미지를 구현하게 된다.The X-ray detector having the thin film transistor substrate 100 having such a configuration converts light into an electrical signal by transferring electrons generated in the photodiode 170 to the outside by applying a bias voltage by X-rays radiated from the outside. More specifically, the X-rays emitted from the X-ray source are converted into visible light in a scintillator (not shown) formed on the thin film transistor substrate 100 after passing through the subject. When the light converted by the scintillator is incident on the intrinsic silicon layer 173 of the photodiode 170, silicon (Si) is dissociated and decomposed into electrons and holes. In this dissociated state, when the bias is applied to the upper electrode 175 formed on the p-type silicon layer 174 at a negative voltage, electrons are moved in the direction of the n-type silicon layer 172. Electrons moved to the n-type silicon layer 172 are accumulated on the drain electrode 156 side of the thin film transistor 160, and thus the charges stored on the drain electrode 156 side are turned on by the turn-on of the thin film transistor 160. Read out along line 152. In this manner, the signal to be relighted for each pixel is an analog signal in photocurrent units. The read analog signals are displayed differently according to the amount of light incident on each pixel unit. That is, the X-rays penetrating the subject appear differently depending on the density of the subject. Therefore, the analog signal, which appears differently for each pixel, is digitized through the AD converter to finally implement a digital image on the monitor.

이와 같이, 광 다이오드(170)에 형성되는 진성 실리콘층(173)을 결정 구조가 불안정한 비정질 실리콘 대신 상대적으로 결정 구조가 안정된 미세결정질 실리콘으 로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드(170)의 신뢰성을 향상시킬 수 있다.As such, the intrinsic silicon layer 173 formed on the photodiode 170 is formed of microcrystalline silicon having a relatively stable crystal structure instead of amorphous silicon having an unstable crystal structure, thereby improving the life time due to device degradation. The reduction can be prevented and the reliability of the photodiode 170 can be improved.

도 3 내지 도 6은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.3 to 6 are process diagrams illustrating a manufacturing process of a thin film transistor substrate for an X-ray detector according to an exemplary embodiment of the present invention.

도 1 및 도 3을 참조하면, 기판(110) 상에 게이트 라인(122) 및 게이트 라인(122)과 전기적으로 연결되어 있는 게이트 전극(124)을 포함하는 게이트 배선을 형성한다. 상기 게이트 배선은 스퍼터링 등의 방법을 통해 기판(110) 상에 게이트 금속막을 증착한 후, 노광 마스크를 이용한 사진식각공정을 통해 상기 게이트 금속막을 패터닝하여 형성할 수 있다. 상기 게이트 배선은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 게이트 배선은 상기한 단일 금속 또는 합금이 복수의 층으로 적층된 다층 구조로 형성될 수 있다.1 and 3, a gate line including a gate line 122 and a gate electrode 124 electrically connected to the gate line 122 is formed on the substrate 110. The gate wiring may be formed by depositing a gate metal film on the substrate 110 through a sputtering method, and then patterning the gate metal film through a photolithography process using an exposure mask. The gate wiring is, for example, aluminum (Al), molybdenum (Mo), chromium (Cr), neodymium (Nd), tantalum (Ta), titanium (Ti), tungsten (W), copper (Cu), silver ( Ag) or a single metal or an alloy thereof. In addition, the gate wiring may be formed in a multilayer structure in which the single metal or the alloy is stacked in a plurality of layers.

도 1 및 도 4를 참조하면, 상기 게이트 배선이 형성된 기판(110) 상에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 상기 게이트 배선을 절연시키고 보호하기 위한 절연막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다. 게이트 절연막(130)은 예를 들어, 화학기상증착(Chemical Vapor Deposition : CVD) 공정을 통해 형성된다. 1 and 4, a gate insulating layer 130 is formed on the substrate 110 on which the gate wiring is formed. The gate insulating layer 130 is an insulating layer for insulating and protecting the gate wiring, and may be formed of, for example, silicon nitride (SiNx) or silicon oxide (SiOx). The gate insulating layer 130 is formed through, for example, a chemical vapor deposition (CVD) process.

이후, 게이트 절연막(130) 상에 게이트 전극(124)과 중첩되도록 액티브층(140)을 형성한다. 게이트 절연막(130) 상에 반도체층(142)을 형성하기 위한 반 도체 박막 및 오믹 콘택층(144)을 형성하기 위한 오믹 콘택 박막을 형성한 후, 이를 패터닝하여 반도체층(142) 및 오믹 콘택층(144)을 포함하는 액티브층(140)을 형성한다. 상기 반도체 박막 및 오믹 콘택 박막은 플라즈마 화학기상증착(PE-CVD) 공정을 통해 형성할 수 있다. Thereafter, the active layer 140 is formed on the gate insulating layer 130 to overlap the gate electrode 124. The semiconductor thin film for forming the semiconductor layer 142 and the ohmic contact thin film for forming the ohmic contact layer 144 are formed on the gate insulating layer 130, and then patterned to form the semiconductor layer 142 and the ohmic contact layer. An active layer 140 including 144 is formed. The semiconductor thin film and the ohmic contact thin film may be formed through a plasma chemical vapor deposition (PE-CVD) process.

이후, 게이트 절연막(130) 상에, 데이터 라인(152), 데이터 라인(152)과 연결되고 액티브층(140)의 상부까지 연장된 소오스 전극(154) 및 액티브층(140) 상부에서 소오스 전극(154)과 이격되고 하부 전극(171)과 연결되는 드레인 전극(156)을 포함하는 데이터 배선을 형성한다. 상기 데이터 배선은 스퍼터링 등의 방법을 통해 액티브층(140)이 형성된 기판(110) 상에 데이터 금속막을 증착한 후, 노광 마스크를 이용한 사진식각공정을 통해 상기 데이터 금속막을 패터닝하여 형성할 수 있다. 상기 데이터 배선은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 상기 데이터 배선은 상기한 단일 금속 또는 합금이 복수의 층으로 적층된 다층 구조로 형성될 수 있다. 한편, 상기 데이터 배선을 패터닝하기 위해 슬릿 마스크 또는 하프톤 마스크를 사용함으로써, 하나의 마스크를 이용하여 상기 데이터 배선과 함께 액티브층(140)도 동시에 패터닝할 수 있다.Subsequently, the source electrode 154 connected to the data line 152 and the data line 152 and extending to the upper portion of the active layer 140 on the gate insulating layer 130 and the source electrode on the active layer 140. A data line is formed to include a drain electrode 156 spaced apart from the second electrode 154 and connected to the lower electrode 171. The data line may be formed by depositing a data metal film on the substrate 110 on which the active layer 140 is formed by sputtering or the like, and then patterning the data metal film through a photolithography process using an exposure mask. For example, the data line may include aluminum (Al), molybdenum (Mo), chromium (Cr), neodymium (Nd), tantalum (Ta), titanium (Ti), tungsten (W), copper (Cu), and silver ( Ag) or a single metal or an alloy thereof. In addition, the data line may be formed in a multilayer structure in which the single metal or alloy is stacked in a plurality of layers. Meanwhile, by using a slit mask or a halftone mask to pattern the data wires, the active layer 140 can be simultaneously patterned together with the data wires using one mask.

이후, 소오스 전극(154)과 드레인 전극(156) 사이에 해당하는 채널 영역의 오믹 콘택층(144)을 제거하여 채널 영역의 반도체층(142)을 노출시킨다.Thereafter, the ohmic contact layer 144 of the channel region corresponding to the source electrode 154 and the drain electrode 156 is removed to expose the semiconductor layer 142 of the channel region.

도 1 및 도 5를 참조하면, 박막 트랜지스터(160)를 형성한 후, 박막 트랜지 스터(160)의 드레인 전극(156)과 연결되는 광 다이오드(170)를 형성한다. 1 and 5, after forming the thin film transistor 160, a photodiode 170 connected to the drain electrode 156 of the thin film transistor 160 is formed.

광 다이오드(170)의 형성을 위하여, 드레인 전극(156)과 전기적으로 연결되는 하부 전극(171)을 형성한다. 광 다이오드(170)의 하부 전극(171)은 도 4에 도시된 바와 같이, 드레인 전극(156)과 동일한 금속층으로부터 형성될 수 있다. 즉, 상기 데이터 배선을 형성하기 위한 상기 데이터 금속막의 패터닝 시, 드레인 전극(156)과 연결된 하부 전극(171)을 동시에 형성할 수 있다.In order to form the photodiode 170, a lower electrode 171 electrically connected to the drain electrode 156 is formed. The lower electrode 171 of the photodiode 170 may be formed from the same metal layer as the drain electrode 156, as shown in FIG. 4. That is, when patterning the data metal layer for forming the data line, the lower electrode 171 connected to the drain electrode 156 may be simultaneously formed.

이후, 하부 전극(171) 상에 n형 실리콘층(172), 진성 실리콘층(173) 및 p형 실리콘층(174)을 순차적으로 형성한다. Thereafter, the n-type silicon layer 172, the intrinsic silicon layer 173, and the p-type silicon layer 174 are sequentially formed on the lower electrode 171.

진성 실리콘층(173)은 미세결정질 실리콘으로 형성된다. 미세결정질 실리콘으로 이루어진 진성 실리콘층(173)은 플라즈마 화학기상증착 공정을 통해 형성될 수 있다. 특히, 미세결정질의 진성 실리콘층(173)을 빠른 증착 속도와 균일한 막 특성을 갖도록 형성하기 위하여, 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치를 통해 진성 실리콘층(173)을 형성할 수 있다.The intrinsic silicon layer 173 is formed of microcrystalline silicon. The intrinsic silicon layer 173 made of microcrystalline silicon may be formed through a plasma chemical vapor deposition process. In particular, in order to form the microcrystalline intrinsic silicon layer 173 to have a fast deposition rate and uniform film characteristics, the intrinsic silicon layer 173 may be formed through a plasma chemical vapor deposition apparatus having a split electrode assembly. .

도 6은 본 발명의 일 실시예에 따른 플라즈마 화학기상증착 장치를 개략적으로 나타낸 도면이며, 도 7은 도 6에 도시된 분할전극 어셈블리를 나타낸 사시도이며, 도 8은 도 7에 도시된 분할전극 어셈블리를 구체적으로 나타낸 단면도이다.6 is a view schematically showing a plasma chemical vapor deposition apparatus according to an embodiment of the present invention, Figure 7 is a perspective view showing the split electrode assembly shown in Figure 6, Figure 8 is a split electrode assembly shown in Figure 7 It is sectional drawing which showed concretely.

도 6 내지 도 8을 참조하면, 플라즈마 화학기상증착 장치(400)는 챔버 몸체(410) 및 챔버 몸체(410) 내부에 플라즈마를 발생시키기 위한 분할 전극 어셈블리(430)를 포함한다.6 to 8, the plasma chemical vapor deposition apparatus 400 includes a chamber body 410 and a split electrode assembly 430 for generating a plasma inside the chamber body 410.

분할전극 어셈블리(430)는 기판(110)을 지지하는 기판 지지대(440)와 대향하 도록 설치된다. 분할전극 어셈블리(430)는 챔버 몸체(410) 내부에 플라즈마를 발생시키기 위한 복수의 정전압 전극들(432) 및 복수의 부전압 전극들(434)을 포함한다. 정전압 전극들(432)과 부전압 전극들(434)은 일정한 간격을 두고 서로 교대적으로 배열되는 선형 배열 구조로 설치될 수 있다. 이 외에도, 정전압 전극들(432)과 부전압 전극들(434)은 매트릭스 형태의 배열 구조, 상호 교대적인 나선형 배열 구조, 상호 교대적인 동심원 배열 구조 등의 다양한 배열 구조를 가질 수 있다.The split electrode assembly 430 is installed to face the substrate support 440 that supports the substrate 110. The split electrode assembly 430 includes a plurality of constant voltage electrodes 432 and a plurality of negative voltage electrodes 434 for generating a plasma in the chamber body 410. The constant voltage electrodes 432 and the negative voltage electrodes 434 may be installed in a linear arrangement structure alternately arranged at regular intervals. In addition, the constant voltage electrodes 432 and the negative voltage electrodes 434 may have various arrangement structures such as an array structure of a matrix form, an alternate spiral arrangement structure, and an alternate concentric circle arrangement structure.

플라즈마 화학기상증착 장치(400)는 정전압 전극들(432) 및 부전압 전극들(434)에 전원을 인가하기 위한 메인 전원 공급부(450)를 더 포함할 수 있다. 메인 전원 공급부(450)에서 발생된 무선 주파수 전원은 임피던스 정합기(452)와 분배 회로(454)를 거쳐 정전압 전극들(432) 및 부전압 전극들(434)에 공급될 수 있다. 분배 회로(454)는 복수로 분할된 정전압 전극들(432) 및 부전압 전극들(434)이 병렬 구동될 수 있도록 메인 전원 공급부(450)로부터 제공되는 무선 주파수 전원을 정전압 전극들(432) 및 부전압 전극들(434)에 분배하여 공급한다. 바람직하게, 분배 회로(454)는 전류 균형 회로로 구성되어, 정전압 전극들(432) 및 부전압 전극들(434)에 공급되는 전류가 자동적으로 상호 균형을 이루도록 제어한다. 분배 회로(454)로부터 출력되는 정전압은 정전압 전극(432)에 공급되고, 정전압과 다른 위상을 갖는 부전압은 부전압 전극(434)에 공급된다. 이와 달리, 분배 회로(454)로부터 출력되는 정전압은 정전압 전극들(432)에 공급되는 반면, 부전압 전극들(434)은 공통으로 접지될 수 있다. 따라서, 메인 전원 공급부(450)로부터 공급되는 무선 주파수 전원에 의하여 정전압 전극(432)과 부전압 전극(434) 사이에 플라즈마가 발생된다.The plasma chemical vapor deposition apparatus 400 may further include a main power supply 450 for applying power to the constant voltage electrodes 432 and the negative voltage electrodes 434. The radio frequency power generated by the main power supply 450 may be supplied to the constant voltage electrodes 432 and the negative voltage electrodes 434 through the impedance matcher 452 and the distribution circuit 454. The distribution circuit 454 supplies the radio frequency power provided from the main power supply 450 to the constant voltage electrodes 432 and the plurality of divided constant voltage electrodes 432 and the negative voltage electrodes 434 to be driven in parallel. The negative voltage electrodes 434 are distributed and supplied. Preferably, the distribution circuit 454 is configured as a current balancing circuit to control the currents supplied to the constant voltage electrodes 432 and the negative voltage electrodes 434 to automatically balance each other. The constant voltage output from the distribution circuit 454 is supplied to the constant voltage electrode 432, and a negative voltage having a phase different from that of the constant voltage is supplied to the negative voltage electrode 434. Alternatively, the constant voltage output from the distribution circuit 454 is supplied to the constant voltage electrodes 432, while the negative voltage electrodes 434 can be commonly grounded. Therefore, plasma is generated between the constant voltage electrode 432 and the negative voltage electrode 434 by the radio frequency power supplied from the main power supply 450.

정전압 전극들(432) 및 부전압 전극들(434)은 전극 장착판(436)에 장착될 수 있다. 전극 장착판(436)은 금속, 비금속 또는 이들의 혼합 물질로 형성될 수 있다. 전극 장착판(436)이 금속으로 형성된 경우에는 정전압 전극들(432) 및 부전압 전극들(434)과 전기적으로 절연된 구조가 적용되어야 한다. The constant voltage electrodes 432 and the negative voltage electrodes 434 may be mounted on the electrode mounting plate 436. The electrode mounting plate 436 may be formed of a metal, a nonmetal, or a mixed material thereof. When the electrode mounting plate 436 is formed of metal, a structure electrically insulated from the constant voltage electrodes 432 and the negative voltage electrodes 434 should be applied.

전극 장착판(436)에는 복수의 제1 가스 분사홀들(438)이 형성될 수 있다. 제1 가스 분사홀들(438)은 원, 타원, 사각형, 삼각형, 다각형 등의 다양한 형상으로 형성될 수 있다. 제1 가스 분사홀들(438)은 정전압 전극(432)과 부전압 전극(434) 사이에 길이 방향을 따라 일정한 간격으로 형성될 수 있다. 이와 달리, 제1 가스 분사홀(438)은 정전압 전극(432)과 부전압 전극(434) 사이에 길이 방향을 따라 연장되는 슬릿 형상으로 형성될 수 있다. 또한, 정전압 전극들(432) 및 부전압 전극들(434)에는 복수의 제2 가스 분사홀들(439)이 형성될 수 있다. 제2 가스 분사홀들(439)은 제1 가스 분사홀들(438)과 마찬가지로, 정전압 전극(432) 및 부전압 전극(434)의 길이 방향을 따라 일정한 간격으로 형성되거나, 길이 방향을 따라 연장되는 슬릿 형상으로 형성될 수 있다.A plurality of first gas injection holes 438 may be formed in the electrode mounting plate 436. The first gas injection holes 438 may be formed in various shapes such as a circle, an ellipse, a rectangle, a triangle, and a polygon. The first gas injection holes 438 may be formed at regular intervals along the length direction between the constant voltage electrode 432 and the negative voltage electrode 434. In contrast, the first gas injection hole 438 may be formed in a slit shape extending in the longitudinal direction between the constant voltage electrode 432 and the negative voltage electrode 434. In addition, a plurality of second gas injection holes 439 may be formed in the constant voltage electrodes 432 and the negative voltage electrodes 434. Like the first gas injection holes 438, the second gas injection holes 439 are formed at regular intervals along the length direction of the constant voltage electrode 432 and the negative voltage electrode 434 or extend along the length direction. It can be formed into a slit shape.

따라서, 플라즈마 화학기상증착 장치(400)는 정전압 전극(432)과 부전압 전극(434) 사이에 형성된 제1 가스 분사홀들(438)을 통해 제1 반응가스를 공급하고, 정전압 전극들(432) 및 부전압 전극들(434)에 형성된 제2 가스 분사홀들(439)을 통해 상기 제1 반응가스와 다른 종류의 제2 반응가스를 챔버 몸체(410) 내부로 공급 한다. 예를 들어, 제1 가스 분사홀들(438)을 통해 수소(H2) 등의 제1 반응가스가 공급되며, 제2 가스 분사홀들(439)을 통해 실란(SiH4) 등의 제2 반응가스가 공급된다.Therefore, the plasma chemical vapor deposition apparatus 400 supplies the first reaction gas through the first gas injection holes 438 formed between the constant voltage electrode 432 and the negative voltage electrode 434, and the constant voltage electrodes 432. And the second reaction gas different from the first reaction gas into the chamber body 410 through the second gas injection holes 439 formed in the negative voltage electrodes 434. For example, a first reaction gas such as hydrogen (H 2 ) is supplied through the first gas injection holes 438, and a second reaction agent such as silane (SiH 4 ) is provided through the second gas injection holes 439. The reaction gas is supplied.

정전압 전극(432)과 부전압 전극(434) 사이에 형성된 제1 가스분사홀들(438)만을 통해 모든 종류의 반응가스들을 공급할 경우, 정전압 전극(432)과 부전압 전극(434) 사이에 형성되는 플라즈마로 인해 생성되는 라디컬들이 인접한 정전압 전극(432) 및 부전압 전극(434)에 달라붙게 되어 플라즈마 방전 효율 및 박막 증착율을 떨어뜨리는 문제가 발생될 수 있다. 그러나, 본 플라즈마 화학기상증착 장치(400)와 같이 반응 가스들의 공급 경로를 서로 달리하게 되면, 플라즈마로 인해 생성되는 라디컬들이 정전압 전극(432) 및 부전압 전극(434)의 하부 영역에서 생성되므로, 생성되는 라디컬들이 정전압 전극(432) 및 부전압 전극(434)에 증착되는 것을 억제할 수 있으며, 이를 통해, 플라즈마 방전 효율 및 박막 증착율을 향상시킬 수 있다. 한편, 플라즈마 화학기상증착 장치(400)는 전극 장착판(436)에 형성된 제1 가스 분사홀들(438)을 통해서만 반응가스들을 공급할 수도 있다.When all kinds of reaction gases are supplied through only the first gas injection holes 438 formed between the constant voltage electrode 432 and the negative voltage electrode 434, the positive voltage electrode 432 is formed between the negative voltage electrode 432 and the negative voltage electrode 434. Radicals generated due to the plasma being attached to the adjacent constant voltage electrode 432 and the negative voltage electrode 434 may reduce the plasma discharge efficiency and thin film deposition rate may occur. However, when the supply paths of the reaction gases are different from each other like the present plasma chemical vapor deposition apparatus 400, radicals generated by the plasma are generated in the lower regions of the constant voltage electrode 432 and the negative voltage electrode 434. The generated radicals may be prevented from being deposited on the constant voltage electrode 432 and the negative voltage electrode 434, thereby improving plasma discharge efficiency and thin film deposition rate. Meanwhile, the plasma chemical vapor deposition apparatus 400 may supply the reaction gases only through the first gas injection holes 438 formed in the electrode mounting plate 436.

분할전극 어셈블리(430)의 외측에는 가스공급 어셈블리(420)가 설치될 수 있다. 가스공급 어셈블리(420)는 외부의 가스 공급부(460)와 연결되는 가스 입구(422), 하나 이상의 가스 분배판(424) 및 복수의 가스 주입구들(426)을 포함할 수 있다. 이때, 가스 주입구들(426)은 분할전극 어셈블리(430)에 형성된 제1 및 제2 가스 분사홀들(438, 439)과 대응되게 형성된다. 따라서, 가스 공급부(460)로 부터 가스 입구(422)를 통하여 입력된 반응 가스는 하나 이상의 가스 분배판(424)에 의해 고르게 분배되고, 가스 주입구들(426)과 그에 대응된 제1 및 제2 가스 분사홀들(438, 439)을 통하여 챔버 몸체(410)의 내부로 고르게 분사될 수 있다.The gas supply assembly 420 may be installed outside the split electrode assembly 430. The gas supply assembly 420 may include a gas inlet 422 connected to an external gas supply 460, one or more gas distribution plates 424, and a plurality of gas inlets 426. In this case, the gas injection holes 426 are formed to correspond to the first and second gas injection holes 438 and 439 formed in the split electrode assembly 430. Accordingly, the reaction gas input from the gas supply unit 460 through the gas inlet 422 is evenly distributed by the one or more gas distribution plates 424, and the gas inlets 426 and the first and second corresponding thereto. The gas injection holes 438 and 439 may be evenly injected into the chamber body 410.

기판 지지대(440)는 플라즈마 발생 효율을 높이기 위하여 바이어스 전원 공급부(442)에 의해 바이어스될 수 있다. 예를 들어, 바이어스 전원 공급부(442)로부터 출력되는 무선 주파수 전원은 임피던스 정합기(444)를 거쳐 기판 지지대(440)에 바이어스된다. 한편, 기판 지지대(440)는 두 개의 바이어스 전원 공급부로부터 서로 다른 무선 주파수 전원이 바이어스되는 이중 바이어스 구조를 가질 수 있다. 또한, 기판 지지대(440)는 접지와 연결되어 바이어스의 공급 없이 제로 포텐셜(zero potential)로 유지될 수 있다. 기판 지지대(440)는 기판(110)을 가열하기 위한 히터(미도시)를 포함할 수 있다.The substrate support 440 may be biased by the bias power supply 442 to increase the plasma generation efficiency. For example, the radio frequency power output from the bias power supply 442 is biased to the substrate support 440 via the impedance matcher 444. Meanwhile, the substrate support 440 may have a dual bias structure in which different radio frequency power sources are biased from two bias power supplies. In addition, the substrate support 440 may be connected to ground and maintained at zero potential without supply of bias. The substrate support 440 may include a heater (not shown) for heating the substrate 110.

한편, 기판 지지대(440)는 공정 효율을 높이기 위하여 이동 제어부(460)의 제어에 따라 기판(110)과 평행하게 선형 또는 회전 이동이 가능한 구조를 가질 수 있다. 이와 달리, 기판 지지대(440)는 챔버 몸체(410) 내부에 고정된 구조를 가질 수 있다.On the other hand, the substrate support 440 may have a structure capable of linear or rotational movement in parallel with the substrate 110 under the control of the movement control unit 460 to increase the process efficiency. In contrast, the substrate support 440 may have a structure fixed inside the chamber body 410.

플라즈마 화학기상증착 장치(400)는 가스 공급부(460)와 챔버 몸체(410) 사이에 설치되어, 챔버 몸체(410) 내부에 플라즈마를 공급하기 위한 원격 플라즈마 발생기(Remote Plasma Generator : RPG, 480)를 더 포함할 수 있다. 원격 플라즈마 발생기(480)는 가스 공급부(450)로부터 공급되는 반응 가스에 고주파 전력을 인가하여 플라즈마를 발생시킨다. 원격 플라즈마 발생기(480)에서 발생된 플라즈마 는 가스공급 어셈블리(420)를 통하여 챔버 몸체(410)에 공급될 수 있다. 또한, 플라즈마 화학기상증착 장치(400)는 플라즈마 밀도를 높이기 위하여 레이저를 공급하는 레이저 공급기(미도시)를 더 포함할 수 있다.Plasma chemical vapor deposition apparatus 400 is installed between the gas supply unit 460 and the chamber body 410, a remote plasma generator (RPG, 480) for supplying a plasma inside the chamber body 410 It may further include. The remote plasma generator 480 generates plasma by applying high frequency power to the reaction gas supplied from the gas supply unit 450. The plasma generated by the remote plasma generator 480 may be supplied to the chamber body 410 through the gas supply assembly 420. In addition, the plasma chemical vapor deposition apparatus 400 may further include a laser supplier (not shown) for supplying a laser to increase the plasma density.

도 6에는 기판 지지대(440)가 챔버 몸체(410)의 하부 영역에 설치되고 분할전극 어셈블리(430)가 챔버 몸체(410)의 상부 영역에 설치된 구조가 도시되어 있으나, 이와 달리, 기판 지지대(440)가 상부에 설치되고 분할전극 어셈블리(430)가 하부에 설치된 구조를 가질 수도 있다.6 illustrates a structure in which the substrate support 440 is installed in the lower region of the chamber body 410 and the split electrode assembly 430 is installed in the upper region of the chamber body 410. ) May be installed at the top and the split electrode assembly 430 may be installed at the bottom.

이러한 구조를 갖는 플라즈마 화학기상증착 장치(400)에 따르면, 플라즈마 방전을 위한 전극을 복수의 정전압 전극들(432)과 복수의 부전압 전극들(434)이 일정한 간격으로 교대로 배열된 분할전극 구조로 형성함으로써, 대면적에 걸쳐 균일한 플라즈마를 발생시킬 수 있으며, 정전압 전극들(432)과 부전압 전극들(434)을 병렬 구동함에 있어서 자동적으로 전류 균형을 이루도록 함으로써, 대면적의 플라즈마를 보다 균일하게 발생 및 유지시킬 수 있다. According to the plasma chemical vapor deposition apparatus 400 having such a structure, a split electrode structure in which electrodes for plasma discharge are alternately arranged with a plurality of constant voltage electrodes 432 and a plurality of negative voltage electrodes 434 at regular intervals. It is possible to generate a uniform plasma over a large area, and to automatically balance the current in parallel driving of the constant voltage electrodes 432 and the negative voltage electrodes 434, thereby making the plasma of a large area more visible. It can be generated and maintained uniformly.

도 9 및 10은 각각 도 6 내지 8에 도시된 플라즈마 화학기상증착 장치를 통해서 형성한 진성 반도체층의 상부 및 측면부 SEM 사진이다.9 and 10 are SEM images of upper and side portions of the intrinsic semiconductor layer formed through the plasma chemical vapor deposition apparatus shown in FIGS. 6 to 8, respectively.

도 9 및 도 10을 참조하면, 도 6 및 도 7에 도시된 바와 같은 분할전극 어셈블리(430)를 갖는 플라즈마 화학기상증착 장치(400)를 이용함으로써, 진성 반도체층(173)이 미세결정질으로 형성되는 것을 확인할 수 있었다. 9 and 10, the intrinsic semiconductor layer 173 is formed microcrystalline by using the plasma chemical vapor deposition apparatus 400 having the split electrode assembly 430 as shown in FIGS. 6 and 7. It could be confirmed.

일반적인 단일전극을 갖는 플라즈마 화학기상증착 장치를 사용하는 경우, 대면적에 걸쳐 균일한 플라즈마를 형성하기 어려움으로 인해 균일한 두께의 미세결정 질 실리콘을 형성하기 어려운 문제가 있으나, 도 6 및 도 7에 도시된 분할전극 어셈블리(430)를 갖는 플라즈마 화학기상증착 장치(400)를 사용함으로써, 대면적에 걸쳐 균일한 두께의 미세결정질 실리콘으로 이루어진 진성 반도체층(173)을 형성할 수 있으며, 진성 반도체층(173)의 증착 속도를 향상시킬 수 있다.In the case of using a plasma chemical vapor deposition apparatus having a single electrode in general, it is difficult to form a uniform thickness microcrystalline silicon due to the difficulty of forming a uniform plasma over a large area, but in FIG. 6 and FIG. By using the plasma chemical vapor deposition apparatus 400 having the split electrode assembly 430 shown, an intrinsic semiconductor layer 173 made of microcrystalline silicon having a uniform thickness over a large area can be formed. The deposition rate of 173 can be improved.

다시 도 1 및 도 5를 참조하면, p형 실리콘층(174) 상에 상부 전극(175)을 형성한다. 상부 전극(175)은 p형 실리콘층(174)이 형성된 기판(110) 상에 투명한 도전 물질로 이루어진 투명 도전막을 형성한 후, 상기 투명 도전막을 패터닝하여 형성할 수 있다.1 and 5, the upper electrode 175 is formed on the p-type silicon layer 174. The upper electrode 175 may be formed by forming a transparent conductive film made of a transparent conductive material on the substrate 110 on which the p-type silicon layer 174 is formed, and then patterning the transparent conductive film.

도 1 및 도 11을 참조하면, 광 다이오드(170)가 형성된 기판(110) 상에 박마가 트랜지스터(160) 및 광 다이오드(170)를 덮도록 보호막(180)을 형성한다. 보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 보호하고, 절연시키기 위한 막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등으로 형성될 수 있다.1 and 11, the passivation layer 180 is formed on the substrate 110 on which the photodiode 170 is formed so that the thin film covers the transistor 160 and the photodiode 170. The passivation layer 180 is a layer for protecting and insulating the thin film transistor 160 and the photodiode 170, and may be formed of, for example, silicon nitride (SiNx) or silicon oxide (SiOx).

한편, 보호막(180) 상부에 유기막(182)을 더 형성할 수 있다. 유기막(182)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(180)보다 두꺼운 두께로 형성된다.The organic layer 182 may be further formed on the passivation layer 180. The organic layer 182 is formed to a thickness thicker than that of the passivation layer 180 to planarize the thin film transistor substrate 100.

도 1 및 도 2를 참조하면, 유기막(182)을 형성한 후, 보호막(180) 및 유기막(182)을 패터닝하여 콘택 홀(CNT)을 형성한다. 1 and 2, after forming the organic layer 182, the passivation layer 180 and the organic layer 182 are patterned to form a contact hole CNT.

이후, 보호막(180) 및 유기막(182) 상에 광 다이오드(170)와 전기적으로 연결되는 바이어스 라인(190)을 형성한다. 바이어스 라인(190)은 광 다이오드(170) 에 역바이어스를 인가하기 위한 것으로써, 보호막(180) 및 유기막(182)에 형성된 컨택 홀(CNT)을 통해 광 다이오드(170)의 상부 전극(175)과 전기적으로 연결된다. 한편, 바이어스 라인(190)은 보호막(180) 상에 바로 형성될 수도 있다.Thereafter, a bias line 190 is formed on the passivation layer 180 and the organic layer 182 to be electrically connected to the photodiode 170. The bias line 190 is for applying reverse bias to the photodiode 170. The upper electrode 175 of the photodiode 170 is provided through the contact hole CNT formed in the passivation layer 180 and the organic layer 182. ) Is electrically connected. Meanwhile, the bias line 190 may be formed directly on the passivation layer 180.

바이어스 라인(190)은 개구율을 높이기 위하여 데이터 라인(152)과 중첩되게 형성될 수 있으며, 박막 트랜지스터(160)로 광이 유입되는 것을 방지하기 위하여 박막 트랜지스터(160)를 덮도록 형성될 수 있다.The bias line 190 may be formed to overlap the data line 152 to increase the aperture ratio, and may be formed to cover the thin film transistor 160 to prevent light from flowing into the thin film transistor 160.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범상부 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to preferred embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary skill in the art will be described later in the claims and the spirit of the present invention It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판을 나타낸 평면도이다.1 is a plan view illustrating a thin film transistor substrate for an x-ray detector according to an exemplary embodiment of the present invention.

도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3, 도 4, 도 5 및 도 11은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.3, 4, 5 and 11 are process diagrams illustrating a manufacturing process of a thin film transistor substrate for an X-ray detector according to an exemplary embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 플라즈마 화학기상증착 장치를 개략적으로 나타낸 도면이다.6 is a view schematically showing a plasma chemical vapor deposition apparatus according to an embodiment of the present invention.

도 7은 도 6에 도시된 분할전극 어셈블리를 나타낸 사시도이다.FIG. 7 is a perspective view illustrating the split electrode assembly illustrated in FIG. 6.

도 8은 도 7에 도시된 분할전극 어셈블리를 구체적으로 나타낸 단면도이다.8 is a cross-sectional view illustrating in detail the split electrode assembly illustrated in FIG. 7.

도 9 및 10은 각각 도 6 내지 8에 도시된 플라즈마 화학기상증착 장치를 통해서 형성한 진성 반도체층의 상부 및 측면부 SEM 사진이다.9 and 10 are SEM images of upper and side portions of the intrinsic semiconductor layer formed through the plasma chemical vapor deposition apparatus shown in FIGS. 6 to 8, respectively.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 박막 트랜지스터 기판 122 : 게이트 라인100: thin film transistor substrate 122: gate line

124 : 게이트 전극 130 : 게이트 절연막124: gate electrode 130: gate insulating film

140 : 액티브층 152 : 데이터 라인140: active layer 152: data line

154 : 소오스 전극 156 : 드레인 전극154: source electrode 156: drain electrode

160 : 박막 트랜지스터 170 : 광 다이오드160 thin film transistor 170 photodiode

171 : 하부 전극 172 : n형 실리콘층171: lower electrode 172: n-type silicon layer

173 : 진성 실리콘층 174 : p형 실리콘층173: intrinsic silicon layer 174: p-type silicon layer

175 : 상부 전극 180 : 보호막175: upper electrode 180: protective film

182 : 유기막 190 : 바이어스 라인182: organic film 190: bias line

Claims (13)

게이트 라인;Gate lines; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성된 데이터 라인;A data line intersecting the gate line with a gate insulating layer interposed therebetween; 상기 게이트 라인과 상기 데이터 라인에 둘러싸인 화소 영역에 형성되어 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터;A thin film transistor formed in the pixel area surrounded by the gate line and the data line and connected to the gate line and the data line; 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성된 진성 실리콘층을 포함하는 광 다이오드;A photodiode connected to the thin film transistor and formed in the pixel region and including an intrinsic silicon layer formed of microcrystalline silicon; 상기 박막 트랜지스터 및 상기 광 다이오드를 덮는 보호막; 및A passivation layer covering the thin film transistor and the photodiode; And 상기 보호막 상에 형성되며, 상기 광 다이오드와 전기적으로 연결된 바이어스 라인을 포함하는 엑스레이 검출기용 박막 트랜지스터 기판.And a bias line formed on the passivation layer and electrically connected to the photodiode. 제1항에 있어서, 상기 광 다이오드는The method of claim 1, wherein the photodiode 상기 박막 트랜지스터와 전기적으로 연결된 하부 전극;A lower electrode electrically connected to the thin film transistor; 상기 하부 전극 상에 형성된 n형 실리콘층;An n-type silicon layer formed on the lower electrode; 상기 n형 실리콘층 상에 형성된 상기 진성 실리콘층;The intrinsic silicon layer formed on the n-type silicon layer; 상기 진성 실리콘층 상에 형성된 p형 실리콘층; 및A p-type silicon layer formed on the intrinsic silicon layer; And 상기 p형 실리콘층 상에 형성된 상부 전극을 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판.And a top electrode formed on the p-type silicon layer. 제2항에 있어서, 상기 박막 트랜지스터는,The thin film transistor of claim 2, wherein the thin film transistor is 상기 게이트 라인과 연결된 게이트 전극;A gate electrode connected to the gate line; 상기 게이트 절연막의 상부에 상기 게이트 전극과 중첩되도록 형성된 액티브층;An active layer formed on the gate insulating layer to overlap the gate electrode; 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극; 및A source electrode connected to the data line and extending to an upper portion of the active layer; And 상기 액티브층 상부에서 상기 소오스 전극과 이격되고, 상기 하부 전극과 전기적으로 연결된 드레인 전극을 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판.And a drain electrode spaced apart from the source electrode on the active layer and electrically connected to the lower electrode. 제3항에 있어서,The method of claim 3, 상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성된 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판.And the lower electrode is formed from the same metal layer as the drain electrode. 제2항에 있어서,The method of claim 2, 상기 상부 전극은 투명한 도전성 물질을 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판.The upper electrode is a thin film transistor substrate for an x-ray detector, characterized in that it comprises a transparent conductive material. 제1항에 있어서,The method of claim 1, 상기 보호막 상에 형성된 유기막을 더 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판.The thin film transistor substrate for the x-ray detector, further comprising an organic film formed on the protective film. 게이트 라인, 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소 영역에 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계;Forming a thin film transistor connected to the gate line and the data line in a pixel area surrounded by the gate line and the data line, the data line crossing the gate line with a gate line interposed therebetween; 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성되는 진성 실리콘층을 포함하는 광 다이오드를 형성하는 단계;Forming a photodiode connected to the thin film transistor and including an intrinsic silicon layer formed in the pixel region and formed of microcrystalline silicon; 상기 박막 트랜지스터 및 상기 광 다이오드를 덮도록 보호막을 형성하는 단계; 및Forming a protective film to cover the thin film transistor and the photodiode; And 상기 보호막 상에 상기 광 다이오드와 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.And forming a bias line electrically connected to the photodiode on the passivation layer. 제7항에 있어서, 상기 광 다이오드를 형성하는 단계는,The method of claim 7, wherein forming the photodiode, 상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 형성하는 단계;Forming a lower electrode electrically connected to the thin film transistor; 상기 하부 전극 상에 n형 실리콘층을 형성하는 단계;Forming an n-type silicon layer on the lower electrode; 상기 n형 실리콘층 상에 상기 진성 실리콘층을 형성하는 단계;Forming the intrinsic silicon layer on the n-type silicon layer; 상기 진성 실리콘층 상에 p형 실리콘층을 형성하는 단계; 및Forming a p-type silicon layer on the intrinsic silicon layer; And 상기 p형 실리콘층 상에 상부 전극을 형성하는 단계를 포함하는 엑스레이 검 출기용 박막 트랜지스터 기판의 제조 방법.And forming an upper electrode on the p-type silicon layer. 제8항에 있어서, 상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하는 단계는,The method of claim 8, wherein the forming of the gate line, the data line, and the thin film transistor includes: 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;Forming a gate line on the substrate, the gate line including a gate line and a gate electrode connected to the gate line; 상기 게이트 배선 상에 상기 게이트 절연막을 형성하는 단계;Forming the gate insulating film on the gate wiring; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 액티브층을 형성하는 단계; 및Forming an active layer on the gate insulating layer to overlap the gate electrode; And 상기 게이트 절연막 상에, 상기 데이터 라인, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층의 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.A source electrode on the gate insulating layer, a source electrode connected to the data line and extending to an upper portion of the active layer, and a drain electrode spaced apart from the source electrode and connected to the lower electrode on the active layer; And forming a data line to form a thin film transistor substrate for an x-ray detector. 제9항에 있어서,10. The method of claim 9, 상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.And the lower electrode is formed from the same metal layer as the drain electrode. 제8항에 있어서, 상기 진성 실리콘층을 형성하는 단계는,The method of claim 8, wherein forming the intrinsic silicon layer, 서로 교대로 배치된 복수의 정전압 전극들과 복수의 부전압 전극들을 포함하는 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치에서 진행되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.A method of manufacturing a thin film transistor substrate for an X-ray detector, characterized in that the plasma chemical vapor deposition apparatus having a split electrode assembly including a plurality of constant voltage electrodes and a plurality of negative voltage electrodes arranged alternately. 제8항에 있어서,The method of claim 8, 상기 상부 전극은 투명한 도전성 물질로 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.And the upper electrode is formed of a transparent conductive material. 제7항에 있어서,The method of claim 7, wherein 상기 보호막 상에 유기막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법.And forming an organic layer on the passivation layer.
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