KR101109579B1 - Thin film transistor substrate for an x-ray detector and method of manufacturing the same - Google Patents

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KR101109579B1
KR101109579B1 KR20090002328A KR20090002328A KR101109579B1 KR 101109579 B1 KR101109579 B1 KR 101109579B1 KR 20090002328 A KR20090002328 A KR 20090002328A KR 20090002328 A KR20090002328 A KR 20090002328A KR 101109579 B1 KR101109579 B1 KR 101109579B1
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추대호
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(주)세현
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Abstract

광 다이오드의 신뢰성을 향상시킬 수 있는 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법이 개시된다. For the X-ray detectors to improve the reliability of the photodiode thin film transistor substrate and a method are disclosed. 엑스레이 검출기용 박막 트랜지스터 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 광 다이오드, 보호막 및 바이어스 라인을 포함한다. TFT array panel for an x-ray detector includes a gate line, a data line, a thin film transistor, a photodiode, a protective film and the bias line. 데이터 라인은 게이트 절연막을 사이에 두고 게이트 라인과 교차되게 형성된다. A data line through the gate insulating film is formed to cross the gate line. 박막 트랜지스터는 게이트 라인과 데이터 라인에 둘러싸인 화소 영역에 형성되어 게이트 라인 및 데이터 라인과 연결된다. A thin film transistor is formed in the pixel area surrounded by the gate lines and data lines are connected to the gate line and data line. 광 다이오드는 박막 트랜지스터와 연결되어 화소 영역에 형성되며, 미세결정질 실리콘으로 형성된다. The photodiode is connected to the thin film transistor is formed in the pixel region, it is formed of a microcrystalline silicon. 보호막은 박막 트랜지스터 및 광 다이오드를 덮는다. The protective film covering the thin film transistors and the photodiodes. 바이어스 라인은 보호막 상에 형성되며, 광 다이오드와 전기적으로 연결된다. Bias line is formed on the protective film, and is electrically connected to the photodiode. 이와 같이, 광 다이오드에 형성되는 진성 실리콘층을 미세결정질 실리콘으로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드의 신뢰성을 향상시킬 수 있다. Thus, it is possible to form the intrinsic silicon layer formed in the photodiode as microcrystalline silicon, and prevent the reduction of the life time (life time) of the degradation of the device and enhance the reliability of the photodiodes.

Description

엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE FOR AN X-RAY DETECTOR AND METHOD OF MANUFACTURING THE SAME} A thin film transistor substrate and a method for x-ray detector {THIN FILM TRANSISTOR SUBSTRATE FOR AN X-RAY DETECTOR AND METHOD OF MANUFACTURING THE SAME}

본 발명은 엑스레이(X-ray) 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 엑스레이로 피사체를 찍은 영상을 검출하기 위해 사용되는 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다. The present invention is X-ray (X-ray) relates to a detector TFT array panel and the manufacturing method thereof for, more specifically, the thin film transistor substrate and a production method thereof for an x-ray detector used for detecting the images taken the subject with X-rays It relates.

종래 의학용으로 널리 사용되고 있는 진단용 엑스레이 검사 방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해 소정의 필름 인화 시간을 거쳐야 했다. Diagnostic X-ray inspection method which is widely used for the conventional medicine is taken using X-ray film detection, and were put a desired film developing time to see the result. 그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터를 이용한 디지털 엑스레이 검출기가 개발되었다. However, thanks to recent lift force in the development of semiconductor technology has been developed a digital x-ray detector using a thin film transistor.

이러한 디지털 엑스레이 검출기는 박막 트랜지스터 어레이 기판을 구비하며, 박막 트랜지스터 어레이 기판에는 복수의 박막 트랜지스터와 광 다이오드(photo diode)가 매트릭스 형상으로 배열되어 있다. The digital x-ray detector includes a TFT array substrate, a TFT array substrate has a plurality of thin film transistors and a photodiode (photo diode) are arranged in a matrix.

광 다이오드는 반도체층과 이 반도체층의 양단에 전압을 인가하기 위한 두 전극을 포함하며, 상기 반도체층은 P형의 불순물을 포함하는 P형 반도체층, 불순물을 함유하지 않는 진성 반도체층 및 N형의 불순물을 포함하는 N형 반도체층을 포함한다. The photodiode is a semiconductor layer and a comprises two electrodes for applying a voltage to both ends of the semiconductor layer, the semiconductor layer is a P-type semiconductor layer containing the impurity of the type P, an intrinsic semiconductor not containing an impurity layer and an N-type It includes the N-type semiconductor layer containing impurities.

이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 광량에 대응하여 광 다이오드에서 전기적 신호를 변화시킴으로써, 각 화소에 대응하는 이미지를 생성한다. By X-ray detector having such a thin film transistor array substrate in response to the amount of light in an x-ray is irradiated from the outside changes the electric signal from the photodiode, and generates an image corresponding to each pixel.

이러한 박막 트랜지스터 어레이 기판을 갖는 엑스레이 검출기의 특성 향상을 위해 고려되는 핵심인자는 광 다이오드의 광전변환 효율이다. To improve the properties of the x-ray detector having such a thin film transistor array panel key factor to be considered is the photoelectric conversion efficiency of the photodiode. 광 다이오드의 진성 반도체층은 통상 비정질(amorphous) 실리콘으로 형성이 되는데, 비정질 실리콘은 결정 상태가 불안정하고 열적 특성에 열악하여 장시간 사용시 발생되는 열에 의하여 특성이 열화되어 광전변환 효율이 떨어지는 문제점이 있다. An intrinsic semiconductor layer of the photodiode is there is formed a conventional amorphous (amorphous) silicon, amorphous silicon has a crystal state is unstable, and the characteristics are deteriorated by heat is poor occurrence when used for a long time by the thermal properties inferior photoelectric conversion efficiency problems.

따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 광 다이오드의 신뢰성을 향상시킬 수 있는 엑스레이 검출기용 박막 트랜지스터 기판을 제공한다. Accordingly, the present invention this write taking into account that the same problems, the present invention provides a TFT array panel for an x-ray detector capable of improving the reliability of the photodiodes.

또한, 본 발명은 상기한 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법을 제공한다. The present invention also provides a method of manufacturing a TFT substrate for the above-described x-ray detector.

본 발명의 일 특징에 따른 엑스레이 검출기용 박막 트랜지스터 기판은 게이트 라인, 데이터 라인, 박막 트랜지스터, 광 다이오드, 보호막 및 바이어스 라인을 포함한다. TFT array panel for an x-ray detector according to one aspect of the present invention includes a gate line, a data line, a thin film transistor, a photodiode, a protective film and the bias line. 상기 데이터 라인은 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성된다. The data line is formed through the gate insulating film to cross the gate lines. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 둘러싸인 화소 영역에 형성되어 상기 게이트 라인 및 상기 데이터 라인과 연결된다. The thin film transistor is formed in a pixel region surrounded by the gate line and the data line is connected to the gate line and the data line. 상기 광 다이오드는 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성된다. Said photodiode is connected with the thin film transistor is formed in the pixel region, it is formed of microcrystalline silicon. 상기 보호막은 상기 박막 트랜지스터 및 상기 광 다이오드를 덮는다. The protective film covers the thin film transistor and the photodiode. 상기 바이어스 라인은 상기 보호막 상에 형성되며, 상기 광 다이오드와 전기적으로 연결된다. It said bias line is formed on the protective film, and is electrically connected to the photodiode.

상기 광 다이오드는 상기 박막 트랜지스터와 전기적으로 연결된 하부 전극, 상기 하부 전극 상에 형성된 n형 실리콘층, 상기 n형 실리콘층 상에 형성된 상기 진성 실리콘층, 상기 진성 실리콘층 상에 형성된 p형 실리콘층, 및 상기 p형 실리 콘층 상에 형성된 상부 전극을 포함한다. The photodiode is a thin film transistor and electrically the lower electrode is connected to the lower electrode on the n-type silicon layer formed on the intrinsic silicon layer formed on the n-type silicon layer, p-type silicon layer formed on the intrinsic silicon layer, and an upper electrode formed on the p-type silica koncheung.

상기 박막 트랜지스터는, 상기 게이트 라인과 연결된 게이트 전극, 상기 게이트 절연막의 상부에 상기 게이트 전극과 중첩되도록 형성된 액티브층, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 전기적으로 연결된 드레인 전극을 포함할 수 있다. The thin film transistor includes a gate electrode connected to the gate line, the gate of the upper portion of the insulating film connected to the active layer, the data line is formed to overlap with the gate electrode extends to the top of the active layer the source electrode, and the active layer at the top may include a drain electrode connected to and spaced apart from the source electrode to the lower electrode.

상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성될 수 있다. The lower electrode may be formed from the same metal layer and the drain electrode.

상기 상부 전극은 투명한 도전성 물질을 포함할 수 있다. The upper electrode may include a transparent conductive material.

상기 박막 트랜지스터 기판은 상기 보호막 상에 형성된 유기막을 더 포함할 수 있다. The TFT array panel may further include an organic film formed on the protective film.

본 발명의 일 특징에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법에 따르면, 게이트 라인, 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소 영역에 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성한다. According to the method of manufacturing a TFT substrate for an X-ray detector according to one aspect of the present invention, the gate line, the data sandwiched between crossing the gate line with a gate insulating film line, and a pixel region surrounded by and in that the data line and the gate line to form the gate lines and thin film transistors connected with the data line. 이후, 상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성되는 진성 실리콘층을 포함하는 광 다이오드를 형성한다. Then, in connection with the thin-film transistor forms a photodiode including the intrinsic silicon layer to be formed in the pixel region, forming a micro-crystalline silicon. 이후, 상기 박막 트랜지스터 및 상기 광 다이오드를 덮도록 보호막을 형성한다. Then, to form the thin film transistor and a protective film so as to cover the photodiode. 이후, 상기 보호막 상에 상기 광 다이오드와 전기적으로 연결되는 바이어스 라인을 형성한다. Then, to form the bias lines on the protective film that is electrically connected to the photodiode.

상기 광 다이오드의 형성하기 위하여, 상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 형성한다. In order to form the photodiode, thus forming a lower electrode electrically connected to the thin film transistor. 이후, 상기 하부 전극 상에 n형 실리콘층을 형성하고, 상기 n형 실리콘층 상에 상기 진성 실리콘층을 형성하고, 상기 진성 실리콘층 상에 p형 실리콘층을 형성한다. Then, form an n-type silicon layer on the lower electrode, forming the intrinsic silicon layer over the n-type silicon layer to form a p-type silicon layer over the intrinsic silicon layer. 이후, 상기 p형 실리콘층 상에 상부 전극을 형성한다. Then, to form an upper electrode on the p-type silicon layer.

상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하기 위하여, 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 배선을 형성한다. To form the gate lines, data lines and thin film transistor, a gate wiring including a gate electrode connected to the gate line and the gate line on the substrate. 이후, 상기 게이트 배선 상에 상기 게이트 절연막을 형성한다. Then, to form the gate insulating film on the gate wiring. 이후, 상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 액티브층을 형성한다. Then, to form the active layer so as to overlap with the gate electrode on the gate insulating film. 이후, 상기 게이트 절연막 상에, 상기 데이터 라인, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층의 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성한다. Then, the drain on the gate insulating film, and connected to the data line, the data line and being spaced apart from the source electrode from the source electrode, and the upper portion of the active layer extends to the top of the active layer connected to the lower electrode electrode forming a data line including a.

상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성될 수 있다. The lower electrode may be formed from the same metal layer and the drain electrode.

상기 진성 실리콘층은 서로 교대로 배치된 복수의 정전압 전극들과 복수의 부전압 전극들을 포함하는 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치에서 형성될 수 있다. The intrinsic silicon layer can be formed in a plasma chemical vapor deposition apparatus having a split-electrode assembly including a plurality of positive voltage electrodes and a plurality of negative voltage electrodes arranged alternately with each other.

이와 같은 엑스레이 검출기용 박막 트랜지스터 기판 및 이의 제조 방법에 따 르면, 광 다이오드에 형성되는 진성 실리콘층을 결정 구조가 불안정한 비정질 실리콘 대신 상대적으로 결정 구조가 안정된 미세결정질 실리콘으로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드의 신뢰성을 향상시킬 수 있다. As described According to such a thin film transistor substrate and a method for x-ray detector, formed by the intrinsic microcrystalline silicon the crystal structure stable silicon layer determined by the structure of the relative place of the amorphous silicon labile to be formed on the photodiode, life of the degradation of the device prevent the reduction of the time (life time), and it is possible to improve the reliability of the photodiodes.

상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. Features and advantages of the present invention described above will become apparent from the following description in conjunction with the accompanying drawings, to easily carry out self technical features of the present invention one of ordinary skill in the art accordingly It will be. 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. The invention may be embodied in different forms and should not be limited to the following examples. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. Embodiments described here are to be completely than this disclosure, and are provided to ensure that the technical concept and features of the present invention to those skilled in the art can be fully delivered. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다. In the figures, the dimensions of each device or the film (layer) and the area has been exaggerated for clarity of the present invention, Also, each device may be provided with a variety of additional devices which are not described herein, membrane (layer) it may, be formed of the other film (layer) or directly on a substrate or via an additional film (layer) between them when referred to as being located on the other film (layer) or the substrate.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. With reference to the accompanying drawings, it will be described in detail preferred embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기 판을 나타낸 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다. 1 is a plan view showing a thin film transistor-based blocks for the x-ray detector according to one embodiment of the invention, Figure 2 is a cross-sectional view taken along a Ⅰ-Ⅰ 'line of Fig.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판(100)은 게이트 라인(122), 데이터 라인(152), 박막 트랜지스터(160), 광 다이오드(170), 보호막(180) 및 바이어스 라인(190)을 포함한다. 1 and 2, one embodiment of the thin film transistor substrate 100 for the X-ray detector according to the present invention, the gate line 122, data line 152, the thin film transistor 160, a photodiode 170 includes a protective film 180 and the bias line 190.

게이트 라인(122)은 유리 또는 플라스틱 등의 투명하고 절연성을 갖는 기판(110) 상에 형성된다. Gate line 122 is formed on the substrate 110 is transparent and has an insulating property, such as glass or plastic. 예를 들어, 게이트 라인(122)은 가로 방향으로 연장되어 화소 영역의 상측과 하측을 정의한다. For example, the gate line 122 extends in the lateral direction to define the upper and lower sides of the pixel region.

데이터 라인(152)은 게이트 절연막(130)을 사이에 두고 게이트 라인(122)과 교차되게 형성된다. Data line 152 through the gate insulating film 130 is formed to intersect the gate line 122. 예를 들어, 데이터 라인(152)은 세로 방향으로 연장되어 화소 영역의 좌측과 우측을 정의한다. For example, the data line 152 extends in the longitudinal direction to define the left and right sides of the pixel region.

박막 트랜지스터(160)는 게이트 라인(122)과 데이터 라인(152)에 둘러싸인 화소 영역에 형성되며, 게이트 라인(122) 및 데이터 라인(152)과 전기적으로 연결된다. The thin film transistor 160 is formed at a pixel region surrounded by the gate line 122 and data line 152 is electrically connected to the gate line 122 and data line 152.

박막 트랜지스터(160)는 게이트 라인(122)과 연결된 게이트 전극(124), 게이트 절연막(130) 상부에 게이트 전극(124)과 중첩되도록 형성된 액티브층(140), 데이터 라인(152)과 연결되고 액티브층(140)의 상부까지 연장된 소오스 전극(154), 및 액티브층(140) 상부에서 소오스 전극(154)과 이격되 드레인 전극(156)을 포함한다. A thin film transistor 160 is connected to the gate line 122 and connected to the gate electrode 124, gate insulating film 130, an active layer 140 formed to the upper portion overlapping the gate electrode 124, the data line 152 is active in the upper source electrode 154, and the active layer 140 extends to the upper portion of the layer 140 includes a source electrode 154 and the drain electrode being spaced 156. the

게이트 전극(124)은 박막 트랜지스터(160)의 게이트 단자를 구성한다. Gate electrode 124 constitutes the gate terminal of the thin film transistor 160. 게이트 전극(124)은 게이트 라인(122)과 동일한 금속층으로부터 형성될 수 있다. Gate electrode 124 can be formed from the same metal layer as the gate line 122.

액티브층(140)은 게이트 절연막(130) 상에 게이트 전극(124)과 적어도 일부가 중첩되도록 형성된다. Active layer 140 is formed so as to be on the gate insulating film 130 overlapping with the gate electrode at least a portion (124). 액티브층(140)은 게이트 절연막(130) 상에 형성된 반도체층(142) 및 반도체층(142) 상에 형성된 오믹 콘택층(144)을 포함할 수 있다. The active layer 140 may include an ohmic contact layer 144 formed on the semiconductor layer 142 and semiconductor layer 142 formed on the gate insulating film 130. 반도체층(142)은 박막 트랜지스터(160)에서 실질적으로 전류가 흐르는 채널을 형성하는 층으로, 예를 들어 비정질 실리콘으로 형성된다. A semiconductor layer 142 is a layer for forming the substantially the current flowing through the channel in the thin film transistor 160, for example, formed of amorphous silicon. 오믹 콘택층(144)은 반도체층(142)과 소오스 전극(154) 및 드레인 전극(156) 사이에 형성된다. An ohmic contact layer 144 is formed between the semiconductor layer 142 and the source electrode 154 and drain electrode 156. 오믹 콘택층(144)은 반도체층(142)과 소오스 전극(154) 및 드레인 전극(156)간의 접촉 저항을 감소시키기 위한 층으로, n형 불순물이 고농도로 도핑된 비정질 실리콘으로 형성된다. An ohmic contact layer 144 is formed of a layer for reducing the contact resistance between the semiconductor layer 142 and the source electrode 154 and a drain electrode (156), n-type impurities are heavily doped with amorphous silicon. 한편, 반도체층(142) 및 오믹 콘택층(144)은 비정질 실리콘 대신 미세결정질 실리콘으로 형성될 수도 있다. On the other hand, the semiconductor layer 142 and the ohmic contact layer 144 may be formed of a microcrystalline silicon rather than amorphous silicon.

소오스 전극(154) 및 드레인 전극(156)은 박막 트랜지스터(160)의 채널 영역을 사이에 두고 서로 이격되도록 액티브층(140) 상에 형성된다. The source electrode 154 and drain electrode 156 is sandwiched between a channel region of the thin film transistor 160 is formed on the active layer 140 to be spaced apart from each other. 소오스 전극(154)은 데이터 라인(152)과 연결되어 박막 트랜지스터(160)의 소오스 단자를 구성하며, 드레인 전극(156)은 광 다이오드(170)와 연결되어 박막 트랜지스터(160)의 드레인 단자를 구성한다. Configuring the drain terminal of the source electrode 154 is connected to the data line 152 constitute the source terminal of the thin film transistor 160, the drain electrode 156 is connected to the photodiode 170, the thin film transistor 160 do. 소오스 전극(154) 및 드레인 전극(156)은 데이터 라인(152)과 동일한 금속층으로부터 형성될 수 있다. A source electrode 154 and drain electrode 156 may be formed from the same metal layer as the data line 152.

광 다이오드(170)는 박막 트랜지스터(160)와 연결되며, 게이트 라인(122)과 데이터 라인(152)에 둘러싸인 화소 영역에 형성된다. The photodiode 170 is formed in the pixel region is surrounded by and connected to the thin film transistor 160, a gate line 122 and data line 152. 광 다이오드(170)는 박막 트랜지스터(160)가 형성된 영역을 제외하고 화소 영역 전체에 걸쳐 형성된다. The photodiode 170, except the region where the thin film transistor 160 is formed, and is formed over the entire pixel region.

광 다이오드(170)는 박막 트랜지스터(160)와 전기적으로 연결되는 하부 전 극(171), 하부 전극(171) 상에 형성된 n형 실리콘층(172), n형 실리콘층(172) 상에 형성된 진성 실리콘층(173), 진성 실리콘층(173) 상에 형성된 p형 실리콘층(174) 및 p형 실리콘층(174) 상에 형성된 상부 전극(175)을 포함한다. The photodiode 170 is an intrinsic formed on the thin film transistor 160 and the electrical n-type silicon layer 172, n-type silicon layer 172 formed on the lower electrode 171, lower electrode 171, which is connected to It includes a silicon layer 173, an intrinsic silicon layer electrodes 175 formed on the p-type silicon layer 174 and the p-type silicon layer 174 formed on the (173). 즉, 광 다이오드(170)는 하부 전극(171), n형 실리콘층(172), 진성 실리콘층(173), p형 실리콘층(174) 및 상부 전극(175)이 순차적으로 적층된 구조를 갖는다. That is, the photodiode 170 has a structure in the lower electrode (171), n-type silicon layer 172, an intrinsic silicon layer (173), p-type silicon layer 174 and upper electrode 175 are sequentially stacked .

하부 전극(171)은 박막 트랜지스터(160)의 드레인 전극(156)과 전기적으로 연결되어 있다. The lower electrode 171 is electrically connected to the drain electrode 156 of the TFT 160. 하부 전극(171)은 예를 들어, 드레인 전극(156)과 동일한 금속층으로부터 형성된다. The lower electrode 171 is, for example, is formed from the same metal layer and the drain electrode 156.

n형 실리콘층(172)은 하부 전극(171) 상에 형성된다. n-type silicon layer 172 is formed on the lower electrode 171. n형 실리콘층(172)은 인(P), 비소(As), 안티몬(Sb) 등의 n형 불순물이 도핑되어 있는 실리콘 물질로 형성될 수 있다. n-type silicon layer 172 may be formed of a phosphorus (P), arsenic (As), antimony (Sb) silicon material with an n-type impurity is doped, such as. n형 실리콘층(172)은 비정질 실리콘 또는 미세결정질 실리콘으로 형성될 수 있다. n-type silicon layer 172 may be formed of amorphous silicon or microcrystalline silicon.

진성 실리콘층(173)은 n형 실리콘층(172) 상에 형성된다. Intrinsic silicon layer 173 is formed on the n-type silicon layer (172). 진성 실리콘층(173)은 미세결정질(micro-crystalline) 실리콘으로 형성된다. Intrinsic silicon layer 173 is formed of a microcrystalline (micro-crystalline) silicon. 여기서, 미세결정질 실리콘은 비정질 실리콘과 단결정 실리콘의 경계물질로서 수십 nm에서 수백 nm의 결정크기를 갖는 나노 스케일(nano scale)의 실리콘 결정들이 형성되어 있는 물질을 의미한다. Here, the microcrystalline silicon; means a substance which silicon crystals are formed in the nano-scale (nano scale) having a grain size of several hundred nm in the tens of nm as the boundary material of the amorphous silicon and single crystal silicon.

p형 실리콘층(174)은 진성 실리콘층(173) 상에 형성된다. p-type silicon layer 174 is formed on the intrinsic silicon layer 173. p형 실리콘층(174)은 붕소(B), 칼륨(K) 등의 p형 불순물이 도핑되어 있는 실리콘 물질로 형성될 수 있다. p-type silicon layer 174 may be formed of a silicon material is a p-type impurity such as boron (B), potassium (K) doped. p형 실리콘층(174)은 비정질 실리콘 또는 미세결정질 실리콘으로 형 성될 수 있다. p-type silicon layer 174 may be generated to form an amorphous silicon or microcrystalline silicon.

상부 전극(175)는 p형 실리콘층(174) 상에 형성된다. The upper electrode 175 is formed on the p-type silicon layer 174. 상부 전극(175)은 광이 투과될 수 있도록 투명한 도전성 물질로 형성된다. The upper electrode 175 is formed of a transparent conductive material so as to be light transmissive. 예를 들어, 상부 전극(175)은 틴 옥사이드(tin oxide), 징크 옥사이드(zinc oxide), 인듐 틴 옥사이드(indium tin oxide) 또는 인듐 징크 옥사이드(indium zinc oxide) 등으로 형성될 수 있다. For example, the upper electrode 175 may be formed in such tin oxide (tin oxide), zinc oxide (zinc oxide), indium tin oxide (indium tin oxide) or indium zinc oxide (indium zinc oxide).

보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 덮도록 형성된다. A protective film 180 is formed to cover the thin film transistor 160 and the photodiode 170. The 보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 보호하고, 절연시키기 위한 막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등으로 형성될 수 있다. The protective film 180 may be formed as a film for insulating protecting the thin film transistor 160 and the photodiode 170, and, for example, silicon nitride (SiNx) or silicon oxide (SiOx) or the like.

한편, 보호막(180) 상부에는 유기막(182)이 더 형성될 수 있다. On the other hand, the upper protective layer 180 may be an organic layer 182 is further formed. 유기막(182)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(180)보다 두꺼운 두께로 형성된다. The organic film 182 is formed to a thickness greater than the protective film 180 for planarization of the TFT substrate 100.

유기막(182) 상에는 바이어스 라인(190)이 형성된다. The bias line 190 is formed on the organic film 182. 바이어스 라인(190)은 광 다이오드(170)에 역바이어스를 인가하기 위한 것으로써, 예를 들어, 데이터 라인(152)과 동일한 방향으로 연장된다. Bias line 190 is written to for applying a reverse bias to the photodiode 170, for example, extend in the same direction as the data line 152. 바이어스 라인(190)은 보호막(180) 및 유기막(182)에 형성된 컨택 홀(CNT)을 통해 광 다이오드(170)의 상부 전극(175)과 전기적으로 연결된다. Bias line 190 is electrically connected to the upper electrode 175 of the photodiode 170 through the contact hole (CNT) is formed on the protective film 180 and the organic film 182. 한편, 바이어스 라인(190)은 보호막(180) 상에 바로 형성될 수도 있다. On the other hand, a bias line 190 may be directly formed on the protective film 180. The

바이어스 라인(190)은 개구율을 높이기 위하여 데이터 라인(152)과 중첩되게 형성될 수 있으며, 박막 트랜지스터(160)로 광이 유입되는 것을 방지하기 위하여 박막 트랜지스터(160)를 덮도록 형성될 수 있다. Bias line 190 may be formed so as to cover the thin film transistor 160 in order to may be formed to overlap the data line 152 to increase the aperture ratio, prevents the light from entering the TFTs 160.

이러한 구성의 박막 트랜지스터 기판(100)을 갖는 엑스레이 검출기는 외부로부터 조사되는 엑스레이에 의해 광 다이오드(170)에서 생성되는 전자를 바이어스 전압을 인가하여 외부로 전달함으로써 광을 전기적인 신호로 변환하게 된다. X-ray detector having a thin film transistor substrate 100 having such a configuration are the electrons generated in the photodiode 170 by the X-ray is irradiated from the outside by applying a bias voltage by transmitting to the outside is converting light to an electrical signal. 보다 구체적으로, 엑스레이 소오스에서 방출된 엑스레이가 피사체를 투과한 후 박막 트랜지스터 기판(100)의 상부에 형성된 신틸레이터(미도시)에서 가시광으로 변환된다. More specifically, the X-rays emitted from the X-ray source is converted into visible light from the scintillator (not shown) formed on top of the thin film transistor substrate 100, and then transmitted through the subject. 신틸레이터에서 변환된 광이 광 다이오드(170)의 진성 실리콘층(173)에 입사되면 실리콘(Si)이 해리되어 전자와 전공으로 분해된다. If the converted light from the scintillator is incident on the intrinsic silicon layer 173 of the photodiode 170, a silicon (Si) is the haeri is decomposed into electrons and major. 이와 같이 해리된 상태에서 p형 실리콘층(174) 상에 형성된 상부 전극(175)에 네가티브 전압으로 바이어스를 걸어주면 전자가 n형 실리콘층(172) 방향으로 이동된다. Thus, in the dissociated state p-type silicon layer main surface walk biased with a negative voltage to the upper electrode 175 is formed on the (174) E is moved to the n-type silicon layer (172) direction. n형 실리콘층(172)으로 이동된 전자는 박막 트랜지스터(160)의 드레인 전극(156) 측에 축적되며, 이와 같이 드레인 전극(156) 측에 축전된 전하는 박막 트랜지스터(160)의 턴온에 의해 데이터 라인(152)을 따라 리드 아웃(read out)된다. The electron mobility in n-type silicon layer 172 is accumulated on the side of the drain electrode 156 of the TFT 160, and thus data corresponding to a turn on of the drain electrode 156. The charge thin film transistor 160, the power storage to the side along line 152 is the lead-out (read out). 이러한 방식으로 각 화소별로 리등되는 신호는 광전류 단위의 아날로그 신호이다. Rideung signal for each pixel in this way is an analog signal from the photoelectric unit. 리딩된 아날로그 신호는 화소 단위별로 입사되는 광량에 따라 각각 다르게 나타나게 된다. The reading analog signals are displayed differently in accordance with the amount of light that is incident for each pixel unit. 즉, 피사체를 투과하는 엑스레이는 피사체의 밀도에 따라 신틸레이터로 입사되는 엑스레이 세기가 각각 다르게 나타난다. That is, the X-rays transmitted through the subject when the X-ray intensity incident on the scintillator according to the density of the object differently. 따라서, 화소 별로 다르게 나타나는 아날로그 신호를 AD 컨버터를 통해 디지털화하여 최종적으로 모니터에 디지털 이미지를 구현하게 된다. Thus, by digitizing an analog signal that appears different for each pixel through the AD converter is finally implement the digital image on the monitor.

이와 같이, 광 다이오드(170)에 형성되는 진성 실리콘층(173)을 결정 구조가 불안정한 비정질 실리콘 대신 상대적으로 결정 구조가 안정된 미세결정질 실리콘으 로 형성함으로써, 소자 열화에 따른 라이프 타임(life time)의 감소를 방지하고 광 다이오드(170)의 신뢰성을 향상시킬 수 있다. In this way, the formed by the photodiode 170, the intrinsic microcrystalline silicon coming from the silicon layer 173, the crystal structure is stable relative to the crystal structure rather than an amorphous silicon unstable formed, lifetime (life time) of the degradation of the device it is possible to prevent the reduction, and improving the reliability of the photodiode 170. the

도 3 내지 도 6은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다. 3 to 6 are process drawings showing the manufacturing process of the TFT substrate for an X-ray detector according to one embodiment of the invention.

도 1 및 도 3을 참조하면, 기판(110) 상에 게이트 라인(122) 및 게이트 라인(122)과 전기적으로 연결되어 있는 게이트 전극(124)을 포함하는 게이트 배선을 형성한다. 1 If and 3, to form a gate wire including a gate line 122 and gate line 122 and the electric gate electrode 124 that is connected to the substrate 110. 상기 게이트 배선은 스퍼터링 등의 방법을 통해 기판(110) 상에 게이트 금속막을 증착한 후, 노광 마스크를 이용한 사진식각공정을 통해 상기 게이트 금속막을 패터닝하여 형성할 수 있다. The gate wire may then depositing gate metal film on the substrate 110 through a method such as sputtering, through a photolithography process using an exposing mask to form the gate metal film is patterned. 상기 게이트 배선은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. Said gate wiring, for example, aluminum (Al), molybdenum (Mo), chromium (Cr), neodymium (Nd), tantalum (Ta), titanium (Ti), tungsten (W), copper (Cu), silver ( Ag) may be formed of a single metal or an alloy thereof and the like. 또한, 상기 게이트 배선은 상기한 단일 금속 또는 합금이 복수의 층으로 적층된 다층 구조로 형성될 수 있다. Further, the gate wiring has the above-described single metal or alloy may be formed from a multi-layer structure laminated in plural layers.

도 1 및 도 4를 참조하면, 상기 게이트 배선이 형성된 기판(110) 상에 게이트 절연막(130)을 형성한다. 1 and reference to Figure 4, a gate insulating film 130 on the substrate 110, the gate wiring is formed. 게이트 절연막(130)은 상기 게이트 배선을 절연시키고 보호하기 위한 절연막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다. A gate insulating film 130 as a dielectric film for insulating and protecting the gate wiring, for example, be formed of silicon nitride (SiNx) or silicon oxide (SiOx). 게이트 절연막(130)은 예를 들어, 화학기상증착(Chemical Vapor Deposition : CVD) 공정을 통해 형성된다. A gate insulating film 130 is, for example, chemical vapor deposition: are formed through the (Chemical Vapor Deposition CVD) process.

이후, 게이트 절연막(130) 상에 게이트 전극(124)과 중첩되도록 액티브층(140)을 형성한다. Then, on the gate insulating film to 130 overlapping with the gate electrode 124 to form the active layer 140. 게이트 절연막(130) 상에 반도체층(142)을 형성하기 위한 반 도체 박막 및 오믹 콘택층(144)을 형성하기 위한 오믹 콘택 박막을 형성한 후, 이를 패터닝하여 반도체층(142) 및 오믹 콘택층(144)을 포함하는 액티브층(140)을 형성한다. After forming the ohmic contact thin film for forming a semiconductor thin film and the ohmic contact layer 144 for forming the semiconductor layer 142 on the gate insulating film 130, and patterning the semiconductor layer 142 and the ohmic contact layer to form an active layer 140 comprising a 144. 상기 반도체 박막 및 오믹 콘택 박막은 플라즈마 화학기상증착(PE-CVD) 공정을 통해 형성할 수 있다. The semiconductor thin film and the ohmic contact film may be formed through a plasma enhanced chemical vapor deposition (PE-CVD) process.

이후, 게이트 절연막(130) 상에, 데이터 라인(152), 데이터 라인(152)과 연결되고 액티브층(140)의 상부까지 연장된 소오스 전극(154) 및 액티브층(140) 상부에서 소오스 전극(154)과 이격되고 하부 전극(171)과 연결되는 드레인 전극(156)을 포함하는 데이터 배선을 형성한다. Then, on the gate insulating film 130, the data line 152, connected to the data line 152 is at the top of the source electrode 154 and the active layer 140 extends to the top of the active layer 140, a source electrode ( 154) and being spaced apart to form a data wire including a drain electrode 156 connected to the lower electrode 171. 상기 데이터 배선은 스퍼터링 등의 방법을 통해 액티브층(140)이 형성된 기판(110) 상에 데이터 금속막을 증착한 후, 노광 마스크를 이용한 사진식각공정을 통해 상기 데이터 금속막을 패터닝하여 형성할 수 있다. The data line may be formed by patterning the data metal film by a photolithography process using an after depositing a metal film data on the substrate 110 are formed the active layer 140 by a method such as sputtering, and the exposure mask. 상기 데이터 배선은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. The data line, for example, aluminum (Al), molybdenum (Mo), chromium (Cr), neodymium (Nd), tantalum (Ta), titanium (Ti), tungsten (W), copper (Cu), silver ( Ag) may be formed of a single metal or an alloy thereof and the like. 또한, 상기 데이터 배선은 상기한 단일 금속 또는 합금이 복수의 층으로 적층된 다층 구조로 형성될 수 있다. In addition, the data line has a single metal or alloy above can be formed from a multi-layer structure laminated in plural layers. 한편, 상기 데이터 배선을 패터닝하기 위해 슬릿 마스크 또는 하프톤 마스크를 사용함으로써, 하나의 마스크를 이용하여 상기 데이터 배선과 함께 액티브층(140)도 동시에 패터닝할 수 있다. On the other hand, by using a slit mask or a halftone mask to pattern the data line, the active layer 140 with the data line using a single mask it can be also patterned at the same time.

이후, 소오스 전극(154)과 드레인 전극(156) 사이에 해당하는 채널 영역의 오믹 콘택층(144)을 제거하여 채널 영역의 반도체층(142)을 노출시킨다. Then, by removing the source electrode 154 and a drain electrode in ohmic contact layer 144 of the channel region corresponding to between 156 to expose the semiconductor layer 142 in the channel region.

도 1 및 도 5를 참조하면, 박막 트랜지스터(160)를 형성한 후, 박막 트랜지 스터(160)의 드레인 전극(156)과 연결되는 광 다이오드(170)를 형성한다. 1 and reference to Figure 5, to form a photodiode 170 is connected to the drain electrode 156, after forming the thin film transistor 160, a thin film transitional requester (160).

광 다이오드(170)의 형성을 위하여, 드레인 전극(156)과 전기적으로 연결되는 하부 전극(171)을 형성한다. For the formation of the photodiode 170, thereby forming a drain electrode 156 and electrically the lower electrode 171 it is connected to. 광 다이오드(170)의 하부 전극(171)은 도 4에 도시된 바와 같이, 드레인 전극(156)과 동일한 금속층으로부터 형성될 수 있다. The lower electrode 171 of the photodiode 170 may be formed from the same metal layer and the drain electrode 156, as shown in Fig. 즉, 상기 데이터 배선을 형성하기 위한 상기 데이터 금속막의 패터닝 시, 드레인 전극(156)과 연결된 하부 전극(171)을 동시에 형성할 수 있다. That is, it is possible to form the lower electrode 171 connected to the data metal film is patterned during a drain electrode 156 for forming the data line at the same time.

이후, 하부 전극(171) 상에 n형 실리콘층(172), 진성 실리콘층(173) 및 p형 실리콘층(174)을 순차적으로 형성한다. Then, sequentially forming the n-type silicon layer 172, an intrinsic silicon layer 173 and the p-type silicon layer 174 on the lower electrode 171.

진성 실리콘층(173)은 미세결정질 실리콘으로 형성된다. Intrinsic silicon layer 173 is formed of microcrystalline silicon. 미세결정질 실리콘으로 이루어진 진성 실리콘층(173)은 플라즈마 화학기상증착 공정을 통해 형성될 수 있다. Intrinsic silicon layer 173 is made of microcrystalline silicon can be formed through a plasma enhanced chemical vapor deposition process. 특히, 미세결정질의 진성 실리콘층(173)을 빠른 증착 속도와 균일한 막 특성을 갖도록 형성하기 위하여, 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치를 통해 진성 실리콘층(173)을 형성할 수 있다. In particular, the intrinsic silicon layer 173 of the microcrystalline to form so as to have a fast deposition rate and uniform film characteristics, it is possible to form the intrinsic silicon layer 173 through a plasma chemical vapor deposition apparatus having a split-electrode assembly .

도 6은 본 발명의 일 실시예에 따른 플라즈마 화학기상증착 장치를 개략적으로 나타낸 도면이며, 도 7은 도 6에 도시된 분할전극 어셈블리를 나타낸 사시도이며, 도 8은 도 7에 도시된 분할전극 어셈블리를 구체적으로 나타낸 단면도이다. Figure 6 is a view schematically showing a plasma chemical vapor deposition apparatus according to an embodiment of the present invention, Figure 7 is a perspective view of a segmented electrode assembly shown in Figure 6, Figure 8 is a segmented electrode assembly shown in Figure 7 to a cross-sectional view specifically showing the.

도 6 내지 도 8을 참조하면, 플라즈마 화학기상증착 장치(400)는 챔버 몸체(410) 및 챔버 몸체(410) 내부에 플라즈마를 발생시키기 위한 분할 전극 어셈블리(430)를 포함한다. Figure 6 Referring to Figure 8, a plasma chemical vapor deposition apparatus 400 includes a split electrode assembly 430 for generating a plasma within the chamber body 410 and the chamber body (410).

분할전극 어셈블리(430)는 기판(110)을 지지하는 기판 지지대(440)와 대향하 도록 설치된다. Split electrode assembly 430 is disposed facing against the substrate support 440 for supporting a substrate (110). 분할전극 어셈블리(430)는 챔버 몸체(410) 내부에 플라즈마를 발생시키기 위한 복수의 정전압 전극들(432) 및 복수의 부전압 전극들(434)을 포함한다. Split electrode assembly 430 includes a chamber body 410, a plurality of constant-voltage electrode for generating a plasma in the interior portion 432 and a plurality of negative voltage electrodes 434. 정전압 전극들(432)과 부전압 전극들(434)은 일정한 간격을 두고 서로 교대적으로 배열되는 선형 배열 구조로 설치될 수 있다. Voltage electrodes 432 and negative voltage electrodes 434 may be installed at regular intervals in a linear arrangement that is arranged in one another alternately. 이 외에도, 정전압 전극들(432)과 부전압 전극들(434)은 매트릭스 형태의 배열 구조, 상호 교대적인 나선형 배열 구조, 상호 교대적인 동심원 배열 구조 등의 다양한 배열 구조를 가질 수 있다. In addition to this, the positive voltage electrodes 432 and the negative voltage electrodes 434 may have a different arrangement, such as arrangement of a matrix structure, the mutual shift of the spiral arrangement, mutually alternating concentric array of structures.

플라즈마 화학기상증착 장치(400)는 정전압 전극들(432) 및 부전압 전극들(434)에 전원을 인가하기 위한 메인 전원 공급부(450)를 더 포함할 수 있다. Plasma chemical vapor deposition apparatus 400 may further include a main power supply 450 for applying a power to the positive voltage electrode 432 and the negative voltage electrodes 434. 메인 전원 공급부(450)에서 발생된 무선 주파수 전원은 임피던스 정합기(452)와 분배 회로(454)를 거쳐 정전압 전극들(432) 및 부전압 전극들(434)에 공급될 수 있다. The radio frequency power generated from the main power supply 450 may be through the impedance matching device 452 and distribution circuit 454 supplies a positive voltage electrodes 432 and the negative voltage electrodes 434. 분배 회로(454)는 복수로 분할된 정전압 전극들(432) 및 부전압 전극들(434)이 병렬 구동될 수 있도록 메인 전원 공급부(450)로부터 제공되는 무선 주파수 전원을 정전압 전극들(432) 및 부전압 전극들(434)에 분배하여 공급한다. Distribution circuit 454 is the constant-voltage radio-frequency power supplied from the positive voltage electrodes 432 and the negative voltage electrode of the main power supply 450 to 434 can be driven in parallel divided into a plurality of electrodes 432 and It is supplied to the distribution of negative voltage electrodes 434. 바람직하게, 분배 회로(454)는 전류 균형 회로로 구성되어, 정전압 전극들(432) 및 부전압 전극들(434)에 공급되는 전류가 자동적으로 상호 균형을 이루도록 제어한다. Preferably, the distribution circuit 454 is composed of a current balance circuit, and the current supplied to the positive voltage electrodes 432 and the negative voltage electrodes 434 automatically achieve a mutual balance control. 분배 회로(454)로부터 출력되는 정전압은 정전압 전극(432)에 공급되고, 정전압과 다른 위상을 갖는 부전압은 부전압 전극(434)에 공급된다. A constant voltage output from the distribution circuit 454 is supplied to the positive voltage electrode 432, a negative voltage having a constant voltage and the other phase is supplied to the negative voltage electrodes 434. 이와 달리, 분배 회로(454)로부터 출력되는 정전압은 정전압 전극들(432)에 공급되는 반면, 부전압 전극들(434)은 공통으로 접지될 수 있다. Alternatively, a constant voltage outputted from the distribution circuit 454 is the negative voltage electrode, while the voltage supplied to the electrodes 432, 434 may be ground in common. 따라서, 메인 전원 공급부(450)로부터 공급되는 무선 주파수 전원에 의하여 정전압 전극(432)과 부전압 전극(434) 사이에 플라즈마가 발생된다. Thus, plasma is generated between the positive voltage electrode 432 and the negative voltage electrode 434. The radio frequency power supplied from the main power supply 450.

정전압 전극들(432) 및 부전압 전극들(434)은 전극 장착판(436)에 장착될 수 있다. Voltage electrodes 432 and the negative voltage electrodes 434 may be mounted on the electrode mounting plate 436. 전극 장착판(436)은 금속, 비금속 또는 이들의 혼합 물질로 형성될 수 있다. Electrode mounting plate 436 may be formed of metal, base metal or a mixture of these substances. 전극 장착판(436)이 금속으로 형성된 경우에는 정전압 전극들(432) 및 부전압 전극들(434)과 전기적으로 절연된 구조가 적용되어야 한다. When the electrode mounting plate 436 is formed of a metal it should be provided with the constant-voltage electrodes 432 and negative voltage electrodes 434 and electrically insulated by application.

전극 장착판(436)에는 복수의 제1 가스 분사홀들(438)이 형성될 수 있다. Electrode mounting plate 436 has a plurality of first gas injection holes 438 can be formed. 제1 가스 분사홀들(438)은 원, 타원, 사각형, 삼각형, 다각형 등의 다양한 형상으로 형성될 수 있다. A first gas injection holes 438 may be formed in various shapes such as circle, ellipse, rectangle, triangle, polygon. 제1 가스 분사홀들(438)은 정전압 전극(432)과 부전압 전극(434) 사이에 길이 방향을 따라 일정한 간격으로 형성될 수 있다. Claim 1 of the gas injection holes 438 may be formed at regular intervals along the longitudinal direction between the positive voltage electrodes 432 and negative voltage electrodes 434. 이와 달리, 제1 가스 분사홀(438)은 정전압 전극(432)과 부전압 전극(434) 사이에 길이 방향을 따라 연장되는 슬릿 형상으로 형성될 수 있다. Alternatively, first gas injection holes 438 may be formed in a slit shape extending in the longitudinal direction between the positive voltage electrodes 432 and negative voltage electrodes 434. 또한, 정전압 전극들(432) 및 부전압 전극들(434)에는 복수의 제2 가스 분사홀들(439)이 형성될 수 있다. In addition, there is a plurality of first gas injection holes 439 can be formed of constant-voltage electrodes 432 and negative voltage electrodes 434. 제2 가스 분사홀들(439)은 제1 가스 분사홀들(438)과 마찬가지로, 정전압 전극(432) 및 부전압 전극(434)의 길이 방향을 따라 일정한 간격으로 형성되거나, 길이 방향을 따라 연장되는 슬릿 형상으로 형성될 수 있다. Second gas injection holes 439, like the first the first gas injection holes 438, the constant-voltage electrode 432 and a negative voltage may be formed at regular intervals along the longitudinal direction of the electrode 434, extending along the longitudinal direction which it may be formed in a slit shape.

따라서, 플라즈마 화학기상증착 장치(400)는 정전압 전극(432)과 부전압 전극(434) 사이에 형성된 제1 가스 분사홀들(438)을 통해 제1 반응가스를 공급하고, 정전압 전극들(432) 및 부전압 전극들(434)에 형성된 제2 가스 분사홀들(439)을 통해 상기 제1 반응가스와 다른 종류의 제2 반응가스를 챔버 몸체(410) 내부로 공급 한다. Thus, the plasma chemical vapor deposition apparatus 400 to supply a first reaction gas via a constant-voltage electrode 432 and the negative voltage electrode of the first gas injection holes formed in between 434 (438), the constant-voltage electrode (432 ), the first reaction gas and a different kind of the second reaction gas via the 439 second gas injection hole formed in and the negative voltage electrodes 434, is fed into the chamber body 410. the 예를 들어, 제1 가스 분사홀들(438)을 통해 수소(H 2 ) 등의 제1 반응가스가 공급되며, 제2 가스 분사홀들(439)을 통해 실란(SiH 4 ) 등의 제2 반응가스가 공급된다. For example, agents such as the first gas injection holes 438 and the first reaction gas such as hydrogen (H 2) supplied through the second silane via the 439 gas-injection holes (SiH 4) 2 the reaction gas is supplied.

정전압 전극(432)과 부전압 전극(434) 사이에 형성된 제1 가스분사홀들(438)만을 통해 모든 종류의 반응가스들을 공급할 경우, 정전압 전극(432)과 부전압 전극(434) 사이에 형성되는 플라즈마로 인해 생성되는 라디컬들이 인접한 정전압 전극(432) 및 부전압 전극(434)에 달라붙게 되어 플라즈마 방전 효율 및 박막 증착율을 떨어뜨리는 문제가 발생될 수 있다. Formed between the positive voltage electrode 432 and the negative voltage electrode 434. The first case on only the 438 gas injection holes to supply all the types of reaction gas, the constant-voltage electrode 432 and the negative voltage electrodes 434 formed between radical that it is stick to adjacent voltage electrodes 432 and negative voltage electrodes 434 that are generated by the plasma can be a problem to drop the plasma discharge efficiency, and the thin film deposition rate occurs. 그러나, 본 플라즈마 화학기상증착 장치(400)와 같이 반응 가스들의 공급 경로를 서로 달리하게 되면, 플라즈마로 인해 생성되는 라디컬들이 정전압 전극(432) 및 부전압 전극(434)의 하부 영역에서 생성되므로, 생성되는 라디컬들이 정전압 전극(432) 및 부전압 전극(434)에 증착되는 것을 억제할 수 있으며, 이를 통해, 플라즈마 방전 효율 및 박막 증착율을 향상시킬 수 있다. However, when the contrast from each other a supply path of the reaction gas, such as the plasma chemical vapor deposition apparatus 400, are generated due to plasma radicals are generated in the lower region of the positive voltage electrodes 432 and negative voltage electrodes 434 are , generated radicals can be suppressed from being deposited in the constant-voltage electrode 432 and the negative voltage electrodes 434, and it is possible to do this through, improve the plasma-discharge efficiency and the thin film deposition rate. 한편, 플라즈마 화학기상증착 장치(400)는 전극 장착판(436)에 형성된 제1 가스 분사홀들(438)을 통해서만 반응가스들을 공급할 수도 있다. On the other hand, the plasma CVD apparatus 400 may supply the reaction gas through the first of the first gas injection holes 438 formed in the electrode mounting plate 436.

분할전극 어셈블리(430)의 외측에는 가스공급 어셈블리(420)가 설치될 수 있다. The outer side of the partition electrode assembly 430 may be a gas supply assembly 420 is installed. 가스공급 어셈블리(420)는 외부의 가스 공급부(460)와 연결되는 가스 입구(422), 하나 이상의 가스 분배판(424) 및 복수의 가스 주입구들(426)을 포함할 수 있다. Gas supply assembly 420 may include a gas entrance 422 connected to an external gas supply unit 460, one or more gas distribution plate 424 and a plurality of gas injection port 426. 이때, 가스 주입구들(426)은 분할전극 어셈블리(430)에 형성된 제1 및 제2 가스 분사홀들(438, 439)과 대응되게 형성된다. At this time, the gas injection port 426 is formed to correspond with the first and second gas injection holes formed in the divided electrode assembly 430 (438, 439). 따라서, 가스 공급부(460)로 부터 가스 입구(422)를 통하여 입력된 반응 가스는 하나 이상의 가스 분배판(424)에 의해 고르게 분배되고, 가스 주입구들(426)과 그에 대응된 제1 및 제2 가스 분사홀들(438, 439)을 통하여 챔버 몸체(410)의 내부로 고르게 분사될 수 있다. Thus, from the gas supply unit 460, the reaction gas enter through the gas inlet 422 and distributed evenly by at least one gas distribution plate 424, a gas inlet 426 and the first and second corresponding It may be through the gas injection hole (438, 439) evenly sprayed into the interior of the chamber body 410. the

기판 지지대(440)는 플라즈마 발생 효율을 높이기 위하여 바이어스 전원 공급부(442)에 의해 바이어스될 수 있다. The substrate support 440 may be biased by a bias power supply 442 to increase the plasma generation efficiency. 예를 들어, 바이어스 전원 공급부(442)로부터 출력되는 무선 주파수 전원은 임피던스 정합기(444)를 거쳐 기판 지지대(440)에 바이어스된다. For example, bias radio frequency power outputted from the power supply unit 442 is biased to the impedance matching device 444, the substrate support 440 via a. 한편, 기판 지지대(440)는 두 개의 바이어스 전원 공급부로부터 서로 다른 무선 주파수 전원이 바이어스되는 이중 바이어스 구조를 가질 수 있다. On the other hand, the substrate support 440 may have a double bias structure in which different radio-frequency bias power is from the two bias power supply. 또한, 기판 지지대(440)는 접지와 연결되어 바이어스의 공급 없이 제로 포텐셜(zero potential)로 유지될 수 있다. Further, the substrate support 440 is coupled to the ground can be maintained at a zero potential (zero potential) without the supply of bias. 기판 지지대(440)는 기판(110)을 가열하기 위한 히터(미도시)를 포함할 수 있다. The substrate support 440 may include a heater (not shown) for heating the substrate (110).

한편, 기판 지지대(440)는 공정 효율을 높이기 위하여 이동 제어부(460)의 제어에 따라 기판(110)과 평행하게 선형 또는 회전 이동이 가능한 구조를 가질 수 있다. On the other hand, the substrate support 440 may have a linear or a structure capable of pivotal movement parallel to the substrate 110 under the control of the movement controller 460 to increase the process efficiency. 이와 달리, 기판 지지대(440)는 챔버 몸체(410) 내부에 고정된 구조를 가질 수 있다. Alternatively, the substrate support 440 may have a fixed structure within the chamber body 410. The

플라즈마 화학기상증착 장치(400)는 가스 공급부(460)와 챔버 몸체(410) 사이에 설치되어, 챔버 몸체(410) 내부에 플라즈마를 공급하기 위한 원격 플라즈마 발생기(Remote Plasma Generator : RPG, 480)를 더 포함할 수 있다. A: (RPG, 480 Remote Plasma Generator) plasma chemical vapor deposition apparatus 400 includes a gas supply unit 460 and is disposed between the chamber body 410, a chamber body 410, a remote plasma generator for supplying a plasma within there can be further included. 원격 플라즈마 발생기(480)는 가스 공급부(450)로부터 공급되는 반응 가스에 고주파 전력을 인가하여 플라즈마를 발생시킨다. A remote plasma generator 480 to generate plasma by applying a high-frequency power to the reaction gas supplied from the gas supply portion 450. The 원격 플라즈마 발생기(480)에서 발생된 플라즈마 는 가스공급 어셈블리(420)를 통하여 챔버 몸체(410)에 공급될 수 있다. The plasma generated in the remote plasma generator 480 may be supplied to the chamber body 410 through the gas supply assembly (420). 또한, 플라즈마 화학기상증착 장치(400)는 플라즈마 밀도를 높이기 위하여 레이저를 공급하는 레이저 공급기(미도시)를 더 포함할 수 있다. The plasma CVD apparatus 400 may further include a laser supply (not shown) for supplying a laser to increase the plasma density.

도 6에는 기판 지지대(440)가 챔버 몸체(410)의 하부 영역에 설치되고 분할전극 어셈블리(430)가 챔버 몸체(410)의 상부 영역에 설치된 구조가 도시되어 있으나, 이와 달리, 기판 지지대(440)가 상부에 설치되고 분할전극 어셈블리(430)가 하부에 설치된 구조를 가질 수도 있다. Figure 6 shows a substrate support 440 is installed in the lower region of the chamber body 410 is divided electrode assembly 430, but the structure is installed in the upper region of the chamber body 410 is shown, alternatively, the substrate support (440 ) may be installed at the top have a split structure electrode assembly 430 is installed in the lower portion.

이러한 구조를 갖는 플라즈마 화학기상증착 장치(400)에 따르면, 플라즈마 방전을 위한 전극을 복수의 정전압 전극들(432)과 복수의 부전압 전극들(434)이 일정한 간격으로 교대로 배열된 분할전극 구조로 형성함으로써, 대면적에 걸쳐 균일한 플라즈마를 발생시킬 수 있으며, 정전압 전극들(432)과 부전압 전극들(434)을 병렬 구동함에 있어서 자동적으로 전류 균형을 이루도록 함으로써, 대면적의 플라즈마를 보다 균일하게 발생 및 유지시킬 수 있다. According to the plasma CVD apparatus 400 having such a structure, a plurality of constant-voltage electrode to an electrode for plasma discharge of 432 and a plurality of negative voltage electrodes 434, the divided electrode structure alternately arranged at regular intervals by forming, it is possible to generate a uniform plasma over a large area, by automatically to achieve the current balance in as parallel driving the positive voltage electrodes 432 and negative voltage electrodes 434, than the plasma having a large area It can be uniformly generated and maintained.

도 9 및 10은 각각 도 6 내지 8에 도시된 플라즈마 화학기상증착 장치를 통해서 형성한 진성 반도체층의 상부 및 측면부 SEM 사진이다. 9 and 10 is intrinsic and the upper side surface SEM photo of the semiconductor layer formed by the plasma chemical vapor deposition apparatus shown in Figures 6 to 8, respectively.

도 9 및 도 10을 참조하면, 도 6 및 도 7에 도시된 바와 같은 분할전극 어셈블리(430)를 갖는 플라즈마 화학기상증착 장치(400)를 이용함으로써, 진성 반도체층(173)이 미세결정질으로 형성되는 것을 확인할 수 있었다. 9 and 10, by reference to Fig. 6 and the divided electrode assembly 430, a plasma chemical vapor deposition device 400 having, as shown in Figure 7, the intrinsic semiconductor layer 173 is formed of a microcrystalline I could see that.

일반적인 단일전극을 갖는 플라즈마 화학기상증착 장치를 사용하는 경우, 대면적에 걸쳐 균일한 플라즈마를 형성하기 어려움으로 인해 균일한 두께의 미세결정 질 실리콘을 형성하기 어려운 문제가 있으나, 도 6 및 도 7에 도시된 분할전극 어셈블리(430)를 갖는 플라즈마 화학기상증착 장치(400)를 사용함으로써, 대면적에 걸쳐 균일한 두께의 미세결정질 실리콘으로 이루어진 진성 반도체층(173)을 형성할 수 있으며, 진성 반도체층(173)의 증착 속도를 향상시킬 수 있다. When using a plasma chemical vapor deposition apparatus having a common single electrode, but is difficult to form a uniform plasma is formed the to be fine crystalline with a uniform thickness of silicon due to difficulties over a large area problem, in Figs. 6 and 7 by using the plasma CVD apparatus 400 having the illustrated segmented electrode assembly 430, it is possible to form the intrinsic semiconductor layer 173 is made of microcrystalline silicon with a uniform thickness over a large area, the intrinsic semiconductor layer it is possible to improve the evaporation rate of 173.

다시 도 1 및 도 5를 참조하면, p형 실리콘층(174) 상에 상부 전극(175)을 형성한다. Referring again to Figures 1 and 5, to form an upper electrode 175 on the p-type silicon layer 174. 상부 전극(175)은 p형 실리콘층(174)이 형성된 기판(110) 상에 투명한 도전 물질로 이루어진 투명 도전막을 형성한 후, 상기 투명 도전막을 패터닝하여 형성할 수 있다. The upper electrode 175 may be formed after forming the transparent conductive film made of a transparent conductive material on a substrate 110 is formed of p-type silicon layer 174, a patterned film is a transparent conductive.

도 1 및 도 11을 참조하면, 광 다이오드(170)가 형성된 기판(110) 상에 박마가 트랜지스터(160) 및 광 다이오드(170)를 덮도록 보호막(180)을 형성한다. Referring to FIGS. 1 and 11, to form a foil Mark transistor 160 and the photodiode protection film 180 to cover 170 on a substrate 110, a photodiode 170 is formed. 보호막(180)은 박막 트랜지스터(160) 및 광 다이오드(170)를 보호하고, 절연시키기 위한 막으로써, 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등으로 형성될 수 있다. The protective film 180 may be formed as a film for insulating protecting the thin film transistor 160 and the photodiode 170, and, for example, silicon nitride (SiNx) or silicon oxide (SiOx) or the like.

한편, 보호막(180) 상부에 유기막(182)을 더 형성할 수 있다. On the other hand, the upper protective layer 180 may be further formed on the organic film 182. 유기막(182)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(180)보다 두꺼운 두께로 형성된다. The organic film 182 is formed to a thickness greater than the protective film 180 for planarization of the TFT substrate 100.

도 1 및 도 2를 참조하면, 유기막(182)을 형성한 후, 보호막(180) 및 유기막(182)을 패터닝하여 콘택 홀(CNT)을 형성한다. 1 and 2, after forming the organic film 182, to pattern the protective film 180 and the organic film 182 forms a contact hole (CNT).

이후, 보호막(180) 및 유기막(182) 상에 광 다이오드(170)와 전기적으로 연결되는 바이어스 라인(190)을 형성한다. Thereafter, a protective film 180 and the photo diode 170 and the bias line 190 is electrically connected to the organic film 182. 바이어스 라인(190)은 광 다이오드(170) 에 역바이어스를 인가하기 위한 것으로써, 보호막(180) 및 유기막(182)에 형성된 컨택 홀(CNT)을 통해 광 다이오드(170)의 상부 전극(175)과 전기적으로 연결된다. Bias line 190 is written to for applying a reverse bias to the photodiode 170, the protective film 180 and the upper electrode (175 of the photodiode 170 through the contact hole (CNT) is formed on the organic film 182, ) and it is electrically connected. 한편, 바이어스 라인(190)은 보호막(180) 상에 바로 형성될 수도 있다. On the other hand, a bias line 190 may be directly formed on the protective film 180. The

바이어스 라인(190)은 개구율을 높이기 위하여 데이터 라인(152)과 중첩되게 형성될 수 있으며, 박막 트랜지스터(160)로 광이 유입되는 것을 방지하기 위하여 박막 트랜지스터(160)를 덮도록 형성될 수 있다. Bias line 190 may be formed so as to cover the thin film transistor 160 in order to may be formed to overlap the data line 152 to increase the aperture ratio, prevents the light from entering the TFTs 160.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범상부 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. In the description of the present invention described above has been described with reference to a preferred embodiment of the invention, the party if to be described later patent gubeom of ordinary skill in the skilled in the art or the art of the art concept of the present invention set forth above and without departing from the technical area it will be appreciated that, can make various changes and modifications of the invention within.

도 1은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판을 나타낸 평면도이다. 1 is a plan view showing a TFT array panel for an x-ray detector according to one embodiment of the invention.

도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다. Figure 2 is a cross-sectional view taken along a Ⅰ-Ⅰ 'line of Fig.

도 3, 도 4, 도 5 및 도 11은 본 발명의 일 실시예에 따른 엑스레이 검출기용 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다. 3, 4, 5, and 11 are process drawings showing the manufacturing process of the TFT substrate for an X-ray detector according to one embodiment of the invention.

도 6은 본 발명의 일 실시예에 따른 플라즈마 화학기상증착 장치를 개략적으로 나타낸 도면이다. 6 is a view schematically showing a plasma chemical vapor deposition apparatus according to an embodiment of the present invention.

도 7은 도 6에 도시된 분할전극 어셈블리를 나타낸 사시도이다. Figure 7 is a perspective view showing a segmented electrode assembly shown in FIG.

도 8은 도 7에 도시된 분할전극 어셈블리를 구체적으로 나타낸 단면도이다. 8 is a cross-sectional view specifically showing a segmented electrode assembly shown in FIG.

도 9 및 10은 각각 도 6 내지 8에 도시된 플라즈마 화학기상증착 장치를 통해서 형성한 진성 반도체층의 상부 및 측면부 SEM 사진이다. 9 and 10 is intrinsic and the upper side surface SEM photo of the semiconductor layer formed by the plasma chemical vapor deposition apparatus shown in Figures 6 to 8, respectively.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

100 : 박막 트랜지스터 기판 122 : 게이트 라인 100: thin film transistor substrate 122: a gate line

124 : 게이트 전극 130 : 게이트 절연막 124: Gate electrode 130: gate insulating film

140 : 액티브층 152 : 데이터 라인 140: an active layer 152: a data line

154 : 소오스 전극 156 : 드레인 전극 154: source electrode 156: drain electrode

160 : 박막 트랜지스터 170 : 광 다이오드 160: thin film transistor 170: the photodiode

171 : 하부 전극 172 : n형 실리콘층 171: lower electrode 172: n-type silicon layer

173 : 진성 실리콘층 174 : p형 실리콘층 173: the intrinsic silicon layer 174: p-type silicon layer

175 : 상부 전극 180 : 보호막 175: upper electrode 180: protective layer

182 : 유기막 190 : 바이어스 라인 182: organic film 190: bias line

Claims (13)

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  7. 게이트 라인, 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인, 및 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소 영역에 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계; To the gate line, the data sandwiched between crossing the gate line with a gate insulating film line, and a pixel region surrounded by the data lines and the gate lines to form a thin film transistor connected to the gate line and the data line;
    상기 박막 트랜지스터와 연결되어 상기 화소 영역에 형성되며, 미세결정질 실리콘으로 형성되는 진성 실리콘층을 포함하는 광 다이오드를 형성하는 단계; It is connected with the thin film transistor comprising: forming a photodiode which includes an intrinsic silicon layer to be formed in the pixel region, forming a microcrystalline silicon;
    상기 박막 트랜지스터 및 상기 광 다이오드를 덮도록 보호막을 형성하는 단계; The thin film transistor and forming a protective film so as to cover the photodiode; And
    상기 보호막 상에 상기 광 다이오드와 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함하며, And forming the bias line is electrically connected to the photodiode on the protective film,
    상기 광 다이오드를 형성하는 단계는, Forming the photodiode,
    상기 박막 트랜지스터와 전기적으로 연결되는 하부 전극을 형성하는 단계, Forming a lower electrode electrically connected to the thin film transistor,
    상기 하부 전극 상에 n형 실리콘층을 형성하는 단계, Forming an n-type silicon layer on the lower electrode,
    서로 교대로 배치된 복수의 정전압 전극들과 복수의 부전압 전극들을 포함하는 분할전극 어셈블리를 구비한 플라즈마 화학기상증착 장치를 이용하여, 상기 n형 실리콘층 상에 미세결정질 실리콘으로 이루어진 상기 진성 실리콘층을 형성하는 단계, By using the plasma chemical vapor deposition apparatus having a split-electrode assembly including a plurality of positive voltage electrodes and a plurality of negative voltage electrodes arranged in one another alternately, the intrinsic silicon layer formed on said n-type silicon layer as a microcrystalline silicon forming,
    상기 진성 실리콘층 상에 p형 실리콘층을 형성하는 단계, 및 Forming a p-type silicon layer over the intrinsic silicon layer, and
    상기 p형 실리콘층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for an x-ray detector comprising the steps of forming the upper electrode on the p-type silicon layer.
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  9. 제7항에 있어서, 상기 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하는 단계는, The method of claim 7, wherein forming the gate lines, data lines and thin film transistors,
    기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계; Forming a gate wiring including a gate electrode connected to the gate line and the gate line on a substrate;
    상기 게이트 배선 상에 상기 게이트 절연막을 형성하는 단계; Forming a gate insulating film on the gate wiring;
    상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 액티브층을 형성하는 단계; Comprising: on the gate insulating film forming the active layer so as to overlap with the gate electrode; And
    상기 게이트 절연막 상에, 상기 데이터 라인, 상기 데이터 라인과 연결되고 상기 액티브층의 상부까지 연장된 소오스 전극, 및 상기 액티브층의 상부에서 상기 소오스 전극과 이격되고 상기 하부 전극과 연결되는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법. On the gate insulating film, and connected to the data line, the data line being at the source electrode, and the upper portion of the active layer extends to the top of the active layer includes a drain electrode that are spaced apart from the source electrode is connected to the lower electrode method of manufacturing a TFT array panel for an x-ray detector comprising the steps of forming a data line that.
  10. 제9항에 있어서, 10. The method of claim 9,
    상기 하부 전극은 상기 드레인 전극과 동일한 금속층으로부터 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법. Wherein the lower electrode is a method of manufacturing a TFT array panel for an x-ray detector, characterized in that formed from the same metal layer and the drain electrode.
  11. 삭제 delete
  12. 제7항에 있어서, The method of claim 7,
    상기 상부 전극은 투명한 도전성 물질로 형성되는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법. The upper electrode is a method of manufacturing a TFT array panel for an x-ray detector, characterized in that is formed of a transparent conductive material.
  13. 제7항에 있어서, The method of claim 7,
    상기 보호막 상에 유기막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 엑스레이 검출기용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for an x-ray detector according to claim 1, further including forming an organic film on the protective film.
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