KR20100079954A - 반도체 장치의 제조 방법 - Google Patents

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김준동
이남일
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Abstract

본 발명은 게이트 패턴과 비트라인 콘택이 연결되는 문제를 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판에 소자분리막을 형성하여 장축과 단축을 갖는 타원 형태로 서로 일정 거리 이격되어 배치된 활성영역을 정의하는 단계; 상기 활성영역을 단축 방향으로 가로지르는 게이트 라인을 형성하는 단계; 상기 기판 상에 상기 게이트 라인 사이를 채우는 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 게이트 라인과 수직으로 달리면서, 상기 활성 영역들 사이의 소자분리막 상에 위치하되 굴곡을 갖는 라인 타입의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각장벽으로 상기 제1절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계; 상기 랜딩 플러그 콘택홀에 도전물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계; 상기 랜딩 플러그 콘택을 포함하는 전체구조 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 적어도 상기 랜딩 플러그 콘택의 일정부분을 오픈시키는 홀타입의 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀에 도전물질을 매립하여 상기 랜딩 플러그 콘택과 연결되는 비트라인 콘택 플러그를 형성하는 단계를 포함한다.
랜딩 플러그, 게이트, 비트라인

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 랜딩 플러그 제조 방법에 관한 것이다.
소자의 미세화가 진행됨에 따라 각 패턴들의 미세화 역시 함께 가속되면서 공정의 진행 과정에서 생긴 미세한 공정 불량 결과가 후속 공정완료 후 테스트 과정이나 패키지 상태에서 문제를 유발하고 있으며, 특히 70nm 이하급의 디바이스에서는 그 현상이 심화되고 있다.
이러한 현상 중의 하나로 소자분리막에 발생하는 공극이 있다. 0.70nm이하급의 디바이스에서는 소자분리막 형성시 갭필(Gap Fill) 특성을 향상시키기 위해 절연막으로 SOD(Spin On Dielectric)와 HDP(High Density Plasma)의 적층구조를 사용하고 있다.
이는, SOD의 경우 그 물질의 특성상 트렌치(Trench)를 완벽하게 갭필할 수 있는 정도의 두께로 코팅이 어려우며, 또한 습식식각 속도가 빨라서 후속 공정에서 의 각종 세정공정에서 소자분리막의 손실을 유발할 수 있으므로, SOD 증착 후 HDP를 추가로 증착하여 소자분리막의 손실을 방지하는 것이다.
그러나, 소자분리막으로 SOD와 HDP의 적층구조를 적용할 때, SOD의 영향 또는 활성영역의 프로파일에 기인한 영향으로 인해 HDP에 미세한 공극이 발생하는 문제점이 있다. 이때, 발생된 미세 공극은 주로 셀(Cell)과 셀의 간격이 넓은 지역에 발생하며, 이 지역은 후속 공정에서 게이트라인이 지나가는 부분과 비트라인 콘택 노드(Bit Line Contact Node)가 형성되는 지역이다.
이 지역은 후속 공정인 랜딩 플러그 콘택(Landing Plug Contact) 형성시 소자분리막 또한 식각이 이루어지게 되는데, 이는 랜딩 플러그 콘택 마스크가 I 타입(Type)을 사용되고 있기 때문이다.
도 1은 종래 기술에 따른 랜딩 플러그 콘택 형성을 위한 I 타입의 마스크 패턴을 나타내는 평면도이다.
도 1에 도시된 바와 같이, 기판(11)에 소자분리막(11A)과 활성영역(11B)이 정의되고, 활성영역(11B)의 단축을 가로지르는 게이트 패턴(12)이 형성된다. 그리고, 게이트 패턴(12) 사이를 매립하면서 게이트 패턴(12) 상부를 덮는 절연막(도시생략)이 형성된다.
그리고, 절연막 상에 마스크 패턴(13)을 형성한다. 마스크 패턴(13)은 랜딩 플러그 콘택 형성을 위한 마스크 패턴(13)으로 I 타입으로 형성된다.
위와 같이, I 타입의 마스크 패턴(13)을 이용해 절연막을 식각하고 랜딩 플러그 콘택을 형성하는 경우, 스토리지 노드 콘택 노드부와는 달리, 비트라인 콘택 노드부의 경우 활성영역(11B)과 소자분리막(11A)에 걸쳐서 랜딩 플러그 콘택이 형성된다.
그러나, 랜딩 플러그 콘택이 활성영역(11B)과 소자분리막(11A)에 걸쳐 형성되고, 이때 소자분리막(11A)에 미세 공극이 발생된 경우, 후속 비트라인 콘택과 게이트 패턴(12)이 연결되어, 자기정렬콘택 패일(Self Aligned Contact Fail)을 유발함으로써 소자의 동작불량을 야기하는 문제점이 있다.
도 2a 및 도 2b는 종래 기술에 따른 문제점을 나타내는 TEM사진이다.
도 2a에 도시된 바와 같이, 소자분리막에 미세 공극(100)이 발생한 것을 알 수 있다. 이러한 미세공극(100)이 랜딩 플러그 콘택이 활성영역과 소자분리막에 걸쳐서 형성되는 비트라인 콘택 노드부에 발생하는 경우, 도 2b에 도시된 바와 같이, 게이트 패턴과 비트라인 콘택이 연결(200)되어 자기정렬콘택 패일을 유발함으로써 소자의 동작불량을 야기하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴과 비트라인 콘택이 연결되는 문제를 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판에 소자분리막을 형성하여 장축과 단축을 갖는 타원 형태로 서로 일정 거리 이격되어 배치된 활성영역을 정의하는 단계; 상기 활성영역을 단축 방향으로 가로지르는 게이트 라인을 형성하는 단계; 상기 기판 상에 상기 게이트 라인 사이를 채우는 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 게이트 라인과 수직으로 달리면서, 상기 활성 영역들 사이의 소자분리막 상에 위치하되 굴곡을 갖는 라인 타입의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각장벽으로 상기 제1절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계; 상기 랜딩 플러그 콘택홀에 도전물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계; 상기 랜딩 플러그 콘택을 포함하는 전체구조 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 적어도 상기 랜딩 플러그 콘택의 일정부분을 오픈시키는 홀타입의 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀에 도전물질을 매립하여 상기 랜딩 플러그 콘택과 연결되는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 비트라인 콘택홀을 형성하는 단계는, 상기 제2절연막 상에 적어도 상기 랜딩 플러그 콘택의 일정부분을 오픈시키는 홀타입의 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 식각장벽으로 상기 제2절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 상기 비트라인 콘택홀에 도전물질을 매립하여 상기 랜딩 플러그 콘택과 연결되는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1마스크패턴의 굴곡은, 상기 활성영역의 장축방향으로 상기 활성영역 사이의 소자분리막 상부에 존재하는 것을 특징으로 한다.
또한, 상기 제2마스크 패턴은 상기 활성영역 및 상기 소자분리막의 상부에 걸쳐 형성하는 것을 특징으로 한다.
또한, 상기 제2마스크 패턴은 상기 소자분리막 상부의 면적이 상기 활성영역 상부의 면적보다 상대적으로 더 큰 면적을 갖도록 형성하는 것을 특징으로 한다.
또한, 상기 제2마스크 패턴에서, 상기 활성영역 상부의 폭은 상기 게이트 라인 사이의 폭에 대해 1배∼1.2배의 폭을 갖는 것을 특징으로 한다.
또한, 상기 제2마스크 패턴에서, 상기 소자분리막 상부의 폭은 상기 활성영역 상부의 폭에 대해 1.2배∼1.5배의 폭을 갖는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치 제조 방법은 활성영역 상부에만 랜딩 플러그 콘택을 형성함으로써, 미세 공극에 의한 비트라인 콘택과 게이트 라인 간의 연결에 의한 자기정렬콘택 패일을 방지하는 효과가 있다.
따라서, 자기정렬콘택 패일에 의한 소자의 동작 불량을 방지하여 소자의 전기적 특성 저하 방지 및 신뢰성 향상의 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다. 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 4a 내지 도 4d는 도 3a 및 도 3b에 대한 단면도로 설명의 편의를 위해 동일한 도면부호를 사용하고, 함께 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(31)에 소자분리막(31A)을 형성하여 활성영역(31B)을 정의한다. 활성영역(31B)은 장축과 단축을 갖는 타원형으로 서로 일정 거리 이격되어 배치된다.
이어서, 기판(31) 상에 활성영역(31B)의 단축을 가로지르는 게이트 라인(32)을 형성한다.
이어서, 게이트 라인(32)의 상부에 게이트 라인(32) 사이를 매립하는 제1절연막(도시생략)을 형성한다.
이어서, 제1절연막 상에 게이트 라인(32)을 수직한 방향으로 지나고, 활성 영역(31B)들 사이의 소자분리막(31A) 상에 위치하되 굴곡을 갖는 라인 타입의 제1마스크 패턴(34)을 형성한다. 제1마스크 패턴(34)은 랜딩 플러그 콘택(Landing Plug Contact)을 위한 오픈 영역을 정의하기 위한 것으로 특히, 제1마스크 패턴(34)의 굴곡은 활성영역(31B)의 장축방향으로 활성영역(31B) 사이의 소자분리막(31A) 상부에 소정의 크기 이상으로 형성하며, 인접 부위와 연결되도록 형성하여도 무방하다.
따라서, 소자분리막(31A) 상부는 굴곡을 갖는 라인 타입의 제1마스크 패턴(34)에 의해 모두 덮이거나, 일정 부분만 노출된 형태를 갖는다.
도 4a에 도시된 바와 같이, 기판(31)에 소자분리막(31A)을 형성하여, 활성영역(31B)을 정의한다. 소자분리막(31A)은 STI(Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다.
이어서, 기판(31) 상에 제1절연막(33)을 형성한다. 제1절연막(33)을 형성하기 전에 활성영역(31B)의 단축을 가로지르는 게이트 라인이 형성된다. 제1절연막(33)은 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 제1절연막(33) 상에 굴곡을 갖는 제1마스크 패턴(34)을 형성한다. 제1마스크 패턴(34)은 제1절연막(33) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Developement)으로 패터닝하여 형성할 수 있다. 또한, 감광막을 코팅하기 전에 식각마진 확보를 위한 하드마스크층 및 감광막 노광시 반사방지를 위한 반사방지막을 추가로 형성할 수 있다.
도 4b에 도시된 바와 같이, 제1마스크 패턴(34, 도 4a 참조)을 식각장벽으로 제1절연막(33)을 식각하여 랜딩 플러그 콘택홀(Landing Plug Contact Hole)을 형성한다. 제1마스크 패턴(34)은 도 3a와 같이 게이트 라인(32)을 수직한 방향으로 지나고, 활성 영역(31B)들 사이의 소자분리막(31A) 상에 위치하되 굴곡을 갖는 라인 타입으로 형성되며, 특히 제1마스크 패턴(34)의 굴곡은 소자분리막(31A)의 상부에 형성되어 소정의 크기 이상으로 형성하며, 인접 부위와 연결되는 형태로 형성되므로, 랜딩 플러그 콘택홀은 활성영역(31B)의 상부에만 형성된다. 즉, 소자분리막(31A) 상부에 굴곡이 지는 부위는 패턴 간의 거리가 아주 가까워진 상태이므로 급격한 식각능력 저하가 일어나 콘택홀 형성이 안되고, 인접 부위와 연결되는 경우는 더욱이 식각 자체가 진행되지 않기 때문에 활성영역(31B)의 상부만을 오픈시키는 랜딩 플러그 콘택홀이 형성된다.
이어서, 랜딩 플러그 콘택홀에 도전물질을 매립하고, 평탄화하여 랜딩 플러그 콘택(35, Landing Plug Contact)을 형성한다. 랜딩 플러그 콘택홀이 활성영 역(31B)의 상부에만 형성되었으므로, 랜딩 플러그 콘택(35) 역시 활성영역(31B)의 상부에만 형성된다.
랜딩 플러그 콘택(35)을 이루는 도전물질은 도전성 물질로는 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나로 형성한다. 또한, 불순물 이온이 도핑된(doped) 다결정실리콘막으로 형성한다. 또한, 상기 도전성 물질들이 적어도 2층 이상 적층된 적층 구조로 형성할 수도 있다.
또한, 평탄화 공정은 에치백 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 실시할 수 있으며, 특히, 평탄화 특성이 우수한 화학적기계적연마 공정으로 진행하는 것이 바람직하다. 화학적기계적연마 공정시에는 금속 연마용 슬러리를 사용하며, 제1절연막(33)의 표면이 드러나는 타겟으로 진행한다.
도 3b에 도시된 바와 같이, 랜딩 플러그 콘택(35, 도 4b 참조)이 형성된 전체 구조 상에 제2절연막(도시생략)을 형성하고, 제2절연막 상에 홀타입의 제2마스크 패턴(37)을 형성한다. 제2마스크 패턴(37)은 비트라인 콘택 영역이 오픈되도록 형성한다. 비트라인 콘택 영역은 동일한 활성영역(31B) 상부에 존재하는 2개의 게이트 라인 사이에 존재한다.
특히, 비트라인 콘택 영역을 오픈시키는 제2마스크 패턴(37)은 비정형 형태의 패턴으로 형성하되, 활성영역(31B)의 장축방향으로 형성되는 랜딩 플러그 콘택과 수직이 되도록 형성한다.
자세히 살펴보면, 제2마스크 패턴(37)은 소자분리막(31A) 상부의 면적이 활 성영역(31B) 상부의 면적보다 상대적으로 더 큰 면적을 갖도록 형성된다. 즉, 후속 스토리지 노드 콘택(Storage Node Contact)이 형성될 활성영역(31B)의 상부영역에서는 좁은 패턴(Pattern)을 갖고, 스토리지 노드 콘택이 형성되지 않는 소자분리막(31A) 상부영역에서는 비트라인(Bit Line)과 연결할 수 있는 상대적으로 넓은 패턴을 갖는 형태로 형성된다.
특히, 제2마스크 패턴(37)에서 활성영역(31B) 상부의 폭은 게이트 라인 사이의 폭에 대해 1배∼1.2배의 폭을 갖고, 소자분리막(31A) 상부의 폭은 활성영역(31B) 상부의 폭에 대해 1.2배∼1.5배의 폭을 갖도록 형성된다.
이에 대한 단면도로 도 4c를 참조하면, 랜딩 플러그 콘택(35)을 포함하는 전체 구조 상에 제2절연막(36)을 형성한다. 제2절연막(36)은 하부층과 상부 비트라인 사이의 층간절연을 위한 것으로, 제1절연막(33)과 동일한 물질로 형성할 수 있다. 즉, 산화막으로 형성할 수 있으며, 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 제2절연막(36) 상에 제2마스크 패턴(37)을 형성한다. 제2마스크 패 턴(37)은 도 3b의 평면도에 도시된 바와 같이, 활성영역(31B)과 소자분리막(31A)에 걸치고, 랜딩 플러그 콘택(33)에 수직되는 방향으로 형성으로 형성하되, 소자분리막(31A)의 상부영역에서 면적이 활성영역(31B) 상부영역에서의 면접보다 상대적으로 큰 비정형 패턴으로 형성한다.
도 4d에 도시된 바와 같이, 제2마스크 패턴(37, 도 4c 참조)을 식각장벽으로 제2절연막(36)을 식각하여 랜딩 플러그 콘택(33)을 오픈시키는 비트라인 콘택홀을 형성하고, 도전물질을 매립하여 비트라인 콘택 플러그(38, Bit Line Contact Plug)를 형성한다.
비트라인 콘택 플러그(38)는 활성영역(31B)과 소자분리막(31A)에 걸쳐서 형성된다. 또한, 비트라인 콘택 플러그(38)를 위한 콘택홀 형성시, 제2절연막(36)을 식각함과 동시에 제1절연막(33)을 일정 두께 식각할 수 있다. 제1절연막(33)을 일정 두께 식각하는 경우, 비트라인 콘택 플러그(38)와 하부 랜딩 플러그 콘택(35) 간에 접촉 면적이 증가하여 접촉 저항을 감소시킬 수 있다.
또한, 랜딩 플러그 콘택(35)을 활성영역(31B) 상부에만 형성함으로써, 소자분리막(31A)에서 갭필 물질로 SOD(Spin On Dielectric) 산화막 또는 SOD산화막과 HDP(High Density Plasma)산화막의 적층구조를 사용하여 미세 공극이 발생하였다 하더라도 랜딩 플러그 콘택(35)과 게이트 라인이 서로 연결되지 않으므로, 비트라인 콘택과 게이트 라인의 연결에 의한 자기정렬콘택 패일을 방지할 수 있다.
도 5a 및 도 5b는 비교예와 본 발명을 비교하기 위한 단면도이다.
도 5a에 도시된 바와 같이, 활성영역(51B)와 소자분리막(51A)에 걸쳐서 랜딩 플러그 콘택(53)을 형성하는 경우, 소자분리막(51A)에서 미세 공극(501)이 발생할 때, 비트라인 콘택과 게이트 라인이 연결되면서 자기정렬콘택 패일(Self Aligned Contact Fail)이 발생하여, 소자의 동작불량을 야기하는 문제점이 있다.
도면부호 51은 기판, 52는 제1절연막, 54는 제2절연막, 55는 비트라인 콘택 플러그이다.
이에 반하여 본 발명은 도 5b에 도시된 바와 같이, 랜딩 플러그 콘택(63)을 활성영역(61B) 상부에만 형성함으로써, 소자분리막(61A)에서 미세 공극(601)이 발생하더라도 비트라인 콘택과 게이트 라인이 연결되지 않으며, 이에 따른 자기정렬콘택 패일 역시 방지할 수 있다.
도면부호 61은 기판, 62는 제1절연막, 65는 비트라인 콘택 플러그이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 랜딩 플러그 콘택 형성을 위한 I 타입의 마스크 패턴을 나타내는 평면도,
도 2a 및 도 2b는 종래 기술에 따른 문제점을 나타내는 TEM사진,
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 5a 및 도 5b는 비교예와 본 발명을 비교하기 위한 단면도.

Claims (7)

  1. 기판에 소자분리막을 형성하여 장축과 단축을 갖는 타원 형태로 서로 일정 거리 이격되어 배치된 활성영역을 정의하는 단계;
    상기 활성영역을 단축 방향으로 가로지르는 게이트 라인을 형성하는 단계;
    상기 기판 상에 상기 게이트 라인 사이를 채우는 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 게이트 라인과 수직으로 달리면서, 상기 활성 영역들 사이의 소자분리막 상에 위치하되 굴곡을 갖는 라인 타입의 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각장벽으로 상기 제1절연막을 식각하여 랜딩 플러그 콘택홀을 형성하는 단계;
    상기 랜딩 플러그 콘택홀에 도전물질을 매립하여 랜딩 플러그 콘택을 형성하는 단계;
    상기 랜딩 플러그 콘택을 포함하는 전체구조 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 식각하여 적어도 상기 랜딩 플러그 콘택의 일정부분을 오픈시키는 홀타입의 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀에 도전물질을 매립하여 상기 랜딩 플러그 콘택과 연결되는 비트라인 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계는,
    상기 제2절연막 상에 적어도 상기 랜딩 플러그 콘택의 일정부분을 오픈시키는 홀타입의 제2마스크 패턴을 형성하는 단계;
    상기 제2마스크 패턴을 식각장벽으로 상기 제2절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀에 도전물질을 매립하여 상기 랜딩 플러그 콘택과 연결되는 비트라인 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1마스크패턴의 굴곡은,
    상기 활성영역의 장축방향으로 상기 활성영역 사이의 소자분리막 상부에 존재하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제2마스크 패턴은 상기 활성영역 및 상기 소자분리막의 상부에 걸쳐 형성하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제2마스크 패턴은 상기 소자분리막 상부의 면적이 상기 활성영역 상부의 면적보다 상대적으로 더 큰 면적을 갖도록 형성하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 제2마스크 패턴에서,
    상기 활성영역 상부의 폭은 상기 게이트 라인 사이의 폭에 대해 1배∼1.2배의 폭을 갖는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2마스크 패턴에서,
    상기 소자분리막 상부의 폭은 상기 활성영역 상부의 폭에 대해 1.2배∼1.5배의 폭을 갖는 반도체 장치의 제조 방법.
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