KR20100078950A - 웨이퍼의 반도체 칩 테스트 장치 - Google Patents

웨이퍼의 반도체 칩 테스트 장치 Download PDF

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Abstract

웨이퍼의 반도체 칩 테스트 장치가 개시되어 있다. 웨이퍼의 반도체 칩 테스트 장치는 웨이퍼에 형성된 각 반도체 칩들의 입출력 단자들과 대응하는 위치에 형성된 관통홀들을 갖는 기판, 상기 각 관통홀들 내에 배치된 도전성 비아들, 상기 각 도전성 비아들과 전기적으로 연결된 배선들 및 상기 웨이퍼의 상기 각 반도체 칩들을 동시에 테스트하기 위해 상기 각 배선들과 전기적으로 연결되며 상기 기판으로부터 돌출된 범프들을 포함한다.

Description

웨이퍼의 반도체 칩 테스트 장치{APPARATUS FOR TESTING SEMICONDUCTOR CHIPS OF WAFER}
본 발명은 웨이퍼의 반도체 칩들을 동시에 테스트할 수 있는 웨이퍼의 반도체 칩 테스트 장치에 관한 것이다.
최근들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩이 개발되고 있다.
반도체 칩은 박막 증착 공정, 박막 패터닝 공정 및 이온 주입 공정 등과 같은 반도체 칩 제조 공정에 의하여 웨이퍼 상에 복수개가 형성된다.
반도체 칩 제조 공정에 의하여 웨이퍼 상에 형성된 반도체 칩들은 프로브를 갖는 프로브 유닛과 같은 반도체 칩 테스트 장치에 의하여 테스트된 후 개별화 및 패키지 공정을 통해 패키징된다.
그러나, 프로브 유닛을 이용하여 웨이퍼 상에 형성된 다수의 반도체 칩들을 테스트할 때, 프로브 유닛은 각 반도체 칩들을 하나씩 테스트하기 때문에 반도체 칩들을 테스트 하는데 많은 시간이 소요되는 문제점을 갖는다.
본 발명은 웨이퍼에 형성된 반도체 칩들을 개별화 이전에 동시에 테스트하여 반도체 칩을 테스트하는데 소요되는 시간을 크게 단축시킨 웨이퍼의 반도체 칩 테스트 장치를 제공한다.
본 발명에 따른 웨이퍼의 반도체 칩 테스트 장치는 웨이퍼에 형성된 각 반도체 칩들의 입출력 단자들과 대응하는 위치에 형성된 관통홀들을 갖는 기판, 상기 각 관통홀들 내에 배치된 도전성 비아들, 상기 각 도전성 비아들과 전기적으로 연결된 배선들 및 상기 웨이퍼의 상기 각 반도체 칩들을 동시에 테스트하기 위해 상기 각 배선들과 전기적으로 연결되며 상기 기판으로부터 돌출된 범프들을 포함한다.
웨이퍼의 반도체 칩 테스트 장치의 상기 기판은 인접한 상기 반도체 칩들의 사이에 대응하는 위치에 형성된 슬릿 형상의 개구를 포함한다.
웨이퍼의 반도체 칩 테스트 장치는 상기 범프가 형성된 상기 기판의 상면과 대향 하는 하면에 배치된 완충 부재를 더 포함한다.
웨이퍼의 반도체 칩 테스트 장치는 상기 완충 부재를 서포트하는 플레이트 형상의 서포트 부재를 더 포함한다.
웨이퍼의 반도체 칩 테스트 장치의 상기 완충 부재 및 상기 서포트 부재에는 상기 배선들이 통과하는 관통홀들이 형성된다.
웨이퍼의 반도체 칩 테스트 장치의 상기 범프 및 상기 각 입출력 단자들과의 접촉 면적을 향상시키기 위해 상기 범프의 상면은 평탄면이다.
웨이퍼의 반도체 칩 테스트 장치의 상기 각 배선에 연결되어 상기 각 반도체 칩의 테스트 결과를 저장 및 처리하는 제어 유닛을 더 포함한다.
웨이퍼의 반도체 칩 테스트 장치는 상기 범프가 형성된 상기 기판의 상면으로 공기를 분사하여 상기 범프 및 상기 기판에 부착된 이물질을 제거하는 클리닝 유닛을 더 포함한다.
본 발명에 따르면, 웨이퍼에 형성된 복수개의 반도체 칩들을 동시에 테스트함으로써 반도체 칩의 테스트에 소요되는 시간을 크게 단축시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 웨이퍼의 반도체 칩 테스트 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 웨이퍼의 반도체 칩 테스트 장치를 도시한 단면도이다.
도 1에서, 참조부호 100은 테스트가 수행될 웨이퍼이다. 도 1에서, 일부분만 도시된 웨이퍼(100)는, 평면상에서 보았을 때, 플랫존을 갖는 원형 형상을 갖는다.
웨이퍼(100)에는 복수개의 반도체 칩(110)들이 매트릭스 형태로 배치되며, 각 반도체 칩(110)들은 복수개의 입출력 단자(120)들을 포함한다. 본 실시예에서, 반도체 칩(110)들의 입출력 단자(120)는, 예를 들어, 본딩 패드일 수 있다. 이와 다르게, 반도체 칩(110)들은 재배선 및 볼 랜드를 갖는 웨이퍼 레벨 반도체 패키지일 수 있고, 입출력 단자(120)는 볼 랜드일 수 있다.
반도체 칩 테스트 장치(200)는 기판(210), 도전성 비아(220)들, 배선(230)들 및 범프(240)들을 포함한다. 이에 더하여, 반도체 칩 테스트 장치(200)는 매핑 유닛(mapping unit;260)을 포함하는 제어 유닛(250) 및 클리닝 유닛(260)을 포함할 수 있다.
도 1에 도시된 기판(210)은, 예를 들어, 웨이퍼(100)와 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다. 예를 들어, 기판(210)은, 평면상에서 보았을 때, 원판 형상을 가질 수 있다. 이하, 설명의 편의를 위해 기판(210) 중 웨이퍼(100)와 마주하는 면은 상면(211)으로서 정의되고, 기판(210) 중 상면(211)과 대향하는 면은 하면(212)으로서 정의된다.
본 실시예에서, 기판(210)은 프리-프레그와 같은 절연 물질을 포함할 수 있다. 이와 다르게, 기판(210)은 웨이퍼와 실질적으로 동일한 열 팽창 계수를 갖는 더미 웨이퍼일 수 있다.
본 실시예에서, 웨이퍼(100) 및 기판(210)의 열 팽창 계수가 다를 경우, 웨이퍼(100)의 반도체 칩(110)의 입출력 단자(120)들 및 후술될 범프(240)의 정렬 불 량이 발생되어 테스트 불량이 발생될 수 있기 때문에 웨이퍼(100) 및 기판(210)은 실질적으로 동일한 열 팽창 계수를 갖는 재질을 사용하는 것이 바람직하다.
기판(210)에는 복수개의 관통홀(213)들이 형성된다. 각 관통홀(213)들은 기판(210)의 상면(211) 및 하면(212)을 관통한다. 또한, 각 관통홀(213)들은 웨피어(100)의 각 반도체 칩(110)들의 각 입출력 단자(120)들과 대응하는 위치에 형성된다.
각 관통홀(213)들 내에는 도전성 비아(220)가 배치된다. 본 실시예에서, 도전성 비아(220)는 금속을 포함할 수 있다. 예를 들어, 도전성 비아(220)는, 예를 들어, 구리를 포함할 수 있다.
본 실시예에서, 도전성 비아(220)는 관통홀(213) 내에 중공을 갖는 파이프 형상으로 형성될 수 있다. 이와 다르게, 도전성 비아(220)는 관통홀(213)을 모두 채울 수 있다. 이와 다르게, 도전성 비아(220)는 기판(210)의 하면(212)으로부터 소정 높이로 돌출될 수 있다.
각 배선(230)들은 도전성 비아(220)와 전기적으로 접속된다. 본 실시예에서, 각 배선(230)들은 기판(210)의 하면(212)과 대응하는 각 도전성 비아(220)의 일측 단부에 전기적으로 접속된다.
범프(240)들은 도전성 비아(220)와 전기적으로 접속된다. 본 실시예에서, 각 범프(240)들은 기판(210)의 상면(211)과 대응하는 각 도전성 비아(220)의 상기 일측 단부와 마주하는 타측 단부에 전기적으로 접속된다. 각 범프(240)들은 기판(210)의 상면(211)으로부터 돌출된다.
각 범프(240)는 구리를 포함할 수 있다. 이에 더하여, 구리를 포함하는 범프(240)는 범프(240)의 표면을 덮는 금층이 형성될 수 있다. 이와 다르게, 구리를 포함하는 범프(240)는 범프(240)를 덮는 금층 및 금층 상에 형성된 니켈층을 포함할 수 있다. 한편, 범프(240)는 솔더를 포함하는 솔더볼일 수 있다.
본 실시예에서 범프(240)는 반도체 칩(110)의 입출력 단자(120)와의 접촉 특성을 개선하기 위하여 기둥 형상 또는 구 형상을 가질 수 있다. 또한, 범프(240) 및 입출력 단자(120)와의 접촉 특성을 개선하기 위하여 범프(240) 및 입출력 단자(120)가 접촉하는 부분은 평탄면일 수 있다.
제어 유닛(250)은 도전성 비아(220)와 전기적으로 연결된 각 배선(230)들과 전기적으로 연결되며, 제어 유닛(250)은 각 배선(230)들을 통해 각 반도체 칩(110)들을 테스트하기 위한 테스트 신호를 인가한다. 제어 유닛(250)은 테스트 신호 이외에 테스트를 수행하기 위한 다양한 전기적 신호를 발생하며, 반도체 칩(110)들을 테스트한 테스트 결과, 예를 들어, 반도체 칩(110)의 불량 여부 및 동작 성능과 연관된 데이터는 제어 유닛(250)에 포함된 매핑 유닛(mapping unit;260)에 저장된다.
본 실시예에 따른 웨이퍼의 반도체 칩 테스트 장치(100)는 클리닝 유닛(270)을 더 포함할 수 있다. 클리닝 유닛(270)은 범프(240) 및 기판(210)의 표면에 부착된 먼지와 같은 이물질을 제거하기 위해 범프(240) 및 기판(210)으로 공기를 송풍 또는 분사하는 에어 제공 유닛을 포함할 수 있다.
도 2는 도 1에 도시된 기판에 형성된 개구를 도시한 평면도이다.
도 2를 참조하면, 기판(210)에는 슬롯 형상을 갖는 복수개의 개구(245)들이 형성된다. 개구(245)들은 기판(210)의 상면(211) 및 하면(212)들을 관통하며, 개구(245)들은 기판(210)이 열팽창 또는 열수축을 방지하여 각 범프(240)들 및 각 범프(240)들과 대응하는 반도체 칩(110)의 입출력 단자(120)들의 정렬 불량을 방지한다.
도 3은 본 발명의 다른 실시예에 따른 웨이퍼의 반도체 칩 테스트 장치를 도시한 단면도이다. 도 3에 도시된 웨이퍼의 반도체 칩 테스트 장치는 완충 부재 및 서포트 부재를 제외하면 앞서 도 1을 통해 설명된 웨이퍼의 반도체 칩 테스트 장치와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 명칭 및 부호를 부여하기로 한다.
도 3을 참조하면, 기판(210)의 하면(212)에는 완충 부재(310)가 배치된다. 완충 부재(310)는 웨이퍼(110)가 기판(210)에 접촉될 때 기판(210) 또는 웨이퍼(110)에 인가되는 진동 및/또는 충격을 흡수하여 웨이퍼(110) 및/또는 기판(210)의 파손을 방지할 수 있다.
완충 부재(310)는 진동 및/또는 충격을 흡수하기에 적합한 고무와 같은 탄성 부재를 포함할 수 있다. 본 실시예에서, 완충 부재(310)는 플레이트 형상을 갖는다.
플레이트 형상을 갖는 서포트 부재(320)는 기판(210) 및 완충 부재(310)의 사이에 개재될 수 있다. 서포트 부재(310)는 완충 부재(310)를 서포트 하며, 서포트 부재(310)는 완충 부재(310) 보다 높은 강도를 갖는 부재가 사용될 수 있다.
완충 부재(310) 및 서포트 부재(320)에는 도전성 비아(220)와 전기적으로 연 결된 각 배선(230)들이 통과하기에 적합한 관통공이 형성된다.
이상에서 상세하게 설명한 바에 의하면 웨이퍼에 형성된 복수개의 반도체 칩들을 동시에 테스트함으로써 반도체 칩의 테스트에 소요되는 시간을 크게 단축시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 웨이퍼의 반도체 칩 테스트 장치를 도시한 단면도이다.
도 2는 도 1에 도시된 기판에 형성된 개구를 도시한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 웨이퍼의 반도체 칩 테스트 장치를 도시한 단면도이다.

Claims (8)

  1. 웨이퍼에 형성된 각 반도체 칩들의 입출력 단자들과 대응하는 위치에 형성된 관통홀들을 갖는 기판;
    상기 각 관통홀들 내에 배치된 도전성 비아들;
    상기 각 도전성 비아들과 전기적으로 연결된 배선들; 및
    상기 웨이퍼의 상기 각 반도체 칩들을 동시에 테스트하기 위해 상기 각 배선들과 전기적으로 연결되며 상기 기판으로부터 돌출된 범프들을 포함하는 웨이퍼의 반도체 칩 테스트 장치.
  2. 제1항에 있어서,
    상기 기판은 인접한 상기 반도체 칩들의 사이에 대응하는 위치에 형성된 슬릿 형상의 개구를 포함하는 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
  3. 제1항에 있어서,
    상기 범프가 형성된 상기 기판의 상면과 대향 하는 하면에 배치된 완충 부재를 더 포함하는 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
  4. 제3항에 있어서,
    상기 완충 부재를 서포트하는 플레이트 형상의 서포트 부재를 더 포함하는 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
  5. 제4항에 있어서,
    상기 완충 부재 및 상기 서포트 부재에는 상기 배선들이 통과하는 관통홀들이 형성된 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
  6. 제1항에 있어서,
    상기 범프 및 상기 각 입출력 단자들과의 접촉 면적을 향상시키기 위해 상기 범프의 상면은 평탄면인 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
  7. 제1항에 있어서,
    상기 각 배선에 연결되어 상기 각 반도체 칩의 테스트 결과를 저장 및 처리하는 제어 유닛을 더 포함하는 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
  8. 제1항에 있어서,
    상기 범프가 형성된 상기 기판의 상면으로 공기를 분사하여 상기 범프 및 상기 기판에 부착된 이물질을 제거하는 클리닝 유닛을 더 포함하는 것을 특징으로 하는 웨이퍼의 반도체 칩 테스트 장치.
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