KR20100078608A - Ｍｏｓ 트랜지스터의 테스트 장치 및 방법 - Google Patents

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Abstract

본 발명은 MOS 트랜지스터의 테스트 장치 및 방법을 제공하는 데 있다. 제1 및 제2 MOS 트랜지스터들의 미스 매치를 측정하는 이 장치는, 공통 공급 전압과 제1 MOS 트랜지스터의 드레인 사이에 연결되는 제1 드레인 저항 및 공통 공급 전압과 제2 MOS 트랜지스터의 드레인 사이에 연결되는 제2 드레인 저항을 구비하고, 제1 및 제2 MOS 트랜지스터들의 드레인측의 출력 전압을 이용하여 미스 매치된 성분이 측정되는 것을 특징으로 한다. 그러므로, 두 개의 MOS 트랜지스터들의 미스 매치된 성분들인 문턱 전압의 차이 및 드레인 전류의 차이를 일반적인 테스트 장치 및 방법에 대비하여 단순한 구조로 추가적인 투자없이 보다 쉽고 정확하게 신뢰성을 주도록 측정할 수 있는 효과를 갖는다.
MOS 트랜지스터, 미스 매치(mismatch), 드레인 전류, 문턱 전압

Description

ＭＯＳ 트랜지스터의 테스트 장치 및 방법{Apparatus and method for testing MOS transistors}
본 발명은 MOS 트랜지스터들의 테스트에 관한 것으로서, 특히, MOS 트랜지스터들의 미스 매치(mismatch)를 테스트하는 MOS 트랜지스터의 테스트 장치 및 방법에 관한 것이다.
두 개의 MOS(Metal Oxide Semiconductor) 트랜지스터들의 테스트 패턴(test pattern)은 SPICE(Simulation Program with Integrated Circuit Emphasis) 모드의 일부이므로, 반도체 제조 공정에 의해 제조되는 모든 반도체 소자들에 사용된다. 특히, 두 MOS 트랜지스터들의 미스 매치(mismatch)된 값(또는, 성분)들은 고객들에게 제공하고 있다. 이와 같이, SPICE 모델의 일부분으로 고객에게 반드시 전달되어야 할 항목인 미스 매치는 특히, 아날로그 설계에서는 필수적인 항목이다.
이하, 두 개의 MOS 트랜지스터들의 미스 매치를 측정하는 일반적인 테스트 패턴(또는, 장치) 및 방법에 대해 다음과 같이 첨부된 도면을 참조하여 설명한다.
도 1 (a) 및 (b)는 테스트 대상인 두 개의 제1 및 제2 MOS 트랜지스터들(M1 및 M2)을 나타낸다.
제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 문턱 전압은 일반적으로 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 직류(DC) 드레인-소스간 전류(Ids)를 측정하여 추출한다. 일반적으로 미스 매치의 측정 방법은 두 MOS 트랜지스터들(M1 및 M2)의 특성 차이, 즉 문턱 전압의 차(ΔVth)와 드레인 전류들간의 차(ΔIds)를 측정하여 미스 매치를 정량화 한다. 이를 위해, 각 MOS 트랜지스터들(M1 및 M2)를 근거리에 두고 따로 각각의 MOS 트랜지스터(M1 및 M2)에 대한 문턱 전압과 드레인 전류를 측정하여 각각의 차를 미스 매치로 정의한다.
전술한 일반적인 미스 매치 측정 방법은, 인접해 있는 두 MOS 트랜지스터들(M1 및 M2)의 문턱 전압의 차이가 매우 작기 때문에 측정이 까다로울 뿐만 아니라 측정할 때 마다 환경도 변하기 때문에 정확한 차이를 측정해 낼 수 없는 문제점을 갖는다. 즉, 두 MOS 트랜지스터들(M1 및 M2)이 따로 따로 측정되고, 각각에 공급 전압(VDD1 및 VDD2)도 따로 인가되고, 각각의 게이트에 입력 전압(VG1 및 VG2)도 따로 인가된다. 그러므로, 측정 간의 오차가 측정하고자 하는 작은 값에 영향을 미쳐 정확하고 신뢰성 있는 미스 매치된 성분들을 측정하는데 많은 노력이 필요하다. 나아가, 많은 노력에도 불구하고 신뢰성 있는 값을 측정하는 것이 원천적으로 불가능할 경우도 있다.
본 발명이 이루고자 하는 기술적 과제는, 두 MOS 트랜지스터들의 미스 매치된 성분들을 정확하게 측정할 수 있는 MOS 트랜지스터의 테스트 장치 및 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 제1 및 제2 MOS 트랜지스터들의 미스 매치를 측정하는 본 발명에 의한 테스트 장치는, 공통 공급 전압과 상기 제1 MOS 트랜지스터의 드레인 사이에 연결되는 제1 드레인 저항 및 상기 공통 공급 전압과 상기 제2 MOS 트랜지스터의 드레인 사이에 연결되는 제2 드레인 저항으로 구성되고, 상기 제1 및 상기 제2 MOS 트랜지스터들의 드레인측의 출력 전압을 이용하여 상기 미스 매치된 성분이 측정되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 제1 및 제2 MOS 트랜지스터들의 미스 매치를 측정하기 위해, 공통 공급 전압과 제1 및 상기 제2 MOS 트랜지스터들의 드레인들 사이에 각각 연결되는 제1 및 제2 드레인 저항을 갖는 MOS 트랜지스터의 테스트 장치를 이용한 본 발명에 의한 테스트 방법은, 상기 제1 MOS 트랜지스터의 드레인에서 제1 출력 전압을 측정하고, 상기 제2 MOS 트랜지스터의 드레인에서 제2 출력 전압을 측정하는 단계와, 상기 제1 및 상기 제2 출력 전압들을 이용하여, 상기 제1 및 상기 제2 MOS 트랜지스터들의 제1 및 제2 드레인 전류를 측정하는 단계 및 상기 제1 및 상기 제2 드레인 전류들간의 차이를 상기 미스 매치된 성분으로서 결정하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 MOS 트랜지스터의 테스트 장치 및 방법은 두 개의 MOS 트랜지스터들(M1 및 M2)을 페어(pair)로 구성한 다음, 공통으로 공급 전압을 공급받고, 공통으로 소스 전압에 연결되고, 공통으로 입력 전압을 공급받고, 페어에 마련된 두 개의 드레인 저항들의 미스 매치 발생을 최소화하기 위해 그 드레인 저항들을 폴리 실리콘의 핑거 타입으로 구현하였기 때문에, 두 개의 MOS 트랜지스터들의 미스 매치된 성분들인 문턱 전압의 차이 및 드레인 전류의 차이를 일반적인 테스트 장치 및 방법에 대비하여 단순한 구조로 추가적인 투자없이 보다 쉽고 정확하게 신뢰성을 주도록 측정할 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 MOS 트랜지스터의 테스트 장치(또는, 테스트 패턴)를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명의 실시예에 의한 MOS 트랜지스터의 테스트 장치의 회로도를 나타낸다.
도 2에 도시된 테스트 장치는 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치(mismatch)된 성분들을 측정한다. 이러한 장치의 결선 구조를 살펴보면 다음과 같다.
먼저, 공급 전압(VDD)과 제1 MOS 트랜지스터(M1)의 드레인 사이에 제1 드레인 저항(RD1)이 연결되어 있다. 공급 전압(VDD)과 제2 MOS 트랜지스터(M2)의 드레 인 사이에 제2 드레인 저항(RD2)이 연결되어 있다.
일반적으로, 도 1 (a) 및 (b)에 도시된 바와 같이 공급 전압들(VDD1 및 VDD2)이 제1 및 제2 MOS 트랜지스터들(M1 및 M2)에 별개로 인가되므로 인해, 테스트하고자 하는 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치된 성분들이 공급 전압의 변화에 따라 받는 영향을 받는다. 이를 제거하기 위해, 본 발명에 의하면, 도 2에 도시된 바와 같이 공급 전압(VDD)은 제1 및 제2 드레인 저항들(RD1 및 RD2)에 공통으로 연결되어 공급된다. 즉, 공급 전압(VDD)은 제1 및 제2 MOS 트랜지스터들(M1 및 M2)에 공통으로 공급되는 공통 공급 전압이다.
본 발명에 의한 테스트 장치는 테스트하고자 하는 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치된 성분(또는, 값)들중 드레인 전류의 미스 매치된 성분이 입력 전압(VIN)에 의해 받는 영향을 최소화하기 위해, 소스 저항(RS)을 더 가질 수 있다. 소스 저항(RS)은 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 소스들과 기준 전압 예를 들면, 접지 사이에 연결된다. 여기서, 기준 전압은 공통 소스 전압(VSS)일 수 있다.
한편, 제1 및 제2 드레인 저항들(RD1 및 RD2)의 미스 매칭에 의해 본 발명에서 테스트하고자 하는 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치의 정도가 영향을 받는 것을 줄여야 한다. 이를 위해, 제1 및 제2 드레인 저항들(RD1 및 RD2)은 폴리(poly) 레지스터일 수 있다. 나아가, 제1 및 제2 드레인 저항들(RD1 및 RD2)는 핑거(finger) 타입의 구조로 제조될 수도 있다. MOSFET를 제1 및 제2 드레인 저항들(RD1 및 RD2)로 사용할 경우, MOSFET에 의한 저항은 드레인과 소스간 전 압(VDS)에 따라 변하므로, 측정 환경이 다르다면 MOSFET의 미스 매치에 의해 제1 및 제2 드레인 저항들(RD1 및 RD2)을 동일하게 만들 수 없다. 따라서, 측정 환경만 동일하다면, 제1 및 제2 드레인 저항들(RD1 및 RD2)을 MOSFET으로 구현할 수도 있다.
또한, 테스트하고자 하는 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치된 성분들이 입력 전압의 변화에 따라 받는 영향을 최소화하기 위해, 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 게이트들에 입력 전압(VIN)이 공통으로 인가된다.
전술한 바와 같은 본 발명에 의한 테스트 장치의 경우, 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 드레인 측의 출력 전압들(VOUT1 및 VOUT2)을 이용하여, 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치된 성분들이 측정될 수 있다. 여기서, 미스 매치된 성분들이란, 제1 및 제2 MOS 트랜지스터들의 드레인 전류들(ID1 및 ID2) 사이의 차이 및 문턱 전압들(VTH1 및 VTH2)의 차이중 적어도 하나를 의미할 수 있다.
이하, 본 발명의 실시예에 의한 MOS 트랜지스터의 테스트 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 MOS 트랜지스터의 테스트 방법을 설명하기 위한 플로우차트이다.
도 3에 도시된 방법은 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 미스 매치된 성분을 테스트하기 위해 도 2에 도시된 바와 같은 테스트 장치(또는, 테스트 패턴)에서 수행될 수 있다.
도 2에 도시된 테스트 장치에서, 제1 MOS 트랜지스터(M1)의 드레인에서의 제1 출력 전압(VOUT1)을 측정하고, 제2 MOS 트랜지스터(M2)의 드레인에서의 제2 출력 전압(VOUT2)을 측정한다(제10 단계).
제10 단계 후에, 제1 및 제2 드레인 전류들(ID1 및 ID2)간의 차이(ΔID)인 미스 매치된 성분이 다음과 같이 구해질 수 있다(제12 단계).
제1 및 제2 출력 전압들(VOUT1 및 VOUT2)을 이용하여, 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 제1 및 제2 드레인 전류(ID1 및 ID2)를 다음 수학식 1과 같이 추출한다.
Figure 112008090515956-PAT00001
Figure 112008090515956-PAT00002
여기서, VDD, RD1 및 RD2는 주어지는 값 즉, 이미 알고 있는 값이므로, 드레인 전류들(ID1 및 ID2)이 출력 전압들(VOUT1 및 VOUT2)을 이용하여 추출될 수 있다.
따라서, 제1 및 제2 드레인 전류들(ID1 및 ID2)간의 차이(ΔID)인 미스 매치된 성분이 다음 수학식 2와 같이 결정될 수 있다.
Figure 112008090515956-PAT00003
제12 단계 후에, 제1 및 제2 문턱전압(VTH1 및 VTH2)간의 차이(ΔVTH)인 미스 매치된 성분이 다음과 같이 구해질 수 있다(제14 단계).
누설전류가 아닌 정상적인 제1 드레인 전류(ID1)가 제1 MOS 트랜지스터(M1)에 흐르기 시작할 때, 제1 MOS 트랜지스터(M1)의 게이트에 인가되는 입력 전압(VIN)을 제1 MOS 트랜지스터(M1)의 제1 문턱 전압(VTH1)으로서 결정한다. 또한, 누설전류가 아닌 정상적인 제2 드레인 전류(ID2)가 제2 MOS 트랜지스터(M2)에 흐르기 시작할 때, 제2 MOS 트랜지스터(M2)의 게이트에 인가되는 입력 전압(VIN)을 제2 MOS 트랜지스터(M2)의 제2 문턱 전압(VTH2)으로서 결정한다.
제1 드레인 전류(ID1)가 흐르기 시작 할 때의 입력 전압(VIN)이 제1 문턱 전압(VTH1)이 되고, 제2 드레인 전류(ID2)가 흐르기 시작 할 때의 입력 전압(VIN)이 제2 문턱 전압(VTH1)이 되는 이유는 다음과 같다.
먼저, 수학식 1을 VIN에 대해 두 번 미분하면 최대값(max)을 다음 수학식 3과 같이 얻을 수 있다.
Figure 112008090515956-PAT00004
여기서, X는 1 또는 2이다. 즉, 수학식 3과 같이 두 번 미분한 최대값(max) 에서 입력 전압(VIN)이 제X 문턱 전압(VTHX)이 된다.
전술한 바와 같이 구해진 제1 문턱 전압(VTH1)과 제2 문턱 전압(VTH2)들간의 다음 수학식 4와 같은 차이(ΔVTH)를 미스 매치된 성분으로서 결정한다.
Figure 112008090515956-PAT00005
본 발명에 의한 테스트 장치에서, 입력 전압(VIN1)은 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 게이트에 공통으로 인가된다. 따라서, 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 게이트에 입력 전압이 별개로 인가되므로 인해, 입력 전압의 변화에 의해 미스 매치된 성분(ΔID 및 ΔVTH)이 받은 영향이 최소화될 수 있다.
또한, 본 발명에 의하면, 제1 및 제2 MOS 트랜지스터들(M1 및 M2)의 소스와 기준 전압 사이에 소스 저항(RS)을 연결한 상태에서 미스 매치된 성분들(ΔID 및 ΔVTH)을 결정한다. 따라서, 선형 기술(linearizatin technique)(RS)에 의해 입력 전압(VIN)에 의해 드레인 전류(ID1 및 ID2)가 받은 영향이 최소화될 수 있어, 미스 매치된 성분들(ΔID 및 ΔVTH)이 정확하게 구해질 수 있다.
또한, 본 발명에 의하면, 기준 전압은 공통 소스 전압이므로, 제1 및 제2 드레인 저항들(RD1 및 RD2)의 저항값들이 환경에 의해 받는 영향이 최소화되어, 미스 매치된 성분들(ΔID 및 ΔVTH)이 더욱 정확하게 구해질 수 있다.
또한, 공급 전압(VDD)이 공통으로 사용되므로, 도 1 (a) 및 (b)에서와 같이 각 트랜지스터들(M1 및 M2)로 공급 전압(VDD1 및 VDD2)이 별개로 인가되므로 인해 미스 매치된 성분들이 받을 수 있는 영향도 최소화하였다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1 (a) 및 (b)는 테스트 대상인 두 개의 제1 및 제2 MOS 트랜지스터들을 나타낸다.
도 2는 본 발명의 실시예에 의한 MOS 트랜지스터의 테스트 장치의 회로도를 나타낸다.
도 3은 본 발명에 의한 MOS 트랜지스터의 테스트 방법을 설명하기 위한 플로우차트이다.

Claims (11)

  1. 제1 및 제2 MOS 트랜지스터들의 미스 매치를 측정하는 장치에 있어서,
    공통 공급 전압과 상기 제1 MOS 트랜지스터의 드레인 사이에 연결되는 제1 드레인 저항; 및
    상기 공통 공급 전압과 상기 제2 MOS 트랜지스터의 드레인 사이에 연결되는 제2 드레인 저항을 구비하고,
    상기 제1 및 상기 제2 MOS 트랜지스터들의 드레인측의 출력 전압을 이용하여 상기 미스 매치된 성분이 측정되는 것을 특징으로 하는 MOS 트랜지스터의 테스트 장치.
  2. 제1 항에 있어서, 상기 제1 및 상기 제2 MOS 트랜지스터의 소스들과 기준 전압 사이에 연결되는 소스 저항을 더 구비하는 것을 특징으로 하는 MOS 트랜지스터의 테스트 장치.
  3. 제2 항에 있어서, 상기 기준 전압은 공통 소스 전압인 것을 특징으로 하는 MOS 트랜지스터의 테스트 장치.
  4. 제1 항에 있어서, 상기 제1 및 상기 제2 드레인 저항들은 폴리 레지스터인 것을 특징으로 하는 MOS 트랜지스터의 테스트 장치.
  5. 제4 항에 있어서, 상기 제1 및 상기 제2 드레인 저항들은 핑거 타입의 구조를 갖는 것을 특징으로 하는 MOS 트랜지스터의 테스트 장치.
  6. 제1 항에 있어서, 상기 제1 및 상기 제2 MOS 트랜지스터의 게이트들에 입력 전압이 공통으로 인가되는 것을 특징으로 하는 MOS 트랜지스터의 테스트 장치.
  7. 제1 및 제2 MOS 트랜지스터들의 미스 매치를 측정하기 위해, 공통 공급 전압과 제1 및 상기 제2 MOS 트랜지스터들의 드레인들 사이에 각각 연결되는 제1 및 제2 드레인 저항을 갖는 MOS 트랜지스터의 테스트 장치를 이용한 테스트 방법에 있어서,
    상기 제1 MOS 트랜지스터의 드레인에서 제1 출력 전압을 측정하고, 상기 제2 MOS 트랜지스터의 드레인에서 제2 출력 전압을 측정하는 단계;
    상기 제1 및 상기 제2 출력 전압들을 이용하여, 상기 제1 및 상기 제2 MOS 트랜지스터들의 제1 및 제2 드레인 전류를 측정하는 단계; 및
    상기 제1 및 상기 제2 드레인 전류들간의 차이를 상기 미스 매치된 성분으로서 결정하는 단계를 구비하는 것을 특징으로 하는 MOS 트랜지스터의 테스트 방법.
  8. 제7 항에 있어서, 상기 MOS 트랜지스터의 데스트 방법은
    상기 제1 드레인 전류가 흐르기 시작할 때, 상기 제1 MOS 트랜지스터의 게이 트에 인가되는 입력 전압을 상기 제1 MOS 트랜지스터의 제1 문턱 전압으로서 결정하는 단계;
    상기 제2 드레인 전류가 흐르기 시작할 때, 상기 제2 MOS 트랜지스터의 게이트에 인가되는 입력 전압을 상기 제2 MOS 트랜지스터의 제2 문턱 전압으로서 결정하는 단계; 및
    상기 제1 문턱 전압과 상기 제2 문턱 전압들간의 차이를 상기 미스 매치된 성분으로서 결정하는 단계를 더 구비하는 것을 특징으로 하는 MOS 트랜지스터의 테스트 방법.
  9. 제8 항에 있어서, 상기 입력 전압은 상기 제1 및 상기 제2 MOS 트랜지스터들의 게이트에 공통으로 인가되는 것을 특징으로 하는 MOS 트랜지스터의 테스트 방법.
  10. 제8 항에 있어서, 상기 제1 및 상기 제2 MOS 트랜지스터들의 소스와 기준 전압 사이에 소스 저항을 연결한 상태에서 상기 미스 매치된 성분들을 결정하는 것을 특징으로 하는 MOS 트랜지스터의 테스트 방법.
  11. 제10 항에 있어서, 상기 기준 전압은 공통 소스 전압인 것을 특징으로 하는 MOS 트랜지스터의 테스트 방법.
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* Cited by examiner, † Cited by third party
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EP2565915A3 (en) * 2011-08-31 2016-03-02 Freescale Semiconductor, Inc. Mosfet mismatch characterization circuit
CN108761284A (zh) * 2018-05-18 2018-11-06 北京华峰测控技术股份有限公司 场效应管击穿电压特性中的漏极漏电流测试电路和方法

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