KR20100074187A - Ｉｉｉ족 질화물 전자 디바이스 및 ｉｉｉ족 질화물 반도체 에피택셜 기판 - Google Patents

Ｉｉｉ족 질화물 전자 디바이스 및 ｉｉｉ족 질화물 반도체 에피택셜 기판 Download PDF

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KR20100074187A
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스미토모덴키고교가부시키가이샤
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Abstract

III족 질화물계 헤테로 접합 트랜지스터(11a)에서는, 제2 AlY1InY2Ga1-Y1-Y2N층(15)은 제1 AlX1InX2Ga1-X1-X2N층(13a)과 헤테로 접합(21)을 이룬다. 제1 전극(17)은 제1 AlX1InX2Ga1-X1-X2N층(13a)에 쇼트키 접합을 이룬다. 제1 AlX1InX2Ga1-X1-X2N층(13a) 및 제2 AlY1InY2Ga1-Y1-Y2N층(15)은 기판(23) 상에 설치되어 있다. 전극(17a, 18a, 19a)은 각각, 소스 전극, 게이트 전극 및 드레인 전극을 포함한다. 제1 AlX1InX2Ga1-X1-X2N층(13a)의 탄소 농도(NC13)는 1×1017 ㎝-3 미만이다. 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 전위 밀도(D)가 1×108 ㎝-2이다. 헤테로 접합(21)에 의해, 이차원 전자 가스층(25)이 생성된다. 이에 따라, 저손실의 질화갈륨계 전자 디바이스를 제공한다.

Description

ＩＩＩ족 질화물 전자 디바이스 및 ＩＩＩ족 질화물 반도체 에피택셜 기판{III NITRIDE ELECTRONIC DEVICE AND III NITRIDE SEMICONDUCTOR EPITAXIAL SUBSTRATE}
본 발명은 III족 질화물 전자 디바이스 및 III족 질화물 반도체 에피택셜 기판에 관한 것이다.
비특허문헌 1에는, 헤테로 접합 전계 효과 트랜지스터(HFET)가 기재되어 있다. 질화갈륨계 HFET에서 고출력화를 얻기 위해서는, 질화갈륨계 전자 디바이스에서 생기는 전류 콜랩스를 저감시키는 것이 필요하다. 질화갈륨계 HFET를 고주파·대전류에서 동작시켰을 때에 생기는 전류 콜랩스의 발생 원인의 하나로서, 게이트 전극단(端)으로부터의 전계의 영향에 의해 드레인 근방의 AlGaN 영역에 전자가 포획되는 것을 들 수 있다. AlGaN 표면의 트랩 준위에 전자가 포획되면, 이차원 전자 가스 농도가 감소하고, 이것이 출력의 저하를 초래한다. 비특허문헌 1에는, +100 볼트∼-100 볼트의 범위에서 통전하면서 행해진 전위 분포의 측정을 나타내고 있다. 이 측정에 의하면, 디바이스의 미소 부분의 전위 분포가 나타나 있고, 스트레스 전압을 인가한 후, 전자의 포획에 의해 생성된 부전위 영역이 AlGaN 표면에 발생하고 있다. 트랩 준위로부터의 전자 방출 확률은 쇼트키 전극의 역방향 누설 전류량과 상관되어 있어, 이 누설 전류를 개선하면, 전류 콜랩스는 더 현재화(顯在化)된다.
비특허문헌 2에는, AlGaN/GaN 헤테로 구조 전계 효과 트랜지스터에서는, 표면에서의 전하 차징과 전류 콜랩스 사이에는 상관이 있는 것이 나타나 있다.
비특허문헌 1: 「질화물 반도체를 이용한 저소비 전력형 고주파 디바이스의 개발」 프로젝트 최종 성과 보고회 예비 원고집 제84페이지∼85페이지, 평면 KFM법에 따른 AlGaN/GaN HFET의 전류 콜랩스 해석 비특허문헌 2: S. Sabuktagin et al. Appl. Phys. Lett. Vol. 86, 083506(2005)
비특허문헌 1, 2로부터 이해되는 바와 같이, 전류 콜랩스의 발생은 전하 차징에 관련되어 있다. 또한, 비특허문헌 1에 나타내는 바와 같이, 누설 전류와 전류 콜랩스는 상호 트레이드 오프(trade off)의 관계에 있다.
구체적으로 설명하면, 저손실의 질화갈륨계 전자 디바이스를 제작하기 위해서는, 순바이어스 인가 시에 직렬 저항을 저감시키기 위해 전류 콜랩스의 억제가 필요하며, 역방향 누설의 저감도 동시에 필요하다. 그러나, 누설 전류를 저감시키는 프로세스 조건의 채용에 의해, 전류 콜랩스의 정도가 커져, 직렬 저항의 증대가 일어난다. 반대로, 전류 콜랩스를 저감시키는 프로세스 조건의 채용에 의해, 누설 전류의 증대가 생긴다. 즉, 이들은 트레이드 오프의 관계에 있다.
GaN계 결정의 제작 기술이 진보한 것에 의해, 저전위 밀도의 GaN 웨이퍼가 제공되고 있다. 또한, 결정 성장 기술의 진보에 의해, 저전위 밀도의 GaN 템플릿도 제작 가능하게 되어 있다. 그리고, 저전위 밀도의 GaN 웨이퍼 및 GaN 템플릿 상에는, 사파이어 기판이나 탄화실리콘 기판 상에의 GaN계 결정 성장과 실질적으로 동일한 성장 조건을 이용하여 저전위 밀도의 GaN계 결정을 제작할 수 있다. GaN계 결정이 저전위 밀도이기 때문에, 질화갈륨계 전자 디바이스에서의 누설 전류가 작아진다. 그러나, 결과적으로, 전류 콜랩스가 증대하게 된다.
본 발명은 전류 콜랩스가 저감된 저손실의 III족 질화물 전자 디바이스를 제공하는 것을 목적으로 하고, 또한 III족 질화물 전자 디바이스에 적합한 III족 질화물 반도체 에피택셜 기판을 제공하는 것을 목적으로 한다.
본 발명의 일측면에 따른 III족 질화물 전자 디바이스는, (a) 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과, (b) 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층과, (c) 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제1 전극과, (d) 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제2 전극을 구비하고, 상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고, 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 미만이며, 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이고, 상기 제1 전극은 상기 제1 AlX1InX2Ga1-X1-X2N층에 쇼트키 접합을 이룬다.
본 발명의 별도의 측면에 따른 발명은, 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판으로서, (a) 기판과, (b) 상기 기판 상에 설치된 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과, (c) 상기 기판 상에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층을 구비하고, 상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 제1 AlX1InX2Ga1-X1-X2N층과 상기 기판 사이에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고, 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 미만이며, 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이다.
탄소는, 질화갈륨계 반도체 중에서, 캐리어를 포획하도록 작용하기 때문에, 탄소를 첨가한 질화갈륨계 반도체에서는, 누설 전류가 저감된다. 따라서, 누설 전류의 저감에 탄소 첨가가 이용되어 왔다. 한편, 이 III족 질화물 전자 디바이스 및 III족 질화물 반도체 에피택셜 기판에 의하면, 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이기 때문에, 전위에 기인하는 누설 전류가 충분히 낮다. 그러므로, 이 위에 성장되는 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도를 1×1017 ㎝-3 미만으로 낮게 하여도, 누설 전류의 증가분은 작다. 제1 AlX1InX2Ga1-X1-X2N층에서는, 전자 포획의 준위의 수가 저감되어 있다. III족 질화물 전자 디바이스에서는, 제1 및 제2 전극을 통해 인가되는 전압에 의해, 전자가 상기 포획 준위에 포획된다. 그러나, 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도가 1×1017 ㎝-3 미만이기 때문에, 포획되는 전자수가 적으므로, 전류 콜랩스의 영향이 저감된다.
본 발명의 일측면에 따른 III족 질화물 전자 디바이스는, (a) 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과, (b) 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층과, (c) 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제1 전극과, (d) 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제2 전극을 구비하고, 상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고, 상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도는 1×1017 ㎝-3 이상이며, 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이고, 상기 제1 전극은 상기 제1 AlX1InX2Ga1-X1-X2N층에 쇼트키 접합을 이룬다.
본 발명의 별도의 측면에 따른 발명은, 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판으로서, (a) 기판과, (b) 상기 기판 상에 설치된 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과, (c) 상기 기판 상에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층을 구비하고, 상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 제1 AlX1InX2Ga1-X1-X2N층과 상기 기판 사이에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고, 상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도는 1×1017 ㎝-3 이상이며, 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이다.
실리콘은, 질화갈륨계 반도체 중에서, 캐리어를 제공하도록 작용하기 때문에, 실리콘을 첨가한 질화갈륨계 반도체에서는, 질화갈륨계 반도체의 저항률이 저하한다. 따라서, 큰 전위 밀도의 질화갈륨계 반도체에서는, 실리콘으로부터의 캐리어에 의해, 큰 누설 전류가 발생된다. 한편, 이 III족 질화물 전자 디바이스 및 III족 질화물 반도체 에피택셜 기판에 의하면, 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2이기 때문에, 전위에 기인하는 누설 전류가 충분히 낮다. 그러므로, 이 위에 성장되는 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도를 1×1017 ㎝-3 이상으로 크게 하여도, 누설 전류의 증가분은 작다. 이 때문에, 제1 AlX1InX2Ga1-X1-X2N층에서는, 포획 준위에 포획된 전자의 완화 시간이 작아져 있다. III족 질화물 전자 디바이스에서는, 제1 및 제2 전극을 통해 인가되는 전압에 의해, 전자가 포획 준위에 포획된다. 그러나, 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도가 1×1017 ㎝-3 이상이기 때문에, 인가 전압이 소실된 후에, 포획되는 전자는 짧은 시간으로 디트랩되고, 따라서, 전류 콜랩스의 영향이 저감된다.
본 발명의 일측면에 따른 III족 질화물 전자 디바이스는, (a) 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과, (b) 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층과, (c) 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제1 전극과, (d) 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제2 전극을 구비하고, 상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고, 상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도가 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도보다도 크며, 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이고, 상기 제1 전극은 상기 제1 AlX1InX2Ga1-X1-X2N층에 쇼트키 접합을 이룬다.
본 발명의 별도의 측면에 따른 발명은, 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판으로서, (a) 기판과, (b) 상기 기판 상에 설치된 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과, (c) 상기 기판 상에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층을 구비하고, 상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 제1 AlX1InX2Ga1-X1-X2N층과 상기 기판 사이에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고, 상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도가 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도보다도 크며, 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2 미만이다.
탄소는, 질화갈륨계 반도체 중에서, 캐리어를 포획하도록 작용하기 때문에, 탄소를 첨가한 질화갈륨계 반도체에서는, 누설 전류가 저감된다. 따라서, 누설 전류의 저감에 탄소 첨가가 이용되어 왔다. 또한, 실리콘은, 질화갈륨계 반도체 중에서, 캐리어를 제공하도록 작용하기 때문에, 실리콘을 첨가한 질화갈륨계 반도체에서는, 질화갈륨계 반도체의 저항률이 저하한다. 따라서, 큰 전위 밀도의 질화갈륨계 반도체에서는, 실리콘으로부터의 캐리어에 의해, 큰 누설 전류가 발생된다. 한편, 이 III족 질화물 전자 디바이스 및 III족 질화물 반도체 에피택셜 기판에 의하면, 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도가 1×108 ㎝-2이기 때문에, 전위에 기인하는 누설 전류가 충분히 낮다. 그러므로, 제1 AlX1InX2Ga1-X1-X2N층에서, 탄소 농도보다도 실리콘 농도를 크게 하여도, 누설 전류의 증가분은 작다. 또한, 탄소의 전자 포획에 의한 전류 콜랩스가, 탄소 농도보다도 큰 농도의 실리콘에 의해 저감된다.
본 발명의 상기 측면에 따른 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서는, 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 이상인 것이 바람직하다.
상기 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에 의하면, 1×1017 ㎝-3 이상의 탄소 농도의 제1 AlX1InX2Ga1-X1-X2N층에서는, 탄소 원자에 기인하는 다수의 전자 포획 준위가 형성되어 누설 전류가 작아진다. 탄소 농도보다 큰 농도로 실리콘의 첨가를 조정함으로써, 제1 AlX1InX2Ga1-X1-X2N층에서의 누설 전류 등이 조정된다. 이 결과, 전자 포획에 의한 전류 콜랩스가, 탄소 농도보다도 큰 농도의 실리콘에 의해 저감된다.
본 발명의 III족 질화물 전자 디바이스에서는, 상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN 배리어층이고, 해당 III족 질화물 전자 디바이스는 헤테로 접합 트랜지스터이며, 상기 제1 전극은 상기 헤테로 접합 트랜지스터의 게이트 전극이고, 상기 제2 전극은 상기 트랜지스터의 드레인 전극이며, 해당 III족 질화물 전자 디바이스는 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 소스 전극을 더 구비한다. 이 III족 질화물 전자 디바이스에 의하면, 헤테로 접합 트랜지스터에서, 누설 전류의 큰 증가를 피하면서 전류 콜랩스를 저감시킬 수 있다.
본 발명의 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서, 상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN 배리어층이고, 상기 III족 질화물 전자 디바이스는 헤테로 접합을 갖는 트랜지스터이며, 상기 쇼트키 전극은 상기 트랜지스터의 게이트 전극이다. 이 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에 의하면, 누설 전류의 큰 증가를 피하면서 전류 콜랩스를 저감시킬 수 있는 헤테로 접합 트랜지스터를 제작할 수 있다.
본 발명의 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서, 상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN층이고, 해당 III족 질화물 전자 디바이스는 쇼트키 배리어 다이오드이며, 상기 제1 전극은 상기 쇼트키 배리어 다이오드의 애노드 전극이고, 상기 제2 전극은 상기 쇼트키 배리어 다이오드의 캐소드 전극이다. 이 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에 의하면, 쇼트키 배리어 다이오드에서, 누설 전류의 큰 증가를 피하면서 전류 콜랩스를 저감시킬 수 있다. 또한, 이 III족 질화물 반도체 에피택셜 기판에 의하면, 누설 전류의 큰 증가를 피하면서 전류 콜랩스를 저감시킬 수 있는 쇼트키 배리어 다이오드를 제작할 수 있다.
본 발명의 상기 측면에 따른 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서는, 상기 제2 AlY1InY2Ga1-Y1-Y2N층은 GaN으로 이루어지는 것이 바람직하다. III족 질화물 전자 디바이스 및 III족 질화물 반도체 기판 생산물에 의하면, 양호한 품질의 GaN 결정을 성장시킬 수 있기 때문에, 누설 전류를 저감시킬 수 있다.
본 발명의 상기 측면에 따른 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서는, 1×108 ㎝-2 이하의 전위 밀도를 갖는 GaN 기판을 더 구비할 수 있다. 상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 GaN 기판 상에 설치되어 있고, 상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 설치되어 있는 것이 바람직하다. III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서는, GaN 기판의 전위 밀도가 작기 때문에, 전위에 기인하는 누설 전류가 작아지지만, 전류 콜랩스를 저감시킬 수 있다.
본 발명의 상기 측면에 따른 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에서, 상기 GaN 기판은 반(半)절연성을 가질 수 있다. III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에 의하면, 양호한 고주파 특성을 갖는 전자 디바이스가 제공된다.
본 발명의 상기 측면에 따른 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물은, 1×108 ㎝-2 이하의 전위 밀도를 갖는 GaN 템플릿을 더 구비할 수 있다. 상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 GaN 템플릿 상에 설치되고, 상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 설치된다. III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에 의하면, GaN 템플릿의 전위 밀도가 작기 때문에, 전위에 기인하는 누설 전류가 작아지지만, 전류 콜랩스를 저감시킬 수 있다.
본 발명의 상기 목적 및 다른 목적, 특징, 및 이점은, 첨부 도면을 참조하여 진행되는 본 발명의 적합한 실시형태의 이하의 상세한 기술로부터, 보다 용이하게 명백해진다.
이상 설명한 바와 같이, 본 발명에 따르면, 전류 콜랩스가 저감되어 있으며 저손실의 III족 질화물 전자 디바이스가 제공된다. 또한, 본 발명에 따르면, 저손실의 III족 질화물 전자 디바이스에 적합한 III족 질화물 반도체 에피택셜 기판이 제공된다.
도 1은 본 실시형태에 따른 III족 질화물계 헤테로 접합 트랜지스터, 및 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판의 구조를 모식적으로 나타내는 도면이다.
도 2는 본 실시형태에 따른 III족 질화물계 헤테로 접합 트랜지스터의 구조를 모식적으로 나타내는 도면이다.
도 3은 에피택셜 기판의 구조를 나타내는 도면이다.
도 4는 탄소 첨가에 관하여 누설 전류 밀도와 전류 콜랩스의 관계를 나타내는 그래프이다.
도 5는 탄소 농도와 전류 콜랩스의 관계의 일람을 나타내는 도면이다.
도 6은 탄소 농도와 전류 콜랩스의 관계를 나타내는 그래프이다.
도 7은 전위 밀도와 누설 전류 밀도의 관계를 나타내는 그래프이다.
도 8은 실리콘 첨가에 관하여 누설 전류 밀도와 전류 콜랩스의 관계를 나타내는 그래프이다.
도 9는 실리콘 첨가에 관하여 누설 전류 밀도와 전류 콜랩스의 관계의 일람을 나타내는 도면이다.
본 발명의 지견은, 예시로서 나타낸 첨부 도면을 참조하여 이하의 상세한 서술을 고려함으로써 용이하게 이해할 수 있다. 계속해서, 첨부 도면을 참조하면서, 본 발명의 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물에 관한 실시형태를 설명한다. 가능한 경우에, 동일 부분에는 동일 부호를 붙인다.
도 1의 (a)부는 본 실시형태에 따른 III족 질화물 전자 디바이스, III족 질화물 반도체 에피택셜 기판 및 III족 질화물 반도체 기판 생산물의 구조를 나타내는 도면이다. III족 질화물 전자 디바이스(11)는 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층(13)(13a, 13b, 13c)과, 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층(15)과, 제1 전극(17)과, 제2 전극(19)을 구비한다. 제2 AlY1InY2Ga1-Y1-Y2N층(15)은 제1 AlX1InX2Ga1-X1-X2N층(13)과 헤테로 접합(21)을 이룬다. 제1 전극(17)은 제1 AlX1InX2Ga1-X1-X2N층(13) 상에 설치되고, 제1 AlX1InX2Ga1-X1-X2N층(13)에 접합을 이룬다. 제2 전극(19)은 제1 AlX1InX2Ga1-X1-X2N층(13) 상에 설치되고, 또한 제1 AlX1InX2Ga1-X1-X2N층(13)에 접합을 이룬다. 제1 AlX1InX2Ga1-X1-X2N층(13)의 밴드갭은 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 밴드갭보다 크다. 제1 전극(17)은 제1 AlX1InX2Ga1-X1-X2N층(13)에 쇼트키 접합을 이룬다. 제1 전극(17)은 제1 AlX1InX2Ga1-X1-X2N층(13) 및 제2 AlY1InY2Ga1-Y1-Y2N층(15) 상에 설치되어 있고, 기판(23) 상에 설치되어 있다.
또한, 도 1의 (a)부는 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판을 부분적으로 나타내고 있고, III족 질화물 전자 디바이스(11)를 위한 전극(17, 19)은, III족 질화물 반도체 에피택셜 기판(E1)의 주면(主面) 상에 설치된다. 또한, III족 질화물 반도체 기판 생산물은, III족 질화물 반도체 에피택셜 기판, 및 이 위에 설치된 전극(17, 19)을 포함한다.
적합한 실시예에서는, III족 질화물계 전자 디바이스(11)는 예컨대 헤테로 접합 트랜지스터 및 쇼트키 배리어 다이오드이다. III족 질화물계 전자 디바이스(11)의 동작 중의 어떤 기간에 역바이어스가 제1 전극(17)에 인가된다. 한편, III족 질화물 전자 디바이스(11)의 동작에서는, 제1 전극(17)에 순바이어스가 인가되는 동작 기간에서는, 제2 전극(19)은 III족 질화물 전자 디바이스(11)에 흐르는 캐리어를 제공한다. 이 때문에, 제2 전극(19)은 제1 AlX1InX2Ga1-X1-X2N층(13)에 오믹 접합을 이루는 것이 바람직하다. 재료에 관하여, 제1 AlX1InX2Ga1-X1-X2N층(13) 및 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 조합으로서는, 예컨대 AlGaN/GaN, AlGaN/InGaN, AlX1Ga1-X1N/AlY1Ga1-Y1N(X1>Y1>0), InAlN/GaN 등이 이용된다. 제1 AlX1InX2Ga1-X1-X2N층(13) 및 제2 AlY1InY2Ga1-Y1-Y2N층(15)은 예컨대 유기 금속 기상 성장법으로 성장된다.
III족 질화물 전자 디바이스(11)가 헤테로 접합 트랜지스터일 때, 제1 전극(17)은 게이트 전극이고, 제2 전극(19)이 소스 전극 및 드레인 전극이다. 혹은, III족 질화물 전자 디바이스(11)가 쇼트키 배리어 다이오드일 때, 제1 전극(17)은 애노드 전극이고, 제2 전극(19)이 캐소드 전극이다. 이들 전자 디바이스 모두, 전류가, 질화갈륨계 반도체층의 표층을 흐르는 전자 디바이스, 소위 횡형 전자 디바이스이다. 그러므로, III족 질화물 전자 디바이스(11)의 전기적 특성은, 질화갈륨계 반도체층의 표층에 트랩되는 전하에 민감하다.
계속해서, 도 1의 (b)부, 도 2의 (a)부, 및 도 2의 (b)부를 참조하면서, 본 실시형태에 따른 III족 질화물 전자 디바이스의 예시로서, 헤테로 접합 트랜지스터를 설명한다.
도 1의 (b)부는 본 실시형태에 따른 III족 질화물계 헤테로 접합 트랜지스터의 구조를 모식적으로 나타내는 도면이다. III족 질화물계 헤테로 접합 트랜지스터(이하,「트랜지스터」라고 참조함)(11a)는 제1 AlX1InX2Ga1-X1-X2N층(13a)과, 제2 AlY1InY2Ga1-Y1-Y2N층(15)과, 전극(17a, 18a, 19a)을 구비한다. 트랜지스터(11a)에서는, 제1 AlX1InX2Ga1-X1-X2N층(13) 대신에 제1 AlX1InX2Ga1-X1-X2N층(13a)이 이용된다. 제1 AlX1InX2Ga1-X1-X2N층(13a)의 탄소 농도(NC13)는 1×1017 ㎝-3 미만이다. 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 전위 밀도(D)가 1×108 ㎝-2이다. 헤테로 접합(21)에 의해, 이차원 전자 가스층(25)이 생성된다. 전극(17a, 18a, 19a)은 각각, 게이트 전극, 소스 전극 및 드레인 전극이다. 또한, 전극(17a, 18a, 19a)의 어레이는 III족 질화물 반도체 에피택셜 기판(E2) 상에 형성되어 있고, III족 질화물 반도체 에피택셜 기판(E2)은 제1 AlX1InX2Ga1-X1-X2N층(13a), 제2 AlY1InY2Ga1-Y1-Y2N층(15) 및 기판(23)에 대응하는 구성물을 포함한다.
탄소는, 질화갈륨계 반도체 중에서 캐리어를 포획하는 준위를 형성한다. 이 때문에, 탄소를 첨가한 질화갈륨계 반도체에서는, 누설 전류가 작다. 따라서, 누설 전류의 저감을 위해 탄소를 첨가하고 있다. 한편, 이 트랜지스터(11a) 및 III족 질화물 반도체 에피택셜 기판(E2)에 의하면, 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 전위 밀도가 1×108 ㎝-2 미만이기 때문에, 전위에 기인하는 누설 전류가 충분히 낮다. 그러므로, 이 위에 성장되는 제1 AlX1InX2Ga1-X1-X2N층(13a)의 탄소 농도를 1×1017 ㎝-3 미만 정도까지 낮게 하여도, 누설 전류의 증가분은 작으며 허용 범위이다. 제1 AlX1InX2Ga1-X1-X2N층(13a)에서는, 제1 AlX1InX2Ga1-X1-X2N층(13a)의 탄소 농도(NC13)가 1×1017 ㎝-3 미만이기 때문에, 탄소에 기인하는 전자 포획 준위의 수가 감소한다. 제2 전극(18a)을 통해 인가되는 전압에 의해, 전자가 게이트 근방의 AlX1InX2Ga1-X1-X2N층(13a)의 포획 준위에 포획되지만, 포획된 전자 수는 탄소 농도의 저감에 의해 적고, 따라서, 전류 콜랩스의 영향이 저감된다.
기판(23)은 관통 전위 밀도(Tdd)를 가지고 있고, 전위 밀도(Tdd)는 예컨대 1×108 ㎝-2 미만인 것이 바람직하다. 기판(23)으로서는, GaN, AlN, AlGaN, InGaN 등을 이용할 수 있다.
도 2의 (a)부는 본 실시형태에 따른 III족 질화물계 헤테로 접합 트랜지스터의 구조를 모식적으로 나타내는 도면이다. III족 질화물계 헤테로 접합 트랜지스터(11b)(이하,「트랜지스터(11b)」라고 참조함)는 제1 AlX1InX2Ga1-X1-X2N층(13b)과, 제2 AlY1InY2Ga1-Y1-Y2N층(15)과, 전극(17a, 18a, 19a)을 구비한다. 트랜지스터(11b)에서는, 제1 AlX1InX2Ga1-X1-X2N층(13) 대신에 제1 AlX1InX2Ga1-X1-X2N층(13b)이 이용된다. III족 질화물 반도체 에피택셜 기판(E3)은, 제1 AlX1InX2Ga1-X1-X2N층(13b), 제2 AlY1InY2Ga1-Y1-Y2N층(15) 및 기판(23)에 대한 구성물을 포함하고, III족 질화물 반도체 에피택셜 기판(E3)의 주면 상에 전극(17a, 18a, 19a)의 어레이가 형성되어 있다. 제1 AlX1InX2Ga1-X1-X2N층(13b)의 실리콘 농도(NSi13)는 1×1017 ㎝-3 이상이다.
질화갈륨계 반도체 내에서, 실리콘은 캐리어를 제공하도록 작용한다. 이 때문에, 실리콘을 첨가한 질화갈륨계 반도체에서는, 질화갈륨계 반도체의 저항률이 저하한다. 따라서, 큰 전위 밀도의 질화갈륨계 반도체에서는, 실리콘으로부터의 캐리어에 의해, 큰 누설 전류가 발생된다. 한편, 이 III족 질화물 전자 디바이스(11b) 및 III족 질화물 반도체 에피택셜 기판(E3)에 의하면, 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 전위 밀도(D)가 1×108 ㎝-2이기 때문에, 전위에 기인하는 누설 전류는 충분히 낮다. 그러므로, 이 위에 성장되는 제1 AlX1InX2Ga1-X1-X2N층(13b)의 실리콘 농도(NSi13)를 1×1017 ㎝-3 이상으로 크게 하여도, 누설 전류의 증가분은 작다. 제1 AlX1InX2Ga1-X1-X2N층(13b)에서는, 포획 준위에 포획된 전자의 완화 시간이 작아져 있다. 제1 및 제2 전극(17a, 19a)을 통해 인가되는 전압에 의해, 전자가 제1 AlX1InX2Ga1-X1-X2N층(13b)의 게이트 근방의 포획 준위에 포획된다. 그러나, 제1 AlX1InX2Ga1-X1-X2N층(13b)의 실리콘 농도가 1×1017 ㎝-3 이상이기 때문에, 인가 전압이 소실된 후에, 포획된 전자는 짧은 시간으로 디트랩되기 때문에, 전류 콜랩스의 영향이 저감된다. 바람직하게는, 실리콘 농도(NSi13)는 1×1019 ㎝-3 이하이다.
도 2의 (b)부는 본 실시형태에 따른 III족 질화물계 헤테로 접합 트랜지스터의 구조를 모식적으로 나타내는 도면이다. III족 질화물계 헤테로 접합 트랜지스터(11c)(이하, 「트랜지스터(11c)」라고 참조함)는 제1 AlX1InX2Ga1-X1-X2N층(13c)과, 제2 AlY1InY2Ga1-Y1-Y2N층(15)과, 전극(17a, 18a, 19a)을 구비한다. 트랜지스터(11c)에서는, 제1 AlX1InX2Ga1-X1-X2N층(13) 대신에 제1 AlX1InX2Ga1-X1-X2N층(13c)이 이용된다. III족 질화물 반도체 에피택셜 기판(E4)은 제1 AlX1InX2Ga1-X1-X2N층(13c), 제2 AlY1InY2Ga1-Y1-Y2N층(15) 및 기판(23)에 대한 구성물을 포함한다. III족 질화물 반도체 기판 생산물에서, III족 질화물 반도체 에피택셜 기판(E4)의 주면 상에는 전극(17a, 18a, 19a)의 어레이가 형성된다.
이미 설명한 바와 같이, 탄소는 질화갈륨계 반도체 중에서 캐리어를 포획하도록 작용하며, 실리콘은 질화갈륨계 반도체 중에서 캐리어를 제공하도록 작용한다. 질화갈륨계 반도체에는 탄소가 첨가되어 있고, 캐리어는 그 탄소에 기인하는 포획 준위에 트랩되어 전류 콜랩스가 발생하기 쉬워지지만, 한편에서 탄소 농도보다도 높은 실리콘을 첨가하고 있기 때문에, 포획 준위의 수보다도 많은 캐리어가 존재하며, 저항률이 저하하고 있다. 이 때문에, 인가 전압이 소실된 후에, 포획된 전자는 짧은 시간으로 디트랩되기 때문에, 전류 콜랩스의 영향이 저감된다. 또한, 이 트랜지스터(11c) 및 III족 질화물 반도체 에피택셜 기판(E4)에 의하면, 제2 AlY1InY2Ga1-Y1-Y2N층(15)의 전위 밀도가 1×108 ㎝-2이기 때문에, 전위에 기인하는 누설 전류가 충분히 낮다. 그러므로, 제1 AlX1InX2Ga1-X1-X2N층(13c)에서, 실리콘 농도를 탄소 농도보다도 크게 하여도, 누설 전류의 증가분은 작다.
이상 설명한 관계(전류 콜랩스와 탄소 농도의 관계)는, 이하의 실험에 기초하여 발명자들에 의해 발견된 것이다.
(실험예)
실험 1:
유기 금속 기상 성장(MOVPE)법을 이용하여, (0001)면의 사파이어 기판 상에, 이하와 같이 에피택셜 기판을 제작하였다. 수소 분위기에서 섭씨 1050도 및 로내 압력 100 torr(1 Torr는 133.322 파스칼로 환산됨)로, 5분간의 로내 열처리를 행하였다. 이후에, 섭씨 520도에서 저온 GaN 버퍼층(25 ㎚)을 성장시켰다. 계속해서, 섭씨 1050도, 로내 압력 100 torr 및 V/III=1000의 조건에서, 2 ㎛의 비도핑 GaN층을 성장시켰다. 계속해서, 섭씨 1070도, 50 torr 및 V/III=500의 조건에서 비도핑의 Al0.25Ga0.75N층을 성장시켰다. 이들 공정에 의해, 에피택셜 기판(A-1)을 제작하였다. TEM 평가에 의한 GaN층의 전위 밀도는 2×109 ㎝-2였다.
실험 2:
MOVPE법을 이용하여, 6H-SiC 기판 상에, 이하와 같이 에피택셜 기판을 제작하였다. 수소 분위기에서 섭씨 1050도 및 로내 압력 100 torr로, 5분간의 로내 열처리를 행하였다. 이후에, 섭씨 1080도에서 비도핑 Al0.5Ga0.5N 버퍼층(100 ㎚)을 성장시켰다. 계속해서, 섭씨 1050도, 로내 압력 100 torr 및 V/III=1000의 조건에서, 2 ㎛의 비도핑 GaN층을 성장시켰다. 계속해서, 섭씨 1070도, 50 torr 및 V/III=500의 조건에서, 비도핑의 25 ㎚의 Al0.25Ga0.75N층을 성장시켰다. 이들 공정에 의해, 에피택셜 기판(B-1)을 제작하였다. TEM 평가에 의한 GaN층의 전위 밀도는 5×108 ㎝-2였다.
실험 3:
MOVPE법을 이용하여, 도 3에 나타내는 에피택셜 기판(31)을 이하와 같이 제작하였다. 고저항 GaN 기판(33)의 표면에, 암모니아 분위기에서 섭씨 1000도의 온도로, 5분간의 로내 열처리를 행하였다. 이후에, 섭씨 1050도, 로내 압력 100 torr 및 V/III=1000의 조건에서, 2 ㎛의 비도핑 GaN층(35)을 성장시켰다. 계속해서, 섭씨 1070도, 50 torr 및 V/III=500의 조건에서, 비도핑의 25 ㎚의 Al0.25Ga0.75N층(37)을 성장시켰다. 이들 공정에 의해, 에피택셜 기판(C-1, D-1)을 제작하였다. TEM 평가에 의해, 에피택셜 기판(C-1)의 GaN층의 전위 밀도는 1×108 ㎝-2이고, 에피택셜 기판(D-1)의 GaN층의 전위 밀도는 5×106 ㎝-2였다.
상기 각 실험과 동일하게 하여, 여러가지 성장 압력을 이용하여 AlGaN층을 성장시켰다. 성장 압력으로서 75 torr의 에피택셜 기판(A-2∼E-2)을 제작하고, 성장 압력으로서 100 torr의 에피택셜 기판(A-3∼E-3)을 제작하며, 성장 압력으로서 150 torr의 에피택셜 기판(A-4∼E-4)을 제작하고, 성장 압력으로서 200 torr의 에피택셜 기판(A-5∼E-5)을 제작하였다.
역바이어스 시의 누설 전류(Igs)(게이트-소스 간 전류) 및 전류 콜랩스를 평가하기 위해, 상기 에피택셜 기판 상에 전극(게이트 전극, 소스 전극 및 드레인 전극)을 형성하여, HEMT 구조의 트랜지스터를 제작하였다. 게이트 전극은 게이트 폭(Wg)=0.5 ㎜, 드레인·게이트 간격(Lgd)=10 ㎛의 링 형상을 가지고, 드레인 전극은 링 내에 위치하며, 소스 전극은 링을 둘러싸도록 설치되어 있다.
콜랩스 상태의 평가를 위해, 역바이어스의 인가에 앞서, 온 저항을 측정하며, 5분간 및 전압(Vds)=100 볼트의 인가 후에 온 저항을 측정하여, 전류 콜랩스는 그 비(바이어스 인가 후의 온 저항/바이어스 인가 전의 온 저항)에 의해 규정된다. 전류 콜랩스가 없을 때, 온 저항비는 1이 된다. 전류 콜랩스가 존재할 때에는, 전류 콜랩스는 1보다도 커진다. 또한, 누설 전류는 전압(Vds)=100 볼트의 인가 시의 Igs(게이트-소스 간 전류)에 의해 규정된다.
이들 측정의 결과를 도 4에 나타낸다. 도 4에는 특성선(C1, C2, C3, C4)이 도시되어 있다. 도 4에 나타낸 측정 결과의 일람을 도 5에 나타낸다. 이 도 5에서, 탄소 농도는 GaN 기판 상의 AlGaN의 것이다. 도 5에서, 예컨대 성장 압력 50 torr에서는, Sap 기판 상의 AlGaN의 탄소 농도는 3.2×1018 ㎝-3이며, 누설 전류는 2.2×10-9 A/㎜이고, 전류 콜랩스는 10.41이다. Sap 기판은 사파이어 기판을 나타낸다.
도 4 및 도 5에 나타낸 바와 같이, 기판의 종류에 관계 없이, 누설 전류와 전류 콜랩스의 트레이드 오프의 관계가 성립한다. 또한, 도 5에서, 성장 압력이 150 torr인 경우, 탄소 농도가 예컨대 9.7×1016 ㎝-3이며, 이 값은 1.0×1017 ㎝-3 미만이다. 이 탄소 범위에서, 저전위 GaN 기판 상의 HEMT 구조에서의 누설 전류와 전류 콜랩스 함께 양호한 특성이 얻어져 있다.
어떤 기판을 이용하여도, 누설 전류와 콜랩스의 트레이드 오프의 관계가 성립하지만, 본 실험에서 이용한 사파이어 기판 및 SiC 기판의 에피택셜 기판의 누설 전류는, GaN 기판에 비해서 많이, 또한 탄소 농도가 증가함에 따라, 전류 콜랩스가 증가한다. 한편, 본 실험에서 이용한 GaN 기판의 에피택셜 기판의 누설 전류가 적고, 전류 콜랩스를 저감시키기 위해 탄소 농도를 저감하여도, 누설 전류의 증가분은 허용 가능한 범위이다. 즉, 저전위 GaN 기판을 이용한 에피택셜 기판에서는, 본건의 트레이드 오프를 부분적으로 완화할 수 있다고도 생각된다.
실험에서는, 여러가지 전위 밀도를 실현하기 위해, 사파이어 기판, SiC 기판, GaN 기판을 이용하고 있고, 본건의 트레이드 오프의 완화는, 기판의 종류에 본질적으로 관련되어 있는 것은 아니며, 버퍼층의 전위 밀도와 관련되어 있다. 저전위 GaN 기판은 저전위의 버퍼층을 형성하기 위해 적합하다. 저전위의 버퍼층에 의해, AlGaN 배리어층을 위한 저전위의 하지층이 제공된다. 그러므로, 저전위 AlN 기판이나 AlN/사파이어 템플릿도, 1×108 ㎝-2 이하의 전위 밀도이면, 트레이드 오프(누설 전류와 전류 콜랩스의 트레이드 오프)의 완화를 실현할 수 있다.
즉, 저전위 GaN 기판 상의 HEMT 구조에서는, 예컨대, 성장 압력을 증대시켜 탄소 농도를 저감시킴으로써, 누설 전류가 약간 증가하지만, 증가 후의 누설 전류를 허용 범위를 넘는 일은 없으며 충분히 낮게, 또한, 전류 콜랩스도 실용적인 레벨까지 저감시킬 수 있다. 실용적인 전류 콜랩스 레벨은 도 4에서 「Ref1」로서 나타내고 있다. 레벨(Ref1)은 예컨대 온 저항비로 1.3 정도이다.
도 6은 탄소 농도와 전류 콜랩스의 관계를 나타내는 도면이다. 도 6에는 특성선(I1∼I4)이 도시되어 있다. 전류 콜랩스가 큰 디바이스에서는, 온 저항이 증대된다. 이 때문에, 전류 콜랩스의 값은 1.3 정도의 값 이하인 것이 바람직하다. 도 6에서의 「Ref2」는 1.3을 나타낸다. 도 5를 참조하면, 탄소 농도 1×1017 ㎝-3 미만에서는, 전위 밀도 2×109 ㎝-3∼5×106 ㎝-3의 범위에서, 실용적인 전류 콜랩스를 제공한다.
도 7은 전위 밀도와 누설 전류 밀도의 관계를 나타내는 도면이다. 도 7에는, 특성선(J1∼J5)이 도시되어 있다. 누설 전류 밀도가 실용적인 레벨은, 1×10-7 A/㎠ 이하이고, 이 값은 도 7의 「Ref3」으로서 참조된다. 탄소 농도가 낮아짐에 따라, 누설 전류도 낮아진다. 그러나, 전류 콜랩스의 값을 고려하면, 탄소 농도는 1×1017 ㎝-3 미만인 것이 바람직하다. 탄소 농도가 1×1017 ㎝-3 미만이고, 전위 밀도가 1×108 ㎝-2 미만일 때, 누설 전류 밀도 및 전류 콜랩스가 실용적인 범위이다.
상기 실험에서는, 탄소 농도를 변경하기 위해 성장 압력을 변화시키고 있다. 그러나, 탄소 농도의 저감은, 성장 온도, 암모니아 유량, V/III비, 성장률 등의 변경에 의해 가능하고, 발명자들의 실험에 의하면 동일한 결과가 얻어졌다. 성장 온도에 관해서는, 온도를 올리면 탄소 농도는 저감된다. 암모니아 유량에 관해서는, 유량을 올리면 탄소 농도가 저감된다. V/III비에 관해서는, V/III비를 올리면, 탄소 농도가 저감된다. 성장률에 관해서는, 성장률을 낮추면 탄소 농도가 저감된다.
상기 실험에서는, 배리어층에서의 탄소의 저감을 설명하였다. 탄소 농도의 저감뿐만 아니라, 배리어층에의 실리콘(Si) 도핑이어도, 탄소의 저감에 의해 효과와 동일한 결과가 얻어졌다.
실리콘 농도를 변경하여 에피택셜 기판을 제작하였다. 제작 조건으로서 에피택셜 기판(A-3, B-3, C-3, D-3)의 조건(AlGaN의 성장 압력을 100 torr)에서, AlGaN층에 각각 실리콘 농도 3.1×1016 ㎝-3, 1.1×1017 ㎝-3, 3.7×1017 ㎝-3를 첨가하였다. 이들 에피택셜 기판에 대하여, 콜랩스 상태 및 누설 전류의 평가를 행하였다.
이들 측정의 결과를 도 8에 나타낸다. 도 8에는 특성선(S1, S2, S3, S4)이 도시되어 있다. 도 8에 나타낸 결과의 일람을 도 9에 나타낸다. 이 도 9에서, Si 농도는 GaN 기판 상의 AlGaN인 것이다. 도 9에서, 예컨대 성장 압력 100 torr에서는, Sap 기판 상의 AlGaN의 탄소 농도는 3.4×1017 ㎝-3이고, Si 농도는 3.1×1016 ㎝-3이며, 누설 전류는 3.9×10-6 A/㎜이고, 전류 콜랩스는 1.36이다. 실리콘 농도에 관계 없이, 탄소 농도로서 3.4×1017 ㎝-3를 이용하였다.
도 8에 나타내는 바와 같이, 기판의 종류에 관계 없이, 누설 전류와 콜랩스의 트레이드 오프의 관계가 성립한다. 또한, 도 9에서, 성장 압력이 100 torr인 경우, Si 농도가 예컨대 1.1×1017 ㎝-3이며, 1.0×1017 ㎝-3 이상이다. 이 Si 농도의 범위에서, 저전위 GaN 기판 상의 HEMT 구조에서, 누설 전류와 전류 콜랩스 함께 양호한 특성이 얻어져 있다.
별도의 견해에 의하면, 실리콘 농도가 탄소 농도와 동등 이상일 때, 저전위 GaN 기판 상 HEMT 구조에서, 누설 전류와 전류 콜랩스 함께 양호한 특성이 얻어져 있다. AlGaN에의 Si 첨가에 따라, 큰 전위 밀도의 AlGaN(예컨대, 사파이어 기판이나 SiC 기판 상에 형성된 AlGaN)에서는, 콜랩스의 저감과 함께 누설 전류의 대폭적인 증가가 생긴다. 그런데, 작은 전위 밀도의 AlGaN(저전위 GaN 기판 상에 형성된 AlGaN)에서는, Si 첨가에 따른 누설 전류의 증가가 충분히 낮고, 대폭적인 저감이 전류 콜랩스에서 가능해진다. 탄소 및 Si의 양방을 첨가할 때, 이하의 농도 범위가 사용된다. 탄소 농도는 3×1016 ㎝-3 이상인 것이 바람직하다. 그 이하의 탄소 농도로 낮추는 것이 어렵기 때문이다. 탄소 농도는 1×1019 ㎝-3 이하인 것이 바람직하다. 양호한 에피택셜막을 얻을 수 없어지기 때문이다. Si 농도는 3×1016 ㎝-3 이상인 것이 바람직하다. 탄소 농도를 3×1016 ㎝-3 이하로 하는 것이 곤란하기 때문이다. Si 농도는 1×1019 ㎝-3 이하인 것이 바람직하다. 너무 Si 농도가 높으면 누설 전류가 증대하기 때문이다.
또한, 버퍼층(예컨대, GaN 버퍼층)에서의 탄소 저감에 의해서도, 본 실시형태에 따른 효과와 동일한 효과를 얻을 수 있다. 구체적으로는 전류 콜랩스의 저감에 효과가 있다. 본 실시예에서는 HEMT 구조에 대해서 설명하였다. 본 발명은 실시형태에 설명된 형태에 한정되는 일 없이, 횡형 쇼트키 배리어 다이오드 등의 횡형 전자 디바이스 등이어도 동일한 효과를 얻을 수 있다.
적합한 실시형태에서 본 발명의 원리를 도시하여 설명해 왔지만, 본 발명은 그와 같은 원리로부터 일탈하는 일 없이 배치 및 상세에 있어서 변경될 수 있는 것은, 당업자에 의해 인식된다. 본 발명은 본 실시형태에 개시된 특정한 구성에 한정되는 것이 아니다. 따라서, 특허청구범위 및 그 정신의 범위에서 오는 모든 수정 및 변경에 권리를 청구한다.
[산업상 이용가능성]
종래에서는, GaN 기판 상에 HEMT 구조를 위한 에피택셜막을 제작할 때, 사파이어 기판 상에 HEMT 구조를 위한 에피택셜막을 제작하는 조건을 이용하고 있었다. 탄소 농도가 3×1017 ㎝-3 이상이 되는 조건을 그대로 GaN 기판에서의 성장에 이용하기 때문에, 누설 전류 밀도는 매우 적지만, 전류 콜랩스가 사파이어 기판 상의 HEMT 구조에 비교하여 커진다.
그러나, 이상 설명한 바와 같이, AlGaN 내의 탄소 농도를 1×1017 ㎝-3 미만으로 함으로써 전류 콜랩스와 전류 누설을 동시에 저감시킬 수 있다. 또한, AlGaN 중의 실리콘 농도를 1×1017 ㎝-3 이상으로 함으로써, 전류 콜랩스와 전류 누설을 동시에 저감시킬 수 있다. 또한, AlGaN 내의 실리콘 농도를 탄소 농도보다 크게 함으로써 전류 콜랩스와 전류 누설을 동시에 저감시킬 수 있다. 즉, 저전위의 기초 반도체 영역을 이용함으로써, 누설 전류를 증가시키는 것과 같은 성장 조건을 이용할 수 있고, 누설 전류와 전류 콜랩스 사이의 트레이드 오프 관계를 부분적으로 타개하여, 누설 전류를 저감시키며 또한 전류 콜랩스를 거의 억제할 수 있다.
11…III족 질화물계 전자 디바이스
13…제1 AlX1InX2Ga1-X1-X2N층
15…제2 AlY1InY2Ga1-Y1-Y2N층 17…제1 전극
19…제2 전극 21…헤테로 접합 23…기판 25…이차원 전자 가스층
31…에피택셜 기판 33…고저항 GaN 기판
35…비도핑 GaN층 37…Al0.25Ga0.75N층

Claims (20)

  1. 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과,
    상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층과,
    상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제1 전극과,
    상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제2 전극을 구비하고,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 있으며,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 미만이며,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도는 1×108 ㎝-2 미만이고,
    상기 제1 전극은 상기 제1 AlX1InX2Ga1-X1-X2N층에 쇼트키 접합을 이루는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  2. 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과,
    상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층과,
    상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제1 전극과,
    상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제2 전극을 구비하고,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 있으며,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도는 1×1017 ㎝-3 이상이며,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도는 1×108 ㎝-2 미만이고,
    상기 제1 전극은 상기 제1 AlX1InX2Ga1-X1-X2N층에 쇼트키 접합을 이루는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  3. 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과,
    상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층과,
    상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제1 전극과,
    상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 제2 전극을 구비하고,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 상기 제2 AlY1InY2Ga1-Y1-Y2N층 상에 있으며,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도는 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도보다도 크며,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도는 1×108 ㎝-2 미만이고,
    상기 제1 전극은 상기 제1 AlX1InX2Ga1-X1-X2N층에 쇼트키 접합을 이루는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  4. 제3항에 있어서,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 이상인 것을 특징으로 하는 III족 질화물 전자 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN 배리어층이고,
    그 III족 질화물 전자 디바이스는 헤테로 접합 트랜지스터이며,
    상기 제1 전극은 상기 헤테로 접합 트랜지스터의 게이트 전극이고,
    상기 제2 전극은 상기 헤테로 접합 트랜지스터의 드레인 전극이며,
    그 III족 질화물 전자 디바이스는 상기 제1 AlX1InX2Ga1-X1-X2N층 상에 설치된 소스 전극을 더 구비하는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  6. 제5항에 있어서,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 GaN으로 이루어지는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN층이고,
    그 III족 질화물 전자 디바이스는 쇼트키 배리어 다이오드이며,
    상기 제1 전극은 상기 쇼트키 배리어 다이오드의 애노드 전극이고,
    상기 제2 전극은 상기 쇼트키 배리어 다이오드의 캐소드 전극인 것을 특징으로 하는 III족 질화물 전자 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    1×108 ㎝-2 이하의 전위 밀도를 갖는 GaN 기판을 더 구비하고,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 GaN 기판 상에 설치되어 있는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  9. 제8항에 있어서,
    상기 GaN 기판은 반(半)절연성을 갖는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    1×108 ㎝-2 이하의 전위 밀도를 갖는 GaN 템플릿을 더 구비하고,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 GaN 템플릿 상에 설치되어 있는 것을 특징으로 하는 III족 질화물 전자 디바이스.
  11. 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판으로서,
    기판과,
    상기 기판 상에 설치된 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과,
    상기 기판 상에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층을 구비하고,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 제1 AlX1InX2Ga1-X1-X2N층과 상기 기판 사이에 설치되어 있으며,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 미만이며,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도는 1×108 ㎝-2 미만인 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  12. 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판으로서,
    기판과,
    상기 기판 상에 설치된 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과,
    상기 기판 상에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층을 구비하고,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 제1 AlX1InX2Ga1-X1-X2N층과 상기 기판 사이에 설치되어 있으며,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도는 1×1017 ㎝-3 이상이며,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도는 1×108 ㎝-2 미만인 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  13. 쇼트키 전극을 갖는 III족 질화물 전자 디바이스를 위한 III족 질화물 반도체 에피택셜 기판으로서,
    기판과,
    상기 기판 상에 설치된 제1 AlX1InX2Ga1-X1-X2N(0<X1<1, 0≤X2<1, 0<X1+X2<1)층과,
    상기 기판 상에 설치되어 있으며, 상기 제1 AlX1InX2Ga1-X1-X2N층과 헤테로 접합을 이루는 제2 AlY1InY2Ga1-Y1-Y2N(0≤Y1<1, 0≤Y2<1, 0≤Y1+Y2<1)층을 구비하고,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 상기 제1 AlX1InX2Ga1-X1-X2N층과 상기 기판 사이에 설치되어 있으며,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 밴드갭은 상기 제2 AlY1InY2Ga1-Y1-Y2N층의 밴드갭보다 크고,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 실리콘 농도는 상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도보다도 크며,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층의 전위 밀도는 1×108 ㎝-2 미만인 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  14. 제13항에 있어서,
    상기 제1 AlX1InX2Ga1-X1-X2N층의 탄소 농도는 1×1017 ㎝-3 이상인 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN 배리어층이고,
    상기 III족 질화물 전자 디바이스는 상기 쇼트키 전극이 게이트 전극인 헤테로 접합 트랜지스터인 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  16. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 AlX1InX2Ga1-X1-X2N층은 AlGaN층이고,
    상기 III족 질화물 전자 디바이스는 상기 쇼트키 전극이 애노드 전극인 횡형 쇼트키 배리어 다이오드인 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  17. 제15항 또는 제16항에 있어서,
    상기 제2 AlY1InY2Ga1-Y1-Y2N층은 GaN으로 이루어지는 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 기판은 1×108 ㎝-2 이하의 전위 밀도를 갖는 GaN 기판을 포함하는 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  19. 제18항에 있어서,
    상기 GaN 기판은 반절연성을 갖는 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
  20. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 기판은 1×108 ㎝-2 이하의 전위 밀도를 갖는 GaN 템플릿을 포함하는 것을 특징으로 하는 III족 질화물 반도체 에피택셜 기판.
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