KR20100056927A - 출력전원전압 안정화회로 - Google Patents

출력전원전압 안정화회로 Download PDF

Info

Publication number
KR20100056927A
KR20100056927A KR1020080115938A KR20080115938A KR20100056927A KR 20100056927 A KR20100056927 A KR 20100056927A KR 1020080115938 A KR1020080115938 A KR 1020080115938A KR 20080115938 A KR20080115938 A KR 20080115938A KR 20100056927 A KR20100056927 A KR 20100056927A
Authority
KR
South Korea
Prior art keywords
capacitor
mos transistor
supply voltage
power supply
gate node
Prior art date
Application number
KR1020080115938A
Other languages
English (en)
Inventor
김준배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080115938A priority Critical patent/KR20100056927A/ko
Publication of KR20100056927A publication Critical patent/KR20100056927A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0067—Devices for protecting against damage from electrostatic discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 생산성을 증대 또는 극대화할 수 있는 출력전원전압 안정화회로를 개시한다. 그의 회로는, 정전 방전 보호를 위해 MOS 트랜지스터의 게이트 노드에 커패시터와 저항이 연결된 ESD 회로와; 파워업 완료 시에 상기 게이트 노드에 동작적으로 연결되어 상기 커패시터 값을 증대시키고 상기 저항 값을 저감시키는 커패시터 값 증가부를 포함함에 의해 상기 EDS 회로에서 고용량의 저항이 채용되더라도 출력전원전압을 용이하게 안정화시키도록 할 수 있기 때문에 생산성을 향상시킬 수 있다.
테스트(test), 커패시터(capacitor), 패드(pad), 전원(power)

Description

출력전원전압 안정화회로{circuit for stabilizing output power}
본 발명은 반도체 소자의 회로에 관한 것으로, 더욱 상세하게는 출력전원전압을 안정화시키는 출력전원전압 안정화회로에 관한 것이다.
일반적으로 반도체 칩의 신뢰성에 영향을 미치는 정전기는 순간적이고 높은 전압이며, 우리 주위의 모든 곳에서 접할 수 있으므로 이에 대한 보호대책은 매우 중요하다. 최소 큰 소자를 사용하던 때에는 특별한 보호대책이 없어도 정전기로 인한 문제가 야기되지 않았으나 고집적화와 다변화 경향에 따른 소자의 축소와 핀수의 증가로 인하여 제품 실패의 원인이 증가하면서 지금에는 품질보증 조건중의 하나로 중요시되고 있다.
이러한 정전기에 대한 반도체 칩의 대책은 정전기를 접하는 외부핀과 내부회로 사이에 보호회로를 삽입하여 이를 거치는 동안 높은 정전기로부터 내부회로를 보호하고 적정전압이 유지되도록 설계되어야 하며 특히 제품 특성에 영향을 주지 않는 범위에서 보호회로가 설계되어야 한다.
이러한 이유로 일반적으로 자유롭게 설계하여 사용될 수 있는 입력단 보호회로 보다 제품의 출력특성으로 인하여 소자 사용에 제한을 받는 출력단 보호회로의 연구가 진행되고 있다.
예컨대, DRAM은 CMOS로 제조되며 세대가 진전되어 집적 용량이 증가함에 따라 정션(Junction)의 파괴(Break Down) 전압이 낮아지고 특히 입력단자, 출력단자는 정전기에 따라서 파괴될 기회가 많다.
정전기에 의한 정전방전(Electro Static Discharge : ESD이라 칭함)에는 크게 두 가지 종류가 있다.
첫째가 패키지(Package)로 어셈블리(Assembly)된 후에 제품 출하 테스트시에 핸더 래인(Handler Lane)을 DRAM이 통과할 때 발생하는 정전기 형태로 전압은 약 250V로 낮으나 임피던스(Impedance)가 작아서 전하량은 상대적으로 많으며 머신 모드(Machine Mode)라 불린다.
두 번째가 DRAM에 사용자의 손이 닿을 때 인체에 유기 되어 있던 정전기가 방전되는 형태로 약2000V의 고전압이나 큰 임피던스를 통해서 방전되며 휴맨 바디 모드(Human Body Mode)라 부른다.
이러한 정전기의 유입에 따른 파괴로부터 DRAM을 보호하기 위해 DRAM내부에는 다양한 회로가 설치된다. 이들은 고전압 펄스, 고전류 펄스를 내부 회로에 유입시키지 않고 그라운드나 파워 라인(Power Line)과 같이 다량의 메탈 라인을 갖는 배선을 통해 뽑아내는 방법을 이용한다.
이와 같은 ESD 회로는 패드와 연결되는 전원전압단과 접지단 사이에서 ESD 전하를 방전하는 MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인과 게이트간에 연결된 커패시터와, 상기 MOS 트랜지스터의 게이트와 소스간에 연결되는 저항을 포함하여 이루어진다. 여기서, MOS 트랜지스터는 커패시터와 저항사이에 게이트가 연결되고, 전원전압단 및 접지단에 각각 드레인과 소스가 연결된다.
따라서, 전원전압단을 통해 ESD 전하가 인가되면 커패시터가 충전되면서 MOS 트랜지스터의 게이트를 턴온시켜 EDS 전하를 방전(Discharge)시킨다. 이때, 커패시터의 후단에 형성된 저항은 고저항 값을 갖는다. 그러나, EDS 회로는 EDS 전하를 방전시킬 뿐, 출력전원전압의 요동을 방지할 수 없다. 왜냐하면, 고용량의 저항을 채용하고 있기 때문에 출력전원전압을 안정화시키기에 용이하지 않기 때문이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, EDS 회로에서 고용량의 저항이 채용되더라도 출력전원전압을 용이하게 안정화시키도록 하여 생산성을 증대 또는 극대화할 수 있는 출력전원전압 안정화회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 출력전원전압 안정화회로는, 정전 방전 보호를 위해 MOS 트랜지스터의 게이트 노드에 커패시터와 저항이 연결된 ESD 회로와; 파워업 완료 시에 상기 게이트 노드에 동작적으로 연결되어 상기 커패시터 값을 증대시키고 상기 저항 값을 저감시키는 커패시터 값 증가부를 포함함을 특징으로 한다.
여기서, 상기 커패시터 값 증가부는 상기 게이트 노드와 상기 저항간에 드레인 소스 채널이 연결되고, 파워 업 신호에 의해 스위칭되는 트랜지스터를 포함하고, 상기 ESD 회로는, 제 1 전원전압과 제 2 전원전압 간에 드레인 소스 채널이 연결된 상기 MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인과 상기 게이트 노드간에 연결된 커패시터와, 상기 게이트 노드와 상기 MOS 트랜지스터의 소스간에 연결되는 저항을 포함함이 바람직하다.
또한, 본 발명의 다른 양태는, 정전 방전 보호를 위해 MOS 트랜지스터의 게이트 노드에 커패시터와 저항이 연결된 ESD 회로와; 리드 신호의 출력시에 상기 게이트 노드에 동작적으로 연결되어 상기 커패시터 값을 증대시키고 상기 저항 값을 저감시키는 출력 응답부를 포함하는 출력전원전압 안정화회로이다.
상기한 바와 같은 본 발명의 실시 예적 구성에 따르면, EDS 회로의 게이트 노드에 동작적으로 연결되는 커패시터 값 증가부에서 파워업 완료 시에 저항 값을 저감시킴에 따라 EDS 회로에서 고용량의 저항이 채용되더라도 출력전원전압을 용이하게 안정화시키도록 할 수 있기 때문에 생산성을 증대 또는 극대화할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명의 실시 예에 따른 출력전원전압 안정화회로를 자세하게 설명하기로 한다. 이하의 실시예에서 많은 특정 상세 내용들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세 내용들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다.
우선, 후술되는 본 발명의 실시 예에 대한 기능 및 동작이 보다 철저히 이해되도록 하기 위해, 도 1 및 도 2를 참조하여, 이 보다 구체적으로 설명될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 출력전원전압 안정화회로를 나타내는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 출력전원전압 안정화회로는, 제 1 MOS 트랜지스터(12)의 게이트 노드(18)에 커패시터(14)와 저항(16)이 연결된 ESD 회로(10)와, 파워업 완료 시에 상기 게이트 노드(18)에 동작적으로 연결되어 커패시터 값을 증가시키는 커패시터 값 증가부(20)를 포함하여 이루어진다.
여기서, 커패시터 값 증가부(20)는 파워업 완료시에 제 1 MOS트랜지스터(12)를 턴오프시키면서 저항값을 저감시킴에 따라 저항값 저감부로 칭하여 질 수 있다. 예컨대, 커패시터 값 증가부(20)는 제 1 MOS 트랜지스터(12)의 게이트 노드(18)에 드레인이 연결되는 제 2 MOS 트랜지스터(22)를 포함하여 이루어진다. 제 2 MOS 트 랜지스터(22)는 파워업 완료 신호로서 리세트 신호를 인가받아 턴온된다. 전원전압(제 1 전원전압)단에 연결되는 커패시터(14)는 저항(16)을 거치지 않고 제 2 MOS 트랜지스터(22)를 통해 접지(제 2 전원전압)단으로 연결되어 충전될 수 있다. 때문에 저항 값이 상대적으로 증가되어도 무방하다.
따라서, 본 발명의 실시예에 따른 출력전원전압 안정화회로는 ESD 회로의 게이트 노드(18)에 동작적으로 연결되는 커패시터 값 증가부(20)에서 파워업 완료 시에 저항 값을 저감시킴에 따라 ESD 회로(10)에서 고용량의 저항(16)이 채용되더라도 출력전원전압을 용이하게 안정화시킬 수 있다.
ESD 회로(10)는 전원전압단(1)과 접지단 간에 드레인 소스 채널이 연결된 제 1 MOS 트랜지스터(12)와, 상기 제 1 MOS 트랜지스터(12)의 드레인과 상기 게이트 노드(18)간에 연결된 커패시터(14)와, 상기 게이트 노드(18)와 상기 제 1 MOS 트랜지스터(12)의 소스간에 연결되는 저항(16)을 포함하여 이루어진다.
여기서, 전원전압단(1)은 내부회로 및 외부의 단자가 접촉되는 패드(30)에 연결되어 있다. 또한, 제 1 MOS 트랜지스터(12)는 ESD 전하를 방전하는 트랜지스터로서, ESD 전하가 인가되면 상기 제 1 MOS 트랜지스터(12)의 게이트에 부하가 걸리면서 턴온되어 ESD 전하를 방전시킬 수 있다. 이때, 커패시터(14)는 제 1 MOS 트랜지스터(12)의 게이트가 턴온될 때까지 충전된다. 또한, 저항(16)은 커패시터(14)가 충전될 때까지 접지단의 제 2 전원전압을 지연시킨다. 예컨대, 커패시터(14)는 5pF까지 높은 고용량의 커패시터(14) 값을 갖고, 저항(16)은 약 25KΩ까지 높은 고저항을 갖는다. 종래의 제 1 MOS 트랜지스터(12)의 게이트를 턴온시키기 위해 ESD 회 로(10)에서 채용되는 커패시터(14) 및 저항(16)은 각각 약 1pF 및 5KΩ까지 낮은 수준의 값들을 가졌다.
본 발명의 실시예에 따른 출력전원전압 안정화회로는 커패시터 값 증가부(20)를 추가하여 ESD회로에서 커패시터(14)의 커패시터 값을 증가시킬 수 있다. 따라서, 전원전압단(1)에 요동(fluctuation)이 많은 출력전원전압이 인가되더라도 고용량의 커패시터(14)를 이용하여 안정화시킬 수 있다. 커패시터(14)의 후단에 연결되는 저항(16)의 저항 값이 증가되더라도, 커패시터 값 증가부(20)가 턴온되면서 전체 저항 값이 상대적으로 낮아진다. 이때, 커패시터 값 증가부(20)는 저항(16)과 병렬로 연결되고 낮은 저항 값을 갖는 또 하나의 저항으로서의 기능이 부여될 수 있다.
따라서, 본 발명의 실시예에 따른 출력전원전압 안정화회로는 커패시터 값 증가부(20)가 파워업 완료시에 턴온됨에 따라 출력전원전압의 요동을 방지할 수 있고, 유사시에는 ESD 회로(10)로서 ESD 전하를 방전시킬 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 출력전원전압 안정화회로를 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 출력전원전압 안정화회로는, 제 1 MOS 트랜지스터(12)의 게이트 노드(18)에 커패시터(14)와 제 1 저항(16)이 연결된 ESD 회로(10)와, 리드 신호의 출력시에 상기 게이트 노드(18)에 동작적으로 연결되어 커패시터 값을 증가시키는 출력 응답부(40)를 포함하여 이루어진다.
여기서, 출력 응답부(40)는 리드 신호 출력시에 제 1 트랜지스터를 턴오프시키면서 출력전원전압으로 커패시터(14)를 충전시킨다. 예컨대, 출력 응답부(40)는 제 1 MOS 트랜지스터(12)의 게이트 노드(18)에 드레인이 연결되는 제 2 MOS 트랜지스터(22)와, 상기 제 2 MOS 트랜지스터(22)의 게이트에서 접지단으로 연결되는 제 2 저항(24)을 포함하여 이루어진다. 제 2 MOS 트랜지스터(22)는 리드 신호를 인가받아 턴온된다. 또한, 제 2 저항(24)은 100KΩ정도의 저항값을 갖는다. 전원전압(제 1 전원전압)단에 연결되는 커패시터(14)는 제 1 저항(16)을 거치지 않고 제 2 MOS 트랜지스터(22)를 통해 접지(제 2 전원전압)단으로 연결되어 충전될 수 있다. 때문에 제 1 저항(16)의 저항 값이 상대적으로 증가되어도 무방하다.
따라서, 본 발명의 실시예에 따른 출력전원전압 안정화회로는 ESD 회로(10)의 게이트 노드(18)에 동작적으로 연결되는 출력 응답부(40)에서 접지단으로 턴온시킴에 따라 ESD 회로(10)에서 고용량의 제 1 저항(16)이 채용되더라도 출력전원전압을 용이하게 안정화시킬 수 있다.
ESD 회로(10)는 전원전압단(1)과 접지단 간에 드레인 소스 채널이 연결된 제 1 MOS 트랜지스터(12)와, 상기 제 1 MOS 트랜지스터(12)의 드레인과 상기 게이트 노드(18)간에 연결된 커패시터(14)와, 상기 게이트 노드(18)와 상기 제 1 MOS 트랜지스터(12)의 소스간에 연결되는 제 1 저항(16)을 포함하여 이루어진다.
여기서, 전원전압단(1)은 내부회로 및 외부의 단자가 접촉되는 패드(30)에 연결되어 있다. 또한, 제 1 MOS 트랜지스터(12)는 ESD 전하를 방전하는 트랜지스터로서, ESD 전하가 인가되면 상기 제 1 MOS 트랜지스터(12)의 게이트에 부하가 걸리 면서 턴온되어 ESD 전하를 방전시킬 수 있다. 이때, 커패시터(14)는 제 1 MOS 트랜지스터(12)의 게이트가 턴온될 때까지 충전된다. 또한, 제 1 저항(16)은 커패시터(14)가 충전될 때까지 접지단의 제 2 전원전압을 지연시킨다. 예컨대, 커패시터(14)는 5pF까지 높은 고용량의 커패시터 값을 갖고, 제 1 저항(16)은 약 25KΩ까지 높은 고저항을 갖는다. 종래의 제 1 MOS 트랜지스터(12)의 게이트를 턴온시키기 위해 ESD 회로(10)에서 채용되는 커패시터(14) 및 제 1 저항(16)은 각각 약 1pF 및 5KΩ까지 낮은 수준의 값들을 가졌다.
본 발명의 실시예에 따른 출력전원전압 안정화회로는 출력 응답부(40)를 추가하여 ESD회로에서 커패시터(14)의 커패시터 값을 증가시키고, 전체 저항 값을 저감시킬 수 있다. 따라서, 전원전압단(1)에 요동(fluctuation)이 많은 출력전원전압이 인가되더라도 고용량의 커패시터(14)를 이용하여 안정화시킬 수 있다. 커패시터(14)의 후단에 연결되는 제 1 저항(16)의 저항 값이 증가되더라도, 출력 응답부(40)가 턴온되면서 전체 저항 값이 상대적으로 낮아진다. 이때, 출력 응답부(40)는 제 1 저항(16)과 병렬로 연결되고 낮은 저항 값을 갖는 또 하나의 제 3 저항으로서의 기능이 부여될 수 있다.
따라서, 본 발명의 실시예에 따른 출력전원전압 안정화회로는 리드 신호가 출력되면 출력 응답부(40)가 턴온됨에 따라 출력전원전압의 요동을 방지할 수 있고, 유사시에는 ESD 회로(10)로서 ESD 전하를 방전시킬 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다.
그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명의 제 1 실시예에 따른 출력전원전압 안정화회로를 나타내는 도면.
도 2는 본 발명의 제 2 실시예에 따른 출력전원전압 안정화회로를 나타내는 도면.
※도면에 나타난 주요 부호에 대한 설명※
1 : 전원전압단 10 : ESD 회로
12 : 제 1 MOS 트랜지스터 14 : 커패시터
16 : 저항 18 : 게이트 노드
20 : 커패시터 값 증가부 22 : 제 2 MOS 트랜지스터
24 : 제 2 저항 30 : 패드
40 : 출력 응답부

Claims (5)

  1. 정전 방전 보호를 위해 MOS 트랜지스터의 게이트 노드에 커패시터와 저항이 연결된 ESD 회로와;
    파워업 완료 시에 상기 게이트 노드에 동작적으로 연결되어 상기 커패시터 값을 증대시키고 상기 저항 값을 저감시키는 커패시터 값 증가부를 포함함을 특징으로 하는 출력전원전압 안정화회로.
  2. 제 1 항에 있어서,
    상기 커패시터 값 증가부는 상기 게이트 노드와 상기 저항간에 드레인 소스 채널이 연결되고, 파워 업 신호에 의해 스위칭되는 트랜지스터를 포함함을 특징으로 하는 출력전원전압 안정화회로.
  3. 제 1 항에 있어서,
    상기 ESD 회로는, 제 1 전원전압과 제 2 전원전압 간에 드레인 소스 채널이 연결된 상기 MOS 트랜지스터와, 상기 MOS 트랜지스터의 드레인과 상기 게이트 노드간에 연결된 커패시터와, 상기 게이트 노드와 상기 MOS 트랜지스터의 소스간에 연결되는 저항을 포함함을 특징으로 하는 출력전원전압 안정화회로.
  4. 정전 방전 보호를 위해 MOS 트랜지스터의 게이트 노드에 커패시터와 저항이 연결된 ESD 회로와;
    리드 신호의 출력시에 상기 게이트 노드에 동작적으로 연결되어 상기 커패시터 값을 증대시키고 상기 저항 값을 저감시키는 출력 응답부를 포함함을 특징으로 하는 출력전원전압 안정화회로.
  5. 제 1 항에 있어서,
    상기 출력 응답부는 상기 게이트 노드와 상기 저항간에 드레인 소스 채널이 연결되고, 상기 리드 신호에 의해 스위칭되는 트랜지스터를 포함함을 특징으로 하는 출력전원전압 안정화회로.
KR1020080115938A 2008-11-20 2008-11-20 출력전원전압 안정화회로 KR20100056927A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080115938A KR20100056927A (ko) 2008-11-20 2008-11-20 출력전원전압 안정화회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080115938A KR20100056927A (ko) 2008-11-20 2008-11-20 출력전원전압 안정화회로

Publications (1)

Publication Number Publication Date
KR20100056927A true KR20100056927A (ko) 2010-05-28

Family

ID=42280860

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080115938A KR20100056927A (ko) 2008-11-20 2008-11-20 출력전원전압 안정화회로

Country Status (1)

Country Link
KR (1) KR20100056927A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105162313A (zh) * 2015-08-04 2015-12-16 广东欧珀移动通信有限公司 一种反激式开关电源

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105162313A (zh) * 2015-08-04 2015-12-16 广东欧珀移动通信有限公司 一种反激式开关电源
CN105162313B (zh) * 2015-08-04 2017-08-15 广东欧珀移动通信有限公司 一种反激式开关电源

Similar Documents

Publication Publication Date Title
KR100639231B1 (ko) 정전기 방전 보호 회로
KR100725103B1 (ko) 정전기 방전회로 및 이를 갖는 반도체 칩의 입력커패시턴스 감소 방법
JP3773506B2 (ja) 半導体集積回路装置
US9124088B2 (en) Electrostatic discharge protection circuit and semiconductor circuit device
US10340687B2 (en) ESD protection circuit and method with high immunity to hot plug insertion and other transient events
JP2021044488A (ja) 保護回路
CN110957713B (zh) 一种静电放电箝位电路
JP2015103689A (ja) 静電保護回路
JP2007073928A (ja) プログラマブルデバイスのための静電気放電（ｅｓｄ）保護装置
JP2007214420A (ja) 半導体集積回路
KR100790445B1 (ko) 정전기 방전 보호 회로
US7545616B2 (en) Circuit for discharging static electricity
US10454269B2 (en) Dynamically triggered electrostatic discharge cell
JP6088894B2 (ja) 過電圧保護回路
KR20100056927A (ko) 출력전원전압 안정화회로
JP3780896B2 (ja) 半導体集積回路装置
US7154721B2 (en) Electrostatic discharge input protection circuit
US9263882B2 (en) Output circuits with electrostatic discharge protection
KR102101537B1 (ko) 타이하이 및 타이로우 회로
KR100671861B1 (ko) 입력 보호 회로
Stockinger et al. RC-triggered ESD clamp with low turn-on voltage
KR100631955B1 (ko) 정전기 방전 보호 회로
KR20120068212A (ko) 전기적 오버스트레스 보호 회로 및 그를 포함하는 반도체 집적회로
US10079487B2 (en) Clamp circuit for electrical overstress and electrostatic discharge
KR20140025260A (ko) 집적회로 칩

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination