KR20100054787A - 광대역반도체의 상시-온 집적 ｊｆｅｔ 전력스위치 및 그 제조방법 - Google Patents

광대역반도체의 상시-온 집적 ｊｆｅｔ 전력스위치 및 그 제조방법 Download PDF

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이고 샌킨
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Abstract

본 발명은 상시-오프 VJFET를 포함한 광대역 반도체소자에 관한 것이다. 전력스위치가 모노리딕이나 하이브리드 방식으로 설치되고 싱글칩이나 멀티칩 광대역 전력 반도체모듈에 제어회로가 내장된다. 이런 소자는 고전력 온도저항 방사능저항 전자소자에 사용된다. 본 발명은 이런 소자를 제조하는 방법에 관한 것이기도 하다.

Description

광대역반도체의 상시-온 집적 ＪＦＥＴ 전력스위치 및 그 제조방법{NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING}
본 발명은 일반적으로 필드효과 트랜지스터(FET)에 관한 것으로, 구체적으로는 광대역반도체 재료에 형성된 트랜지스터는 물론, 저전압 제어회로를 포함한 모노리딕-하이브리드 집적회로 및 위의 트랜지스터를 이용해 구축된 전력스위치에 관한 것이다.
실리콘카바이드(SiC)나 Ⅲ족 질화물 화합물 반도체(예컨대 갈륨질화물인 GaN)와 같은 광대역반도체 재료(EG>2eV)는 고전력, 고온 및/또는 방사능내성 전자제품에 사용하기에 아주 매력적이다. 싱글/멀티-칩 광대역 전력반도체 모듈에서 전력 트랜지스터와 제어회로의 모노리딕/하이브리드 집적은 시스템의 효율과 신뢰성을 개선하기 위한 애플리케이션에 아주 바람직하다.
SiC 스마트 전력기술은 최근 많은 관심의 대상이 되지만, 과학적 조사는 제한되었다. 제한된 솔루션으로 인해 전력스위치와 제어회로의 동작에 문제가 생기게 되었다.
재료의 성질과 처리기술의 근본적인 차이로 인해, 상보형 금속산화물 반도체(CMOS)나 직접-결합된 FET 로직(DCFL)과 같은 기존의 Si나 GaAs 집적회로 기술은 대부분 광대역반도체에 쉽게 적용할 수 없다. SiC NMOS와 CMOS 디지털-아날로그 IC를 제조하는 여러번의 시도가 지난 10년간 보고되었다([1], [2] 참조). SiC를 이용한 모노리딕 CMOS 집적장치와 그 제조방법이 미국특허 6,344,663([3])에 소개되었다. 또, SiC 수평 DMOS 필드효과 트랜지스터(LDMOSFET)의 최근 개발은 스마트 전력전자제품에 이용하기 위한 MOSFET 기반 제어회로와 전력스위치의 모노리딕 통합을 이론적으로 뒷받침한다([4], [5] 참조). 그러나, 여러 문제로 인해 고온 및/또는 방사능 허용한도가 요구되는 애플리케이션에 MOSFET 기반 SiC 집적회로의 이용이 제한되고 있다. 그중 첫번째 문제는 실리콘의 전도대역에 비해 SiC 대 SiO2의 전도대역 오프셋이 훨씬 더 작아서 생기는 온-상태 절연체의 신뢰성이다. 이런 문제는 고온환경과 극한의 방사능 환경에서 훨씬 더 중요하다. 다른 문제는 SiC/SiO2 인터페이스에서 높은 인터페이스 상태밀도와 절연체에서의 높은 고정전하밀도로 인한 낮은 반전 채널 이동성, 및 인터페이스 상태의 이온화로 인한 온도에 따른 상당한 임계전압 시프트를 포함한다.
SiC 스마트 전력전자제품에 사용되는 다른 트랜지스터 후보인 SiC 쌍극접합 트랜지스터(BJT)는 에미터와 베이스 간의 표면에서의 높은 재결합 속도와 같은 인터페이스 관련 문제를 가져, 낮은 전류이득과 높은 제어손실을 일으킨다.
SiC 스마트 전력전자제품에 사용되는 다른 트랜지스터로는 금속반도체 필드효과 트랜지스터인 MESFET가 있다. SiC MESFET 모노리딕 마이크로파 집적회로(MMIC)는 지난 십년동안 상당한 개발을 이루었음에도 불구하고([6] 참조), SiC MESFET 로직과 아날로그회로를 구축하기 위해 공개된 시도는 거의 없었다([7] 참조).
MOSFET와 MESFET 방식의 대안은 미국특허 6,503,782호에 소개된 n/p형 채널과 같은 보상형이나 강화공핍형(n형 채널) 형태 중의 하나로 구현된 수평형 JFET 기반 집적회로를 이용하는 것이다([8] 참조). SiC JFET는 방사능에 내성을 갖는 것으로 증명되었지만, 온도에 대한 임계전압 시프트는 아주 미미한 것으로 증명되었다. 고온 상시 온 전력 수직접합 필드효과 트랜지스터(VJFET)의 개발을 촉진시키는 요인들이 최근 공표되었다([9] 참조). 그러나, 이런 트랜지스터는 전류-전도 및 전압-차단 성능은 우수하지만 "상시 온" 소자라는 점이 단점이다. 시스템 레벨상, 이렇게 되면 흔히 추가적인 (음의) 공급전압 및 단락회로보호가 요구된다.
상시-오프 SiC 고온 VJFET 스위치를 구축하려는 여러번의 시도들이 최근 보고된바 있다. 통상, 이런 소자들은 수평수직 채널들을 모두 포함한다([10]~[12] 참조). 그러나, 이런 소자들은 차단성능과 특정 온-저항 사이에서 큰 모순을 보인다. 예를 들어, 75㎛, 7x1014cm-3 n형 드리프트 영역을 갖는 VJFET는 게이트-소스 전압이 제로일 때 5.5kV 이상을 차단할 수 있었다([13] 참조). 동시에, 이런 소자는 200mΩ㎝3 이상의 특정 온-저항(Rsp-on)을 보여주었다. 드리프트층의 두께와, 도핑으로부터 추정되는 드리프트층의 고유저항은 60mΩ㎝3보다 약간 크고, 나머지 온-저항은 채널영역에 의해 좌우되었다.
SiC 전력 VJFET의 특정 온-저항을 낮추기 위해 게이트-소스 전압을 높게 인가하면 쌍극 모드로 작동될 수 있다. 예를 들어 [13]에서 소개한 소자는 5V의 게이트-소스 바이어스 전압이 인가도리 경우 Rsp-on이 66.7mΩ㎝3을 보였다. 그러나, 이런 방식은 높은 게이트 전류로 인해 상당한 전력 손실을 일으킬 수 있다.
다른 방식은 상시-온 소자가 상시-오프 모드로 동작할 수 잇도록 상시-온 소자를 제어하기 위한 특별회로와 방법을 채택하는 것이다. 제어 JFET의 드레인이 고전압 소자의 소스에 접속되고, 고전압 JFET의 게이트가 제어 JFET의 소스에 접속되는 고전압 JFET와 저전압 제어 JFET의 캐스코드 접속이 미국특허 3,767,946에 소개되었다([15] 참조). 이런 캐스코드 접속을 모노리딕하게 구현하는 혼합 필드효과 트랜지스터가 미국특허 4,107,725에 소개되었다([16] 참조). 저전압 상시-오프 소자가 고전압 상시-온 소자를 제어하는 비슷한 타입의 캐스코드 회로가 미국특허 4,663,547에 소개되었다([17] 참조). 최근에는 이런 구성에 추가해 Si MOSFET에 의해 제어되는 상시-온 SiC VJFET가 보고된바 있다([18] 참조). 이런 통합 전력스위치는 빠른 스위칭 속도뿐만 아니라 우수한 전압차단, 전류전도 성능도 보였다. 그러나, 상시-온 SiC VJFET에서 전력제어에 실리콘 MOSFET를 이용하면 온도범위와 캐스코드의 방사능 허용한도 모두 크게 제한된다.
1. W. Xie. et al.. "Monolithic NMOS Digital Integrated Circuits in 6H-SiC," IEEE Electron Device Letters, Vol.: 15, No.: 11, November 11, 1994, pp. 455-457. 2. D. M. Brown et al., "High temperature silicon carbide planar IC technology and first monolithic SiC operational amplifier IC," Transactions of 2nd Int. High-Temp. Elec. Conf. (HiTEC), 1994, pp. XI-17-XI-22. 3. Slater. Jr. et al.. "Silicon Carbide CMOS devices," U. S. Patent 6,344,663, Feb.5, 2002. 4. M. Bhatnagar et al., "Lateral MOSFET with modified field plates and damage areas," U. S. Patent 5,710,455, Jan. 20, 1998. 5. I. Sankin et al., "On development of 6H-SiC LDMOS transistors using silane- ambient implant anneal," Solid-State Electronics, Vol. 45, No. 9, September, 2001, pp. 1653-165. 6. S. T. Sheppard et al., "High power hybrid and MMIC amplifiers using wide-bandgap semiconductor devices on semi-insulating SiC substrates," Digest of 60th Device Research Conference, 2002, June 24-26, 2002, pp.: 175-178. 7. M. P. Lam, "Ion implant technology for 6H-SiC MESFETs digital ICs," Digest of 54th Annual Device Research Conference, 1996., June 24-26, 1996, pp. 158-159. 8. Casady et al., "Complementary accumulation-mode JFET integrated circuit topology using wide (>2eV) bandgap semiconductors," U.S. Patent No. 6,503,782, January 7, 2003. 9. J. N. Merrett et al., "Silicon Carbide Vertical Junction Field Effect Transistors Operated at Junction Temperatures Exceeding 3000C", Proceedings of IMAPS International Conference and Exhibition on High Temperature Electronics (HiTECH 2004), May 17-20, 2004, Sante Fe, New Mexico. 10. Sugawara et al., "Vertical field-effect semiconductor device with buried gate region," U.S. Patent No. 6,600,192, July 29, 2003. 11. Friedrichs et al., "Semiconductor construction with buried island region and contact region," U.S. Patent No. 6,693,322, February 17, 2004. 12. J. H. Zhao, "Double-gated vertical junction field effect power transistor," U.S. Published Patent Application 20030089930, May 15, 2003. 13. K. Asano et al.. "5.5 kV normally-off low RonS 4H-SiC SEJFET," Power Semiconductor Devices and ICs, 2001. ISPSD '01. Proceedings of the 13th International Symposium on, 4-7 June 2001, pp. 23-26. 14. Y. Sugawara et al., "4H-SiC high power SIJFET module," Power Semiconductor Devices and ICs, 2003. Proceedings, ISPSD '03. 2003 IEEE 15th International Symposium on, 14-17 April 2003, pp. 127-130. 15. Berger et al., "Junction Field Effect Transistor Device for Replacing a Pentode," U.S. Patent No. 3,767,946, Oct. 23, 1973. 16. Yoshida et al.. "Compound Field Effect Transistor," U.S. Patent No. 4,107,725, Aug. 15, 1978. 17. Baliga et al., "Composite Circuit for Power Semiconductor Switching", U.S. Patent No. 4,663,547, May 5, 1987. 18. P. Friedrichs et al., "SiC power devices with low on-resistance for fast switching applications," Power Semiconductor Devices and ICs, 2000, Proceedings of the 12th International Symposium, May 22-25, 2000, pp. 213-216.
본 발명은 종래의 기술의 문제점을 감안하여 안출된 것으로, 광대역 상시-오프 전력스위치 소자의 필요성이 여전히 존재하고, 특히 광대역반도체에 구현된 제어회로와 통합된 전력스위치에서 광대역상시-오프 전력스위치 소자를 제공하는 것을 목적으로 한다.
본 발명의 이와 같은 목적 달성을 위해, 본 발명은
기판 위의 p형 반도체재료로 된 제1 층 위에 있는 n형 반도체재료로 된 층 위에 제1 마스크를 배치하는 단계;
에칭 영역과 이 에칭영역에 측벽이 접해있는 돌출영역을 형성하기 위해 제1 마스크의 구멍들을 통해 상기 n형 반도체재료 층을 선택적으로 에칭하는 단계;
제1 마스크를 제거하는 단계;
상기 n형 반도체재료 층의 에칭영역과 돌출영역 위에 p형 반도체재료로 된 제2 층을 에피택셜 성장시키는 단계;
상기 제2 층 중에서 돌출영역과 에칭영역 위에 있는 부분들을 가리는 제2 마스크를 제2 층 위에 배치하는 단계;
상기 에칭영역과 돌출영역 위에 돌출 p형 층들을 형성하기 위해, 그리고 돌출 p형 층들 사이에 p형 층들에 인접한 하부 밑의 n형 반도체채료 층의 일부분들을 선택적으로 노출시키기 위해, 상기 제2 마스크의 구멍들을 통해 상기 제2 층을 선택적으로 에칭하는 단계;
에칭영역 반대쪽의 돌출영역 위의 돌출 p형 층에 인접한 n형 반도체재료 층의 노출부 위에 제3 마스크를 배치하는 단계;
상기 에칭영역 위에 제1 비주입 영역을, 돌출영역 위에 제2 비주입 영역을, 그리고 n형 반도체재료 층에 n형 주입영역을 형성하기 위해 상기 노출된 하부 nugd 반도체재료에 p형 도펀트들을 선택적으로 주입하는 단계;
제2 마스크를 제거하는 단계; 및
n형 반도체재료 층의 상기 주입영역과 상기 돌출 p형 층에 저항접합부들을 형성하는 단계;를 포함하는 방법을 제공한다.
이런 본 발명에 있어서, 기판은 반절연 기판인 것이 바람직하다. 또, n형 주입영역은 도펀트 농도 5x1018㎝-3 이상, 두께 0.1㎛ 이상이며; n형 반도체재료 층은 두께 0.2~1.5㎛, 주입 전의 도펀트 농도 5x1018~ 2x1017㎝-3 이고; p형 반도체재료의 제2 층은 두께 0.2~1.5㎛로 에피택셜 성장되고 도펀트 농도 5x1018㎝-3 이상이며; p형 반도체재료의 제1 층은 두께 0.1㎛ 이상, 도펀트 농도 1x1018~ 1x1017㎝-3인 것이 바람직하다.
본 발명은 또한,
기판 위의 n형 반도체재료로 된 제1 층 위에 제1 마스크를 배치하는 단계;
제1 층에서 비주입 영역에 인접해 p형 주입영역을 형성하기 위해 제1 마스크를 이용해 p형 도펀트들을 제1 층에 선택적으로 주입하는 단계;
제1 마스크를 제거하는 단계;
제1 층 위에 n형 반도체재료로 된 제3 층을 에피택셜 성장시키는 단계;
제3 층 위에 n형 반도체재료로 된 제4 층을 에피택셜 성장시키는 단계;
제4 층 위에 제2 마스크를 배치하는 단계;
제4 층을 선택적으로 에칭하여 제2 마스크의 구멍들을 통해 하부 제3 층을 노출시켜, 제1 층의 p형 주입영역 위에 n형 반도체재료의 돌출 층들과, 제1 층의 비주입 영역 위에 n형 반도체재료의 돌출 층들을 형성하는 단계;
n형 반도체재료의 돌출 층들 사이에 p형 주입영역들을 인접되게 형성하기 위해 제2 마스크의 구멍들을 통해 제3 층에 p형 도펀트들을 주입하는 단계;
제2 마스크를 제거하는 단계;
제1 층의 p형 주입영역 위의 돌출 층들과 그 사이의 영역을 가리는 한편, 제1 층의 비주입 영역 위의 돌출 층들과 이곳에 인접한 영역들을 가리는 제3 마스크를 배치하는 단계;
상기 제3 마스크를 사용해 제3 층을 선택적으로 에칭하여 하부 제1 층의 p형 주입 및 비주입 영역들을 노출시킴으로써 제1 및 제2 돌출 구조들을 형성하되, 제1 돌출구조는 제1 층의 p형 주입영역들과 그 사이의 제3 층의 p형 주입영역 위의 돌출 층들을 포함하고, 제2 돌출구조는 제1 층의 비주입 영역과 이곳에 인접한 제2 층의 p형 비주입 영역들 위의 돌출 층들을 포함하는 단계;
제3 마스크를 제거하는 단계;
제1 및 제2 돌출구조와 제1 돌출구조에 인접한 p형 주입 제1 층의 영역을 가리는 제4 마스크를 배치하는 단계;
제4 마스크를 사용해, 제1 및 제2 돌출구조들에 인접해 그 사이에 있는 n형 반도체재료의 제1 층 내부의 p형 주입영역을 통해 선택적으로 에칭하는 단계;
제4 마스크를 제거하는 단계; 및
n형 반도체재료의 돌출층들의 노출면과 노출된 p형 주입영역에 저항접합부들을 형성하는 단계;를 포함하는 방법도 제공한다.
또, 본 발명은,
기판 위의 n형 반도체재료로 된 제1 층 위에 제1 마스크를 배치하는 단계;
제1 층에서 비주입 영역에 인접해 p형 주입영역을 형성하기 위해 제1 마스크를 이용해 p형 도펀트들을 제1 층에 선택적으로 주입하는 단계;
제1 마스크를 제거하는 단계;
제1 층 위에 n형 반도체재료로 된 제3 층을 에피택셜 성장시키는 단계;
제3 층 위에 n형 반도체재료로 된 제4 층을 에피택셜 성장시키는 단계;
제4 층 위에 제2 마스크를 배치하는 단계;
제4 층을 선택적으로 에칭하여 제2 마스크의 구멍들을 통해 하부 제3 층을 노출시켜, 제1 층의 p형 주입영역 위에 n형 반도체재료의 돌출 층들과, 제1 층의 비주입 영역 위에 n형 반도체재료의 돌출 층들을 형성하는 단계;
제2 마스크를 제거하는 단계;
제1 층의 p형 주입영역 위의 돌출 층들과 그 사이의 영역을 가리는 한편, 제1 층의 비주입 영역 위의 돌출 층들을 가리는 제3 마스크를 배치하는 단계;
상기 제3 마스크를 사용해 제3 층을 선택적으로 에칭하여 하부 제1 층의 p형 주입 및 비주입 영역들을 노출시킴으로써, 제1 및 제2 돌출 구조들을 형성하되, 제1 돌출구조는 제1 층의 p형 주입영역들과 그 사이이의 제 3층영역 위의 돌출 층들을 포함하고, 제2 돌출구조는 제1 층의 비주입 영역 위의 돌출 층들과 측벽들을 포함하는 단계;
제3 마스크를 제거하는 단계;
n형 반도체재료의 돌출층들의 노출면과, 제1 층의 노출된 p형 주입영역에 저항접합부들을 형성하는 단계; 및
p형 주입영역 위의 돌출 층들 사이에, 제2 돌출구조에 인접한 제1 층의 비주입 영역에, 그리고 제2 돌출구조의 측벽 위의 제3 층에 쇼트키 접합부들을 형성하는 단계;를 포함하는 방법도 제공한다.
위의 2가지 방법에서, n형 반도체재료의 제1 층과 기판 사이에 n형 반도체재료의 제2 층이 위치하는 것이 바람직하다. 또, 쇼트키 접합부들이 오옴접합부 뒤에 형성되거나, 쇼트키 접합부들이 형성되기 전에 저항접합부들이 어닐링되는 것이 바람직하다.
또, 본 발명은 전술한 방법으로 제작된 반도체소자를 제공하기도 한다.
한편, 본 발명은 수평접합 필드효과 트랜지스터(LJFET)와 수직접합 필드효과 트랜지스터(VJFET)를 갖는 모노리딕 집적회로도 제공하는데, 이 집적회로에 있어서:
수평접합 필드효과 트랜지스터는,
드리프트 층의 제1 주표면의 일부분에 형성된 p형 반도체재료의 버퍼층;
버퍼층의 일부분이 노출되도록 버퍼층과 어긋나게 버퍼층 위에 있는 n형 반도체재료의 채널층;
채널층 위에 서로 간격을 두고 배치된 n형 반도체재료의 이산 소스영역과 드레인 영역;
소스영역과 드레인영역 사이의 채널층에 형성되고, 채널층과 함께 정류접합부를 형성하는 p형 반도체재료의 게이트영역; 및
상기 소스영역, 게이트영역, 드레인영역, 및 버퍼층의 노출부 위의 저항접합부;를 포함하고,
수직접합 필드효과 트랜지스터는,
버퍼층에서 옆으로 떨어진 드리프트층의 제1 주표면 위의 n형 반도체재료의 채널층;
채널층 위에 서로 떨어져 있는 n형 반도체재료의 이산 소스영역들;
상기 소스영역들과 인접해 채널층 안에 형성되고 채널층과 함께 정류접합부를 형성하는 p형 반도체재료의 게이트영역; 및
게이트영역과 소스영역 위의 저항접합부;를 포함하며,
드리프트층이 기판의 제1 주표면 위에 있고, 제1 주표면 반대쪽의 기판의 제2 주표면에 전기접속부가 있는 것을 특징으로 한다.
본 발명은 또한,
수평접합 필드효과 트랜지스터(LJFET)와 수직접합 필드효과 트랜지스터(VJFET)를 갖는 모노리딕 집적회로에 있어서:
상기 수평접합 필드효과 트랜지스터는,
드리프트 층의 제1 주표면의 일부분에 형성된 p형 반도체재료의 버퍼층;
버퍼층의 일부분이 노출되도록 버퍼층과 어긋나게 버퍼층 위에 있는 n형 반도체재료의 채널층;
채널층 위에 서로 간격을 두고 배치된 n형 반도체재료의 이산 소스영역과 드레인 영역;
소스영역과 드레인영역 사이의 채널층에 형성되고, 채널층과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
상기 소스영역, 드레인영역, 및 버퍼층의 노출부 위의 저항접합부;를 포함하고,
상기 수직접합 필드효과 트랜지스터는,
드리프트층의 제1 주표면상의 n형 반도체재료의 채널영역을 포함해 버퍼층에서 옆으로 떨어져 있고, 수평접합 필드효과 트랜지스터의 버퍼층과 채널영역 위의 n형 반도체재료의 소스영역에서도 떨어져 있는 드리프트층의 제1 주표면 위의 돌출 영역들;
상기 돌출영역들에 인접하게 드리프트층 위에 위치하고, 드리프트층 및 채널영역과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
소스영역 위의 저항접합부;를 포함하며,
상기 드리프트층이 기판의 제1 주표면 위에 있고, 제1 주표면 반대쪽의 기판의 제2 주표면에 전기접속부가 있는 것을 특징으로 하는 모노리딕 집적회로도 제공한다.
이 경우, 드리프트층과 제1 주표면 사이에 n형 반도체재료의 드레인층이 위치하는 것이 좋다.
또, 본 발명의 집적회로는,
수평접합 필드효과 트랜지스터의 소스영역과 수직접합 필드효과 트랜지스터의 금속층 사이에 있는 제1 전기접속부;
수평접합 필드효과 트랜지스터의 금속층과 버퍼층 사이에 있는 제2 전기접속부; 및
수평접합 필드효과 트랜지스터의 드레인영역과 수직접합 필드효과 트랜지스터의 소스영역 사이에 있는 제3 전기접속부;를 더 포함하기도 한다.
또, 본 발명의 집적회로에서, 수평접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되거나, 수직접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것이 바람직할 수 있다.
도 1은 강화공핍형 LTJFET를 포함하는 모노리딕 인버터 회로의 개략적 단면도;
도 2는 PiN 다이오드를 내장한 강화공핍형 LTJFET를 포함하는 모노리딕 상시-오프 JFET의 개략적 단면도;
도 3은 PiN 다이오드를 내장한 강화공핍형 LTJFET를 포함하는 모노리딕 상시-오프 JFET 집적회로의 회도도와 레이아웃;
도 4는 SBD 또는 JBS 다이오드로 통합된 강화공핍형 LTJFET를 이용해 구축된 모노리딕 상시-오프 JFET의 개략적 단면도;
도 5는 SBD 또는 JBS 다이오드로 통합된 강화공핍형 LTJFET를 포함하는 모노리딕 상시-오프 JFET 집적회로의 회로도와 레이아웃;
도 6은 PiN 다이오드를 내장한 강화형 LTJFET와 공핍형 VJFET를 이용해 구축된 하이브리드 상시-오프 JFET의 개략적 단면도;
도 7은 SBD 또는 JBS 다이오드로 통합된 강화형 LTJFET 및 공핍형 VJFET를 이용해 구축된 하이브리드 상시-오프 JFET의 개략적 단면도;
도 8은 이산 고전압 상시-온 전력 VJFET와 캐스코드로 접속되는 빌트-온-칩 저전압 고전류 강화형 LTJEFET를 구동하는 모노리딕 LTJFET 타이머의 회로도;
도 9는 강화공핍형 과도성장-게이트 LJFET를 이용해 구축된 모노리딕 인버터 회로의 개략적 단면도;
도 10은 강화형 과도성장-게이트 LJFET 및 공핍형 VJFET를 포하하는 하이브리드 상시-오프 JFET의 개략적 단면도;
도 11은 저전압 강화형 LJFET 및 고전압 이산 상시-온 공핍형 VJFET를 포함하는 하이브리드 상시-오프 JFET 전력스위치의 개략적 단면도;
도 12는 강화공핍형 주입된-게이트 LJFET를 이용해 구축된 모노리딕 인버터회로의 개략적 단면도;
도 13은 강화공핍형 주입된-게이트 LJFET를 이용해 구축된 모노리딕 상시-오프 JFET 집적회로의 개략적 단면도;
도 14는 강화형 주입된-게이트 LJFET 및 공핍형 VJFET를 이용해 구축된 하이브리드 상시-오프 JFET 집적회로의 개략적 단면도;
도 15는 LJFET의 기저게이트가 드리프트 영역으로 주입되는 강화형 듀얼-게이트 LJFET 및 공핍형 VJFET를 이용해 구축된 하이브리드 상시-오프 JFET 집적회로의 개략적 단면도;
도 16은 LJFET의 게이트 및 가드링이 드리프트 영역으로 주입되는 강화형 듀얼-게이트 LJFET 및 공핍형 VJFET를 이용해 구축된 하이브리드 가드링 종료 상시-오프 JFET 집적회로의 개략적 단면도;
도 17은 LJFET의 기저게이트 및 가드링이 드리프트 영역으로 주입되는 쇼트키 게이트를 구축하는 강화형 듀얼-게이트 LJFET 및 공핍형 VJFET를 이용해 구축된 하이브리드 가드링 종료 상시-오프 JFET 집적회로의 개략적 단면도;
도 18은 SiC LTJFET 집적스위치의 시뮬레이션 된 소자구조, 단면도 및 출력 DC 특성을 보여주는 그래프;
도 19는 하이브리드 상시-오프 900V 전력스위치의 사진, 회로도, 및 측정값 그래프;
도 20은 상시-오프 900V 전력스위치의 회로도, 및 특정 내부전압을 나타낸 그래프;
도 21은 수평 드레인층의 다른 도핑 레벨에 대한 핑거 길이의 함수로서, VJFET의 수직 드레인의 저항으로 정규화된 LTJFET의 수평 드레인 층의 저항을 나타낸 그래프와, LTJFET와 VJFET의 분산된 드레인저항의 개략적 표현;
도 22는 도 9~10에 제시된 모노리딕 집적회로를 제조하는 방법의 순서도;
도 23은 도 12~13에 제시된 모노리딕 집적회로를 제조하는 방법의 순서도;
도 24는 도 15에 제시된 모노리딕 집적회로를 제조하는 방법의 순서도;
도 25는 도 17에 제시된 모노리딕 집적회로를 제조하는 방법의 순서도;
도 26은 도 9에 제시된 모노리딕 집적회로를 제조하는 방법의 순서도;
도 27은 도 10에 제시된 모노리딕 집적회로를 제조하는 방법의 순서도.
참조번호
도면에 붙은 참조번호는 아래와 같이 정의된다. 기판, 주입된 영역 및 에피택셜 성장층에 대해 대표적인 두께와 도핑농도도 제공된다.
번호 재료
1 기판(예; 반절연 기판)
1a N형 기판(예; 도핑레벨>1x1018cm-3)
2 에피택셜 성장층(p형) (예; 두께≥0.1㎛, 1x1015~1x1017cm-3)
3 에피택셜 성장층(n형) (예; 0.2~5㎛, >5x1018cm-3)
3a 에피택셜 성장층(n형) (예; 0.5~1㎛, >5x1018cm-3)
4 에피택셜 성장층(n형) (예; 0.5~10㎛, 5x1015~5x1017cm-3)
4a 에피택셜 성장층(n형) (예; 5~350㎛, 2x1014~2x1016cm-3)
5 에피택셜 성장층(n형) (예; 0.2~1.5㎛, 5x1015~5x1017cm-3)
5a 에피택셜 성장층(n형) (예; 0.2~1.5㎛, 5x1015~2x1017cm-3)
5b 에피택셜 성장층(n형) (예; 0.3~1.5㎛, 5x1015~2x1017cm-3)
6 에피택셜 성장층(n형) (예; 0.2~1.5㎛, >5x1018cm-3)
6a 주입된 영역(n형) (예; ≥0.1㎛, ≥5x1018cm-3)
7 주입된 영역(p형) (예; ≥0.1㎛, ≥5x1018cm-3)
7a 에피택셜 성장층(p형) (예; 0.2~1.5㎛, >5x1018cm-3)
8 저항 접합
9 쇼트키 접합
본 발명은 본 발명의 양호한 실시예들이 예로서 기능하는 실리콘 카바이드(SiC) 반도체로 기술되는 첨부된 도면 및 사진을 참조하여 더 상세하게 이하에 설명될 것이다.
실리콘 카바이드는 다수의(즉, 200개 이상) 다른 변형(폴리타입)으로 결정화된다. 가장 중요한 것은 3C-SiC(큐빅 단위 셀, 섬아연광), 2H-SiC, 4H-SiC, 6H-SiC(육각형 단위 셀, 우르짜이트), 15R-SiC(사방육면체 단위 셀)이다. 4H 폴리타입은 그 더 높은 전자 이동성으로 인해 전력 소자에 대해 더 유리하다. 4H-SiC가 바람직하지만, 본 발명은 갈륨 질화물과 같은 다른 광대역 반도체 재료로 만들어지는 여기에 기재된 소자 및 집적 회로, 및 예를 들면 다른 실리콘 카바이드의 폴리타입에도 적용가능하다는 것은 자명하다.
도 1은 수평 트렌치 접합 필드효과 트랜지스터(LTJFET)로 지칭되는 강화공핍형 반도체소자의 개략 단면 및 모노리딕 인버터 회로를 형성하는데 이용되는 전기접속부부의 개략적인 표현을 도시하고 있다. 도시된 바와 같이, 인버터를 형성하는데 이용되는 소자는 세미-절연, p형, 또는 p형 버퍼층을 가지는 n형 중 어느 하나일 수 있는 광대역 반도체 기판(1) 상에 구축된다. 도 1에 도시된 바와 같이, 소자는 에피택셜 성장 n형 층인 드레인(3), 드리프트(4), 채널(5) 및 소스(6)와 p형 주입된 게이트 영역(7)을 포함한다. 소자 구조는 플라즈마 에칭 및 이온 주입을 이용하여 정의될 수 있다. 도 1에 도시된 회로에서, 소스, 게이트 및 드레인 영역으로의 저항접합부는 웨이퍼의 동일 측 상에 형성될 수 있고, 이는 소자가 모노리딕 집적 회로에 이용될 수 있도록 허용한다. 상기 설명되고 도 1에 도시된 소자 및 이 소자에 대한 제조 방법의 예에 대한 완전한 설명은 본 명세서와 동일한 날짜에 출원되고 발명의 명칭이 "Lateral Trench Field-Effect Transistors in Wide Bandgap Semiconductor Materials, methods of Making, and Integrated Circuits Incorporating the Transistors"인 미국특허 출원서 일련번호 제10/999,954호에서 발견될 수 있다.
도 2는 내장된 PiN 다이오드를 구비하는 단일-핑거 강화공핍형 LTJFET를 포함하는 모노리딕 상시-오프 JFET의 개략적인 표현이다. 전기접속부의 개략적인 프리젠테이션은 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 소자는 강화형 트랜지스터("EJFET"로 지칭됨)의 드레인이 공핍형 트랜지스터("DJFET"로 지칭됨)의 소스에 접속되고 DJFET의 게이트가 제어 EJFET의 소스에 접속되는 방식의 캐스코드 구성으로 접속된다. 이러한 소자의 DJFET의 게이트 영역(7)과 드리프트 층(4)의 사이에 형성된 p-n 접합은 소위 역-병렬 자동-회전 PiN 다이오드를 형성한다. 이러한 다이오드의 크기는 주입된 게이트 영역의 폭에 의해 정의될 수 있다.
도 2는 상시-오프 JFET의 단일-핑거 소자 구현을 도시하고 있지만, 실제로는 멀티-핑거 LTJFET가 전력 스위치를 형성하는데 이용될 수 있다. 도 3a 및 3b는 모노리딕 멀티-핑거 상시-오프 전력 스위치의 개략적인 회로 표현(도 3a) 및 레이아웃 디자인의 예(도 3b)를 도시하고 있다.
스위칭 손실을 감소시키기 위해, 도 3a 및 3b에 도시된 PiN 다이오드는 쇼트키 배리어 다이오드(SBD) 또는 접합 배리어 쇼트키(JBS) 다이오드로 대체될 수 있다. 트렌치 구조에 쇼트키 게이트를 형성하는 방법은 그 출원서가 참고로 그 전체가 첨부되어 있는 2004년 7월8일에 출원된 미국특허 출원서 제60/585,881호에 개시되어 있다. 도 4는 통합된 자동-회전 SBD 또는 JBS 다이오드를 구비하는 모노리딕 상시-오프 JFET 전력 스위치의 개략적인 단면을 제공하고 있고, 도 5a 및 5b는 멀티-핑거 LTJFET를 이용하여 모노리딕하게 형성된 그러한 스위치의 개략적인 회로표현(도 5a) 및 레이아웃 디자인의 예(도 5b)를 제공하고 있다.
도 6 및 7은 강화형 저전압 LTJFET가 고전압 이산 상시-온 공핍형 VJFET를 제어하는 단일-핑거 상시-오프 JFET 전력 스위치의 개략적인 단면 표현이다. 도 6은 내장된 역-병렬 PiN 다이오드를 구비하는 하이브리드 JFET 전력 스위치를 도시하고 있고 도 7은 고전압 VJFET와 모노리딕하게 통합되는 역-병렬 SBD 또는 JBS 다이오드를 포함하는 JFET 전력 스위치를 도시하고 있다.
상기 설명된 기술의 구현 예는 도 8에 도시되어 있다. 도 8에 도시된 바와 같이, 모노리딕 LTJFET 타이머 회로는 이산 고전압 상시-온 전력 VJFET와 캐스코드로 접속된 빌트-온-칩 저전압 고전류 강화형 LTJFET를 구동한다.
고전력 어플리케이션에서는 그 낮은 특정 온-저항 및 광대역 반도체에 공통적인 트래핑 효과의 부재로 인해 수직형 채널 멀티-핑거 LTJFET가 바람직하지만, 다른 JFET 구조(예를 들면, 수평 채널을 갖는 것들)가 채용되어 상시-오프전력 JFET 스위치를 형성할 수 있다. 도 9-17은 강화공핍형 수평 접합 필드효과 트랜지스터(LTJFET)를 이용하여 구축된 통합 JFET 스위치의 다양한 실시예를 예시하고 있다.
도 9는 에피택셜 과도성장 게이트를 가지는 강화공핍형 LJFET를 포함하는 수평형 채널 JFET 집적 회로의 전기접속부를 가지는 개략적인 단면 표현이다. 도 9에 도시된 바와 같이, 집적 회로는 모노리딕 인버터 회로를 형성한다. 인버터를 형성하는데 이용되는 LJFET는 세미-절연, p형, 또는 p형 버퍼층을 가지는 n형 중 하나일 수 있는 광대역 반도체 기판(1) 상에 구축된다. 도 9에 도시된 바와 같이, 집적 회로는 에피택셜 성장 n형 층인 버퍼(2) 및 채널(5a), 주입된 소스 및 드레인(6a) 영역뿐만 아니라 에피택셜 성장 p형 게이트 영역(7a)를 포함한다. 소자 구조는 플라즈마 에치 및 이온주입을 이용하여 정의될 수 있다. 소스, 게이트 및 드레인 영역에 대한 저항접합부(8)를 웨이퍼의 동일 측 상에 형성하여 모노리딕 집적 회로 내의 소자를 이용할 수 있다.
도 10은 과도성장된 게이트 영역을 가지는 강화공핍형 LJFET를 이용하여 구축된 모노리딕 상시-오프 JFET 전력 스위치의 피치의 개략적인 표현이다. 전기접속부의 개략적인 프리젠테이션으로부터 알 수 있는 바와 같이, 소자는, 저전압 강화형 LJFET("ELJFET"로 지칭됨)의 드레인이 고전압 공핍형 LJFET("DLJFET"로 지칭됨)의 소스에 접속되고 DLJFET의 게이트가 제어 ELJFET의 소스에 접속되는 방식으로 캐스코드 구성으로 접속된다.
도 11은 저전압 ELJFET가 고전압 이산 상시-온 공핍형 VJFET를 제어하는 하이브리드 상시-오프 JFET 전력 스위치의 개략적인 단면을 도시하고 있다.
소스 및 드레인 영역이 에피택셜 성장 n형 층에 형성되고 게이트 영역이 이온 주입에 의해 정의되는 다른 LJFET 구조가 이용될 수 있다. 이러한 타입의 소자는 도 12-17에 도시되어 있다.
도 12는 강화공핍형 주입된-게이트 LJFET를 포함하는 모널리딕 인버터 회로의 전기접속부를 가진 개략적인 단면 표현이다. 도시된 바와 같이, 인버터를 형성하는데 이용되는 소자들은 세미-절연, p형 또는 p형 버퍼층을 가지는 n형 중 어느 하나가 될 수 있는 광대역 반도체 기판(1) 상에 구축된다. 또한 도시된 바와 같이, 소자는 에피택셜 성장 n형 층인 버퍼(2), 채널(5b), 소스 및 드레인(6)뿐만 아니라 주입된 게이트(7) 영역을 포함한다.
도 13은 강화공핍형 주입된-게이트 LJFET를 이용하여 구축된 모노리딕 상시-오프 JFET 전력 스위치의 피치의 개략적인 단면 표현이다. 도 13에 도시된 바와 같이, D-모드 LJFET의 드레인은 채널 층(5b) 상의 게이트와 수평으로 이격되어 소자에 수평 드리프트 영역을 형성한다.
도 14는 강화형 저전압 주입된-게이트 LJFET가 고전압 이산 상시-온 공핍형 VJFET를 제어하는 상시-오프 JFET 전력 스위치의 개략적인 단면 표현이다.
도 15는 강화형 저전압 듀얼-게이트 LJFET가 고전압 이산 상시-온 공핍형 VJFET를 제어하는 모노리딕 상시-오프 JFET 전력 스위치의 개략적인 단면 표현이다. 도 15에 도시된 바와 같이, LJFET의 기저 게이트는 채널 영역이 그 위에 성장되기 이전에 드리프트 영역(4)으로 주입된다.
도 16은 LJFET의 기저 게이트가 가드 링과 함께 드리프트 영역(4)으로 주입된 도 3d에 도시된 소자의 개략적인 단면도이다. 가드 링은 스위치의 전압 차단 성능을 높이는데 이용될 수 있다.
도 6, 7, 11, 14~17에서 소자에 보이는 에피택셜 성장 n형 층(3a)는 선택사항이다. 이 층은 기판에서 성장되어 에피택셜 성장 n형 층(4a)의 품질을 개선하는데 사용될 수 있다. 도 6, 7, 11, 14~17에 도시된 소자들은 이 층을 가질 수도, 아닐 수도 있다.
주입된 p-형 게이트를 구비하는 FET 소자에 대해 설명했지만, 상시-오프 FET 전력 스위치의 제조를 위해 쇼트키 게이트가 채용될 수도 있다. 도 17은 LJFET의 주입된 p형 상부 게이트 및 이산 상시-온 공핍형 VJFET의 주입된 게이트가 쇼트키 게이트로 대체되는 도 16에 도시된 바와 같은 소자의 개략적인 단면 표현이다. 도시된 바와 같이, 이산 상시-온 FET의 쇼트키 게이트는 통합된 역-병렬 자동-회전 다이오드로서 기능한다.
도 18a-18d는 EJFET 및 DJFET 모두가 1cm의 채널 주변부를 갖는 경우에 SiC LTJFET 통합된 스위치의 시뮬레이션된 소자 구조(도 18a), 개략적인 단면 표현(도 18b), 및 출력 DC 특성을 보여주는 그래프(도 18c, 18d)를 도시하고 있다.
상기 언급된 캐스코드 전력 스위치의 실행가능성을 증명하기 위해, 이산 비-종료된 강화공핍형 수직 JFET를 이용하여 스위치의 하이브리드 실시예가 구축되었다. 도 19a-19d는 하이브리드 상시-오프 900V 전력 스위치의 사진(도 19a), 개략적인 표현(도 19b) 및 측정된 특성을 보여주는 그래프(도 19c 및 19d)이다. 도 19c 및 19d로부터 알 수 있는 바와 같이, 공핍형 소자에 의해 유도된 비교적 높은 누설 전류(ID=330㎂ @ VDS=900V 및 VGS=OV)에도 불구하고, 전압 제어된 SiC 전력 스위치는 2.75V 정도로 작은 것에 의해 제어되었다.
스위치의 기본 기능은 다음과 같이 설명될 수 있다. HIGH 제어 레벨(예를 들면, VGS=2.75V)에서, 강화형 트랜지스터(EJFET)가 턴온된다. 공핍형 트랜지스터(DJFET)의 게이트와 소스 사이에서, 단지 작은 전압 강하가 발생하고, 따라서 DJFET로 온된다. EJFET가 LOW 제어 레벨(VGS=0.25V)로 턴오프되는 경우, 그 드레인-대-소스 전압은 도 20b에 도시된 바와 같이 40-50V로 증가한다. 이러한 전압은 DJFET를 핀치오프시킨다.
통합된 스위치의 특정 온-저항은 이하와 같이 최소화될 수 있다. 우선, 양쪽 트랜지스터(예를 들면, EJFET 및 DJFET)의 핀치-오프 전압 및 채널 주변부의 비율은, 이들이 거의 동일한 온-저항을 갖고 따라서 어느 것도 전체 전류를 제한시키지 않도록 조정될 수 있다. 두 번째로, DJFET의 게이트-대-소스 브레이크다운 전압이 EJFET의 드레인-대-소스 브레이크다운 전압보다 크거나 같도록 소자가 구성될 수 있다.
뿐만 아니라, 고-전류 멀티-핑거 LTJFET의 핑거 길이는 변경 드레인 영역의 저항을 수직 n+ 기판의 저항과 양립될 수 있도록 유지하기 위해 감소될 수 있다. 도 21a 및 21b는 LTJFET(도 21a) 및 VJFET(도 21b)의 분산된 드레인 저항의 개략적인 표현, 및 수평 드레인 층의 다른 도핑에 대한 핑거 길이의 함수로서 VJFET의 수직 드레인의 저항으로 정규화되는 LTJFET의 수평 드레인 층의 저항을 도시하는 그래프(도 21c)이다. 도 21c로부터 알 수 있는 바와 같이, 과도하게 도핑된 1㎛ 두께의 수평 드레인층(3)에 대해, LTJFET의 핑거 길이는 그 길이가 100㎛를 초과하지 않는 것이 바람직할 것이다. 그러나, 핑거 길이는 드레인 층(3)의 두께 및/또는 도핑 레벨을 증가시킴으로써 증가될 수 있다.
도 22a-22h는 도 9에 제시된 소자를 만드는 방법을 예시하고 있다. 도 22a는 기판(1), 에피택셜 성장 p형 층(2), 및 에피택셜 성장 n형 층(5a)을 포함하는 다층 구조를 도시하고 있다. 에치 마스크(10)는 도 22b에 도시된 바와 같이 에피택셜 성장 n형 층(5a)의 노출된 표면 상에 배치된다. 그리고나서, 에피택셜 성장 n형 층(5a)은 도 22b에 도시된 바와 같이 선택적으로 에칭된다(12). 그리고나서, 에치 마스크(10)가 제거되고 그리고나서 도 22d에 도시된 바와 같이, 이온 주입 마스크(14)가 에피택셜 성장 n형 층(5a)의 에칭된 표면 상에 배치된다. 마스크(14)를 통한 n형 도펀트의 이온 주입은 결과적으로 도 22e에 도시된 바와 같이, 에피택셜 성장 n형 층(5a)에 고도 n-도핑 영역(6a)이 형성된다. 그리고나서, 마스크(14)는 제거되고, p형 반도체 재료(7a)의 층이 도 22f에 도시된 바와 같이, 에피택셜 성장 n형 층(5a)의 에칭되고 주입된 표면 상에 성장된다. 그리고나서, 에치 마스크(16)가 도 22g에 도시된 바와 같이, 층(7a)의 노출된 표면 상에 배치된다. 마스크(16)를 통한 에칭은 도 22g에 도시된 바와 같이, 층(7a)의 선택적 제거 및 상승된 p형 특징의 형식으로 나타나게 된다. 마지막으로, 마스크(16)가 제거되고 저항접합부가 상승된 p형 특징의 노출 표면 및 주입된 영역(6a) 상에 형성된다.
상기 대략적으로 기술된 방법은 적절한 마스크를 선택함으로서 도 10에 도시된 바와 같은 구조를 형성하는데 이용될 수 있다.
도 23a-23h는 도 12에 도시된 바와 같은 구조를 만드는 방법을 예시하고 있다. 도 23a는 기판(1), 기판(1) 상의 에피택셜 성장 p형 층(2), 및 층(2) 상의 에피택셜 성장 n형 층(5b)을 도시하고 잇다. 도 23b에 도시된 바와 같이, 에치 마스크(18)는 층(5b)의 노출된 표면 상에 배치된다. 에칭(20)은 도 23c에 도시된 바와 같이, 층(5b)으로부터 재료의 선택적 제거로 나타나게 된다. 마스크(18)의 제거 후, 도 23d에 도시된 바와 같이, n형 에피택셜 층(6)이 층(5b)의 에칭된 표면 상에 성장된다. 에치 마스크(22)는 도 23e에 도시된 바와 같이 층(6)의 노출된 표면 상에 배치되고, 에칭은 도 23f에 도시된 바와 같이, 결과적으로 층(6)으로부터 재료의 선택적 제거 및 기저층(5b)의 노출로 나타나게 된다. 그리고나서, 마스크(22)는 도 23g에 도시된 바와 같이, 층(5b)의 노출된 표면에 p형 도우너(donor)를 선택적으로 주입하는데 이용되어 주입된 게이트 영역(7)을 형성한다. 그리고나서, 도 23h에 도시된 바와 같이, 저항접합부(8)가 주입된 p형 게이트 영역(7) 상에 형성되어 게이트 컨택트를 형성하고, 상승된 n형 영역(6) 상에 형성되어 소자에 대한 소스 및 드레인 컨택트를 형성한다.
상기 대략적으로 설명된 방법은 적절한 마스크를 선택함으로써, 도 13에 도시된 바와 같은 구조를 형성하는데 이용될 수 있다.
도 24a-24j는 도 15에 도시된 바와 같은 구조를 만드는 방법을 예시하고 있다. 도 24a는 n형 기판(1a), 기판(1a) 상의 에피택셜 성장 n형 층(3a), 및 층(3a) 상의 에피택셜 성장 n형 층(4a)을 도시하고 있다. 이온 주입 마스크(26)는 층(4a)의 노출 상부 표면 상에 도시되어 있다. 도 24b에 도시된 바와 같이, 층(4a)은 마스크(26)를 통해 p형 도우너 원자로 선택적으로 주입되어 게이트 영역(7)을 형성한다. 마스크(26)의 제거 후, n형 에피택셜 층(5) 및 n형 에피택셜 층(6)이 도 24c 및 24d에 도시된 바와 같이, 층(4a)의 주입된 표면 상에 연속적으로 성장된다. 그리고나서, 에치 마스크(30)가 도 24d에 도시된 바와 같이 층(6)의 노출된 표면 상에 배치되고, 이어서 층(6) 및 부분적으로는 기저층(5)을 통한 에칭(31)이 수행된다(도 24e). 그 후, 마스크(30)를 통해 층(5)의 노출된 부분에 p형 도우너 원자가 주입되어, 도 24f에 도시된 바와 같은 부가의 게이트 영역(7)을 형성한다. 그리고나서, 에칭되고 주입된 구조의 표면 상에 에치 마스크(34)가 배치되고, p형 주입된 게이트 영역의 일부를 포함하는 층(5)의 일부가 에칭(36)에 의해 선택적으로 제거된다(도 24h). 그리고나서, 층(4a)의 노출된 부분은 도 24i에 도시된 바와 같이 마스크(38)를 통해 에칭된다(40). 그리고나서, 저항접합부(8)가 에칭되고 주입된 구조 상에 형성되어 도 24j에 도시된 바와 같이 소자를 형성한다.
도 24에 도시된 에피택셜 성장 n형 층(3a)은 선택사항이다. 이 층은 기판에서 성장되어 에피택셜 성장 n형 층(4a)의 품질을 개선하는데 사용될 수 있다.
전술한 바와 같은 상기 방법은 도 16에 도시된 구조를 형성하는 데에도 사용될 수 있다.
도 25a-25d는 도 17에 도시된 바와 같은 구조를 만드는 방법을 예시하고 있다. 도 25a에 도시된 바와 같이, 도 24e에 도시된 구조가 마스크(42)를 통해 에칭되어(44) 기저층(4a)의 일부를 노출시킨다(도 25b). 그리고나서, 쇼트키 접합부(9)는 도 25c에 도시된 바와 같이, 에칭되고/주입된 구조 상에 형성된다. 저항접합부(8)의 형성은 결과적으로 도 25d에 도시된 바와 같은 소자로 나타나게 된다.
도 25에 도시된 에피택셜 성장 n형 층(3a)은 선택사항이다. 이 층은 기판에서 성장되어 n형 층(4a)의 품질을 개선하는데 사용될 수 있다.
도 26은 도 9에서 소개된 소자의 제조법의 순서도이다. 도 26의 다층구조는 기판(1), 에피택셜 성정 p형 층(2) 및 에피택셜 성장 n형 층(5a)을 갖는다. 도 26B와 같이, 에피택셜 성장 n형 층(5a)의 노출면에 에치마스크(10)가 위치한다. 이어서, 에피택셜 성장 n형 층(5a)이 마스크(10)의 구멍을 통해 도 26C와 같이 선택적으로 에칭된다(12). 이어서, 마스크(10)가 제거된 뒤, 선택적 에칭된 n형 층에서 p형 층(7a)이 에피택셜 성장된다(도 26D 참조). 다음, 이온주입 마스크(14)와 에치마스크(16)가 p형 층(7a)에 놓이고(도 27E 참조), 도 26F와 같이 p형 층(7a)이 마스크(14,16)의 구멍을 통해 선택적으로 에칭되면서 그 밑의 n형 층(5a)이 노출된다. 마스크(14,16)의 구멍을 통해 n형 도펀트를 이온주입하면 에피택셜 성장 n형 층(5a)에 고도 n-도핑영역(6a)이 형성된다(도 26G 참조). 이어서, 마스크(14,16)가 제거되고, 볼록한 p형 층(7a)과 n-도핑영역(6a)의 노출면에 저항접합부(8)가 형성된다(도 26H 참조).
도 27은 도 10에서 소개한 소자의 제조법의 순서도이다. 도 27A의 다층 구조는 기판(1), 에피택셜 성장 p형 층(2) 및 에피택셜 성장 n형 층(5a)을 갖는다. 도 27B와 같이, 에피택셜 성장 n형 층(5a)의 노출면에 에치마스크(10)가 위치한다. 이어서, 에피택셜 성장 n형 층(5a)이 마스크(10)의 구멍을 통해 도 27C와 같이 선택적으로 에칭된다(12). 이어서, 마스크(10)가 제거된 뒤, 선택적 에칭된 n형 층에서 p형 층(7a)이 에피택셜 성장된다(도 27D 참조). 다음, 이온주입 마스크(14)와 에치마스크(16)가 p형 층(7a)에 놓이고(도 27E 참조), 도 27F와 같이 p형 층(7a)이 마스크(14,16)의 구멍을 통해 선택적으로 에칭되면서 그 밑의 n형 층(5a)이 노출된다. 다음, 도 27G와 같이, n형 층(5a)의 에칭영역 반대쪽의 돌출영역에 있는 돌출 p형 층에 인접한 n형 층(5a)에 다른 이온주입 마스크(18)가 위치한다. 마스크(14,16)와 마스크(18)의 구멍을 통해 n형 도펀트를 이온주입하면 에피택셜 성장 n형 층(5a)에 고도 n-도핑영역(6a)이 형성된다(도 27H 참조). 이어서, 마스크(14,16,18)가 제거되고, 볼록한 p형 층(7a)과 n-도핑영역(6a)의 노출면에 저항접합부(8)가 형성된다(도 27I 참조).
예로 든 실시예들이 상기 설명되었지만, 다른 대안 실시예들도 가능하다. 예를 들면, GaN n형 에피택셜 층은 실리콘 카바이드, 사파이어 또는 실리콘 기판 상에 성장되어 제안된 소자 구조의 제조를 위한 시작 재료 스택을 형성한다. 다르게는, 세미-절연 에피택셜 성장 버퍼층을 구비하는 도전성 SiC 기판을 포함하는 기판 재료는 2002년 1월 3일에 출원된 미국특허 출원 제10/033,785(미국특허공보 제2002-0149021호로 공개되고 현재 특허 7,009,209임)에 개시된 바와 같이 이용될 수 있다.
SiC 층은 주지된 기술을 이용하여 도우너 또는 억셉터 재료로 층을 도핑함으로써 형성될 수 있다. 예를 든 도우너 재료는 질소 및 인을 포함한다. 질소는 바람직한 도우너 재료이다. SiC를 도핑하기 위한 억셉터 재료의 예는 브롬 및 알루미늄을 포함한다. 알루미늄은 바람직한 억셉터 재료이다. 그러나, 상기 재료는 단지 예에 불과하고, 실리콘 카바이드로 도핑할 수 있는 임의의 억셉터 및 도우너 재료들이 이용될 수 있다. 여기에 설명된 LTJEST, LJFET, 및 VJFET의 다양한 층의 도핑 레벨 및 두께가 가변되어 특정 어플리케이션에 대한 원하는 특성을 가지는 소자를 생성할 수 있다. 유사하게, 소자의 다양한 특징들의 치수가 가변되어 특정 어플리케이션에 대한 원하는 특성을 가지는 소자를 생성할 수 있다.
SiC 층은 적합한 기판 상의 에피택셜 성장에 의해 형성될 수 있다. 층들은 에피택셜 성장 동안에 도핑될 수 있다.
상기 명세서가 본 발명의 원리를 설명하고 있고 예들은 예시의 목적으로 제공되었지만, 본 기술분야의 숙련자가 본 공보를 읽으면, 본 발명의 범주에서 벗어나지 않고 형태 및 세부사항에서의 다양한 변경이 가능하다는 것을 잘 알고 있을 것이다.

Claims (24)

  1. 기판 위의 p형 반도체재료로 된 제1 층 위에 있는 n형 반도체재료로 된 층 위에 제1 마스크를 배치하는 단계;
    에칭 영역과 이 에칭영역에 측벽이 접해있는 돌출영역을 형성하기 위해 제1 마스크의 구멍들을 통해 상기 n형 반도체재료 층을 선택적으로 에칭하는 단계;
    제1 마스크를 제거하는 단계;
    상기 n형 반도체재료 층의 에칭영역과 돌출영역 위에 p형 반도체재료로 된 제2 층을 에피택셜 성장시키는 단계;
    상기 제2 층 중에서 돌출영역과 에칭영역 위에 있는 부분들을 가리는 제2 마스크를 제2 층 위에 배치하는 단계;
    상기 에칭영역과 돌출영역 위에 돌출 p형 층들을 형성하기 위해, 그리고 돌출 p형 층들 사이에 p형 층들에 인접한 하부 밑의 n형 반도체채료 층의 일부분들을 선택적으로 노출시키기 위해, 상기 제2 마스크의 구멍들을 통해 상기 제2 층을 선택적으로 에칭하는 단계;
    에칭영역 반대쪽의 돌출영역 위의 돌출 p형 층에 인접한 n형 반도체재료 층의 노출부 위에 제3 마스크를 배치하는 단계;
    상기 에칭영역 위에 제1 비주입 영역을, 돌출영역 위에 제2 비주입 영역을, 그리고 n형 반도체재료 층에 n형 주입영역을 형성하기 위해 상기 노출된 하부 nugd 반도체재료에 p형 도펀트들을 선택적으로 주입하는 단계;
    제2 마스크를 제거하는 단계; 및
    n형 반도체재료 층의 상기 주입영역과 상기 돌출 p형 층에 저항접합부들을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 기판이 반절연 기판인 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 n형 주입영역은 도펀트 농도 5x1018㎝-3 이상, 두께 0.1㎛ 이상이며;
    상기 n형 반도체재료 층은 두께 0.2~1.5㎛, 주입 전의 도펀트 농도 5x1018~ 2x1017㎝-3 이고;
    p형 반도체재료의 제2 층은 두께 0.2~1.5㎛로 에피택셜 성장되고 도펀트 농도 5x1018㎝-3 이상이며;
    p형 반도체재료의 제1 층은 두께 0.1㎛ 이상, 도펀트 농도 1x1018~ 1x1017㎝-3인 것을 특징으로 하는 방법.
  4. 기판 위의 n형 반도체재료로 된 제1 층 위에 제1 마스크를 배치하는 단계;
    제1 층에서 비주입 영역에 인접해 p형 주입영역을 형성하기 위해 제1 마스크를 이용해 p형 도펀트들을 제1 층에 선택적으로 주입하는 단계;
    제1 마스크를 제거하는 단계;
    제1 층 위에 n형 반도체재료로 된 제3 층을 에피택셜 성장시키는 단계;
    제3 층 위에 n형 반도체재료로 된 제4 층을 에피택셜 성장시키는 단계;
    제4 층 위에 제2 마스크를 배치하는 단계;
    제4 층을 선택적으로 에칭하여 제2 마스크의 구멍들을 통해 하부 제3 층을 노출시켜, 제1 층의 p형 주입영역 위에 n형 반도체재료의 돌출 층들과, 제1 층의 비주입 영역 위에 n형 반도체재료의 돌출 층들을 형성하는 단계;
    n형 반도체재료의 돌출 층들 사이에 p형 주입영역들을 인접되게 형성하기 위해 제2 마스크의 구멍들을 통해 제3 층에 p형 도펀트들을 주입하는 단계;
    제2 마스크를 제거하는 단계;
    제1 층의 p형 주입영역 위의 돌출 층들과 그 사이의 영역을 가리는 한편, 제1 층의 비주입 영역 위의 돌출 층들과 이곳에 인접한 영역들을 가리는 제3 마스크를 배치하는 단계;
    상기 제3 마스크를 사용해 제3 층을 선택적으로 에칭하여 하부 제1 층의 p형 주입 및 비주입 영역들을 노출시킴으로써 제1 및 제2 돌출 구조들을 형성하되, 제1 돌출구조는 제1 층의 p형 주입영역들과 그 사이의 제3 층의 p형 주입영역 위의 돌출 층들을 포함하고, 제2 돌출구조는 제1 층의 비주입 영역과 이곳에 인접한 제2 층의 p형 비주입 영역들 위의 돌출 층들을 포함하는 단계;
    제3 마스크를 제거하는 단계;
    제1 및 제2 돌출구조와 제1 돌출구조에 인접한 p형 주입 제1 층의 영역을 가리는 제4 마스크를 배치하는 단계;
    제4 마스크를 사용해, 제1 및 제2 돌출구조들에 인접해 그 사이에 있는 n형 반도체재료의 제1 층 내부의 p형 주입영역을 통해 선택적으로 에칭하는 단계;
    제4 마스크를 제거하는 단계; 및
    n형 반도체재료의 돌출층들의 노출면과 노출된 p형 주입영역에 저항접합부들을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
  5. 기판 위의 n형 반도체재료로 된 제1 층 위에 제1 마스크를 배치하는 단계;
    제1 층에서 비주입 영역에 인접해 p형 주입영역을 형성하기 위해 제1 마스크를 이용해 p형 도펀트들을 제1 층에 선택적으로 주입하는 단계;
    제1 마스크를 제거하는 단계;
    제1 층 위에 n형 반도체재료로 된 제3 층을 에피택셜 성장시키는 단계;
    제3 층 위에 n형 반도체재료로 된 제4 층을 에피택셜 성장시키는 단계;
    제4 층 위에 제2 마스크를 배치하는 단계;
    제4 층을 선택적으로 에칭하여 제2 마스크의 구멍들을 통해 하부 제3 층을 노출시켜, 제1 층의 p형 주입영역 위에 n형 반도체재료의 돌출 층들과, 제1 층의 비주입 영역 위에 n형 반도체재료의 돌출 층들을 형성하는 단계;
    제2 마스크를 제거하는 단계;
    제1 층의 p형 주입영역 위의 돌출 층들과 그 사이의 영역을 가리는 한편, 제1 층의 비주입 영역 위의 돌출 층들을 가리는 제3 마스크를 배치하는 단계;
    상기 제3 마스크를 사용해 제3 층을 선택적으로 에칭하여 하부 제1 층의 p형 주입 및 비주입 영역들을 노출시킴으로써, 제1 및 제2 돌출 구조들을 형성하되, 제1 돌출구조는 제1 층의 p형 주입영역들과 그 사이이의 제 3층영역 위의 돌출 층들을 포함하고, 제2 돌출구조는 제1 층의 비주입 영역 위의 돌출 층들과 측벽들을 포함하는 단계;
    제3 마스크를 제거하는 단계;
    n형 반도체재료의 돌출층들의 노출면과, 제1 층의 노출된 p형 주입영역에 저항접합부들을 형성하는 단계; 및
    p형 주입영역 위의 돌출 층들 사이에, 제2 돌출구조에 인접한 제1 층의 비주입 영역에, 그리고 제2 돌출구조의 측벽 위의 제3 층에 쇼트키 접합부들을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
  6. 제4항 또는 제5항에 있어서, n형 반도체재료의 제1 층과 기판 사이에 n형 반도체재료의 제2 층이 위치하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 쇼트키 접합부들이 오옴접합부 뒤에 형성되는 것을 특징으로 하는 방법.
  8. 제5항에 있어서, 쇼트키 접합부들이 형성되기 전에 저항접합부들이 어닐링되는 것을 특징으로 하는 방법.
  9. 제1항, 제4항 또는 제5항의 방법으로 제작된 것을 특징으로 하는 반도체소자.
  10. 수평접합 필드효과 트랜지스터(LJFET)와 수직접합 필드효과 트랜지스터(VJFET)를 갖는 모노리딕 집적회로에 있어서:
    상기 수평접합 필드효과 트랜지스터는,
    드리프트 층의 제1 주표면의 일부분에 형성된 p형 반도체재료의 버퍼층;
    버퍼층의 일부분이 노출되도록 버퍼층과 어긋나게 버퍼층 위에 있는 n형 반도체재료의 채널층;
    채널층 위에 서로 간격을 두고 배치된 n형 반도체재료의 이산 소스영역과 드레인 영역;
    소스영역과 드레인영역 사이의 채널층에 형성되고, 채널층과 함께 정류접합부를 형성하는 p형 반도체재료의 게이트영역; 및
    상기 소스영역, 게이트영역, 드레인영역, 및 버퍼층의 노출부 위의 저항접합부;를 포함하고,
    상기 수직접합 필드효과 트랜지스터는,
    버퍼층에서 옆으로 떨어진 드리프트층의 제1 주표면 위의 n형 반도체재료의 채널층;
    채널층 위에 서로 떨어져 있는 n형 반도체재료의 이산 소스영역들;
    상기 소스영역들과 인접해 채널층 안에 형성되고 채널층과 함께 정류접합부를 형성하는 p형 반도체재료의 게이트영역; 및
    게이트영역과 소스영역 위의 저항접합부;를 포함하며,
    상기 드리프트층이 기판의 제1 주표면 위에 있고, 제1 주표면 반대쪽의 기판의 제2 주표면에 전기접속부가 있는 것을 특징으로 하는 모노리딕 집적회로.
  11. 수평접합 필드효과 트랜지스터(LJFET)와 수직접합 필드효과 트랜지스터(VJFET)를 갖는 모노리딕 집적회로에 있어서:
    상기 수평접합 필드효과 트랜지스터는,
    드리프트 층의 제1 주표면의 일부분에 형성된 p형 반도체재료의 버퍼층;
    버퍼층의 일부분이 노출되도록 버퍼층과 어긋나게 버퍼층 위에 있는 n형 반도체재료의 채널층;
    채널층 위에 서로 간격을 두고 배치된 n형 반도체재료의 이산 소스영역과 드레인 영역;
    소스영역과 드레인영역 사이의 채널층에 형성되고, 채널층과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
    상기 소스영역, 드레인영역, 및 버퍼층의 노출부 위의 저항접합부;를 포함하고,
    상기 수직접합 필드효과 트랜지스터는,
    드리프트층의 제1 주표면상의 n형 반도체재료의 채널영역을 포함해 버퍼층에서 옆으로 떨어져 있고, 수평접합 필드효과 트랜지스터의 버퍼층과 채널영역 위의 n형 반도체재료의 소스영역에서도 떨어져 있는 드리프트층의 제1 주표면 위의 돌출 영역들;
    상기 돌출영역들에 인접하게 드리프트층 위에 위치하고, 드리프트층 및 채널영역과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
    소스영역 위의 저항접합부;를 포함하며,
    상기 드리프트층이 기판의 제1 주표면 위에 있고, 제1 주표면 반대쪽의 기판의 제2 주표면에 전기접속부가 있는 것을 특징으로 하는 모노리딕 집적회로.
  12. 제10항 또는 제11항에 있어서, 상기 드리프트층과 제1 주표면 사이에 n형 반도체재료의 드레인층이 위치하는 것을 특징으로 하는 모노리딕 집적회로.
  13. 제10항 또는 제11항에 있어서,
    수평접합 필드효과 트랜지스터의 소스영역과 수직접합 필드효과 트랜지스터의 금속층 사이에 있는 제1 전기접속부;
    수평접합 필드효과 트랜지스터의 금속층과 버퍼층 사이에 있는 제2 전기접속부; 및
    수평접합 필드효과 트랜지스터의 드레인영역과 수직접합 필드효과 트랜지스터의 소스영역 사이에 있는 제3 전기접속부;를 더 포함하는 것을 특징으로 하는 모노리딕 집적회로.
  14. 제10항 또는 제11항에 있어서, 수평접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것을 특징으로 하는 모노리딕 집적회로.
  15. 제10항 또는 제11항에 있어서, 수직접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것을 특징으로 하는 모노리딕 집적회로.
  16. 수평접합 필드효과 트랜지스터(LJFET)와 수직접합 필드효과 트랜지스터(VJFET)를 갖는 모노리딕 집적회로에 있어서:
    상기 수평접합 필드효과 트랜지스터는,
    드리프트 층의 제1 주표면의 일부분에 형성된 p형 반도체재료의 버퍼층;
    버퍼층의 일부분이 노출되도록 버퍼층과 어긋나게 버퍼층 위에 있는 n형 반도체재료의 채널층;
    채널층 위에 서로 간격을 두고 배치된 n형 반도체재료의 이산 소스영역과 드레인 영역;
    소스영역과 드레인영역 사이의 채널층에 형성되고, 채널층과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
    상기 소스영역, 드레인영역, 및 버퍼층의 노출부 위의 저항접합부;를 포함하고,
    상기 수직접합 필드효과 트랜지스터는,
    드리프트층의 제1 주표면상의 n형 반도체재료의 채널영역을 포함해 버퍼층에서 옆으로 떨어져 있고, 수평접합 필드효과 트랜지스터의 버퍼층과 채널영역 위의 n형 반도체재료의 소스영역에서도 떨어져 있는 드리프트층의 제1 주표면 위의 돌출 영역들;
    상기 돌출영역들에 인접하게 드리프트층 위에 위치하고, 드리프트층 및 채널영역과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
    소스영역 위의 저항접합부;를 포함하며,
    상기 드리프트층이 기판의 제1 주표면 위에 있고, 제1 주표면 반대쪽의 기판의 제2 주표면에 전기접속부가 있는 것을 특징으로 하는 모노리딕 집적회로.
  17. 제15항에 있어서, 상기 드리프트층과 제1 주표면 사이에 n형 반도체재료의 드레인층이 위치하는 것을 특징으로 하는 모노리딕 집적회로.
  18. 제15항에 있어서, 수평접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것을 특징으로 하는 모노리딕 집적회로.
  19. 제15항에 있어서, 수직접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것을 특징으로 하는 모노리딕 집적회로.
  20. 수평접합 필드효과 트랜지스터(LJFET)와 수직접합 필드효과 트랜지스터(VJFET)를 갖는 모노리딕 집적회로에 있어서:
    상기 수평접합 필드효과 트랜지스터는,
    드리프트 층의 제1 주표면의 일부분에 형성된 p형 반도체재료의 버퍼층;
    버퍼층의 일부분이 노출되도록 버퍼층과 어긋나게 버퍼층 위에 있는 n형 반도체재료의 채널층;
    채널층 위에 서로 간격을 두고 배치된 n형 반도체재료의 이산 소스영역과 드레인 영역;
    소스영역과 드레인영역 사이의 채널층에 형성되고, 채널층과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
    상기 소스영역, 드레인영역, 및 버퍼층의 노출부 위의 저항접합부;를 포함하고,
    상기 수직접합 필드효과 트랜지스터는,
    드리프트층의 제1 주표면상의 n형 반도체재료의 채널영역을 포함해 버퍼층에서 옆으로 떨어져 있고, 수평접합 필드효과 트랜지스터의 버퍼층과 채널영역 위의 n형 반도체재료의 소스영역에서도 떨어져 있는 드리프트층의 제1 주표면 위의 돌출 영역들;
    상기 돌출영역들에 인접하게 드리프트층 위에 위치하고, 드리프트층 및 채널영역과 함께 금속반도체 정류접합부를 형성하는 금속층; 및
    소스영역 위의 저항접합부;를 포함하며,
    상기 드리프트층이 기판의 제1 주표면 위에 있고, 제1 주표면 반대쪽의 기판의 제2 주표면에 전기접속부가 있는 것을 특징으로 하는 모노리딕 집적회로.
  21. 제20항에 있어서, 상기 드리프트층과 제1 주표면 사이에 n형 반도체재료의 드레인층이 위치하는 것을 특징으로 하는 모노리딕 집적회로.
  22. 제20항에 있어서, 수평접합 필드효과 트랜지스터의 소스영역과 수직접합 필드효과 트랜지스터의 금속층 사이에 있는 제1 전기접속부;
    수평접합 필드효과 트랜지스터의 금속층과 버퍼층 사이에 있는 제2 전기접속부; 및
    수평접합 필드효과 트랜지스터의 드레인영역과 수직접합 필드효과 트랜지스터의 소스영역 사이에 있는 제3 전기접속부;를 더 포함하는 것을 특징으로 하는 모노리딕 집적회로.
  23. 제20항에 있어서, 수평접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것을 특징으로 하는 모노리딕 집적회로.
  24. 제20항에 있어서, 수직접합 필드효과 트랜지스터를 둘러싸는 p형 반도체재료의 링이 드리프트층 안에 형성되는 것을 특징으로 하는 모노리딕 집적회로.
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