KR20100047983A - 동작영역이 넓은 디지털제어발진기 - Google Patents

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Abstract

해상도를 유지하면서 동작영역의 크기에 상관없이 최대 동작주파수를 유지하는 디지털제어발진기를 개시한다. 상기 디지털제어발진기는, 위상보정블록, 코어스블록 및 파인블록을 구비한다. 상기 위상보정블록은 위상제어신호 및 제4클록신호에 응답하여 PLL신호 및 상기 PLL신호와 위상과 주파수가 동일한 제1클록신호를 생성한다. 상기 코어스블록은 m(m은 정수)비트의 코어스 A제어신호 및 (m-1)비트의 코어스 B제어신호에 응답하여, 상기 PLL신호 및 상기 제1클록신호를 일정시간 지연시킨 제2클록신호 및 제3클록신호를 생성한다. 상기 파인블록은 n(n은 정수)비트의 제1파인제어신호 및 n비트의 제2파인제어신호에 응답하여 상기 제2클록신호 및 상기 제3클록신호에 보간법을 적용하여 상기 제4클록신호를 생성한다.
디지털제어발진기, 보간법,

Description

동작영역이 넓은 디지털제어발진기{Digital controlled oscillator with wide dynamic range}
본 발명은 디지털제어 발진기에 관한 것으로, 특히 해상도 및 최고 동작주파수를 유지하면서도 동작 영역을 넓힐 수 있는 디지털제어 발진기에 관한 것이다.
올 디지털 위상고정루프(all digital phase locked loop)는, 반도체 제조 공정의 발전과 낮은 공급전원에서 작동하는 시스템의 증가로 인해, 아날로그 방식의 위상고정루프를 대체하는 장치로 연구되고 있다. 현재 위상고정루프는 다양한 용도의 시스템에 클록 신호를 공급하는 기능 블록으로 사용되고 있기 때문에, 올 디지털 위상고정루프의 동작 범위를 증가시켜야 할 필요가 있다.
일반적으로 디지털 위상고정루프의 동작 영역을 결정하는 것은 디지털 위상고정루프에 내장된 디지털제어 발진기(digitally controlled oscillator)이다. 디지털제어 발진기는 직렬로 연결된 홀수 개의 인버터(inverter)를 구비하는 지연스테이지(delay stage)를 구비하며, 지연스테이지로부터 출력되는 지연신호를 지연스테이지의 입력으로 피드백(feedback) 시킴으로서 발진 신호를 생성한다. 발진 신호의 위상(phase) 및 주파수(frequency)는 지연스테이지에서 지연되는 시간을 디지털 제어신호를 이용하여 조정함으로서 가능하다.
도 1은 종래의 디지털제어 발진기의 일실시예이다.
도 1을 참조하면, 디지털제어 발진기(100)는 홀수 개의 지연스테이지(110~130)를 구비한다. 각각의 지연스테이지(110~130)는 병렬로 연결된 3상 인버터(tri-state inverter)를 구비하며, 각 지연스테이지의 지연시간은 병렬로 연결된 3상 인버터들 중 동작하는 3상 인버터의 개수를 조절함으로서 이루어진다. 3번째 지연스테이지(130)의 출력(clock output)을 첫 번째 지연스테이지(110)의 입력으로 피드백 시켜 발진 신호(Clock output)를 생성시킨다.
도 2는 종래의 디지털제어 발진기의 다른 일실시예이다.
도 2를 참조하면, 디지털제어 발진기(200)는 코어스블록(210, 220) 및 파인블록(230)을 구비한다.
코어스블록(210, 220)은 직렬로 연결된 복수 개의 지연성분들(211~214)을 구비하는 지연스테이지(210) 및 m(m은 정수) 비트의 제1제어신호(CON1)에 응답하여 지연스테이지(210)로부터 출력되는 서로 다른 지연시간을 가지는 복수 개의 지연신호들 중 하나를 선택하는 멀티플렉서(220)를 구비한다. 파인블록(230)은 n(n은 정수) 비트의 제2제어신호(CON2)에 응답하여 멀티플렉서(220)로부터 출력되는 지연신호의 위상을 반전 시키고 지연시킨 후 지연스테이지(210)로 피드백 시킨다.
각각의 지연성분(211~214)은 2개의 인버터를 직렬로 연결시킨 버퍼(buffer)로 구현되는 것이 일반적이다. 이 경우 코어스블록(210, 220)의 최소 지연시간변동단위는 버퍼의 지연시간 즉 인버터의 지연시간의 2배가 된다.
파인블록(230)에서는 n비트의 제2제어신호(CON2)에 따라 회로의 구성(configuration)을 바꿈으로서 지연시간을 미세하게 조정한다. 코어스블록(210, 220)의 최소 지연시간변동단위보다 크거나 같아야 하므로, 파인블록(230)에서 조절이 가능한 지연시간의 범위는 버퍼의 지연시간 즉 인버터의 지연시간의 2배 보다 크거나 같다.
도 3은 종래의 디지털제어 발진기의 또 다른 일실시예이다.
도 3을 참조하면, 디지털제어 발진기(300)는 디지털아날로그변환기(310) 및 전압제어발진기(320)를 구비한다. 디지털제어 발진기(300)는 아날로그 방식의 전압제어발진기(320)를 사용하기 위하여 디지털아날로그변환기(310)가 도입된 것이다.
도 1 내지 도 3에 도시된 3종류의 종래의 디지털제어 발진기에서 발진기의 동작영역을 넓히는 경우 일반적으로 동작주파수가 낮아지는 경향이 있다.
도 1에 도시된 디지털제어발진기(100)의 경우 동작영역을 확장하기 위해 지연스테이지를 구성하는 병렬로 연결된 3상 인버터의 개수를 증가시키면, 각 지연스테이지의 부하 커패시턴스(load capacitance)가 증가하게 되어 결국 최대 동작주파수는 감소하게 된다. 도 2에 도시된 발진기(200)의 경우 코어스블록(210, 220)을 구성하는 지연스테이지(210)의개수를 늘려야 하므로 멀티플렉서(220)의 팬 인(fan-in) 값이 증가하여 멀티플렉서(220)의 지연시간이 증가하게 된다. 도 3에 도시된 발진기(300)의 경우 전압제어발진기의 동작영역을 늘려야 하는데 이 때 회로의 특성상 동작주파수가 감소하게 된다.
본 발명이 해결하고자 하는 기술적과제는, 해상도를 유지하면서 동작영역의 크기에 상관없이 최대 동작주파수를 유지하는 디지털제어발진기를 제공하는데 있다.
상기 기술적과제를 이루기 위한 본 발명에 따른 디지털제어발진기는, 위상보정블록, 코어스블록 및 파인블록을 구비한다. 상기 위상보정블록은 위상제어신호 및 제4클록신호에 응답하여 PLL신호 및 상기 PLL신호와 위상과 주파수가 동일한 제1클록신호를 생성한다. 상기 코어스블록은 m(m은 정수)비트의 코어스 A제어신호 및 (m-1)비트의 코어스 B제어신호에 응답하여, 상기 PLL신호 및 상기 제1클록신호를 일정시간 지연시킨 제2클록신호 및 제3클록신호를 생성한다. 상기 파인블록은 n(n은 정수)비트의 제1파인제어신호 및 n비트의 제2파인제어신호에 응답하여 상기 제2클록신호 및 상기 제3클록신호에 보간법을 적용하여 상기 제4클록신호를 생성한다.
본 발명에 따른 디지털제어발진기는 해상도를 유지하면서 동작영역의 크기에 상관없이 최대 동작주파수를 유지할 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
본 발명에서는 보간법(interpolation)을 사용하여 해상도를 유지하면서 동작 영역의 크기에 상관없이 최대 동작주파수를 유지하는 디지털제어발진기에 대한 것이므로 이해를 돕기 위해 본 발명에서 사용하는 보간법의 개념에 대하여 설명한다.
도 4는 본 발명에서 사용되는 보간법을 설명하기 위한 회로도와 파형도이다.
도 4를 참조하면, 회로는 수신된 2개의 입력신호(INB, INA)를 이용하여 3종류의 출력신호(OUTA, OUTAB, OUTB)를 생성한다. 여기서 제2입력신호(INB)는 제1입력신호(INA)와 위상은 동일하지만 지연시간(tINV) 만큼 늦은 신호이다. 2개의 입력신호(INB, INA)가 2개의 인버터가 병렬로 연결된 회로(410, 430)에 전달되면 각각 2개의 출력신호(OUTA, OUTB)를 생성하게 된다. 여기서 도 4에 도시된 인버터들의 전기적인 특성이 동일하다고 가정할 때 2개의 출력신호(OUTA, OUTB)도 동일한 지연시간(tINV) 만큼의 차이를 두고 출력될 것이다.
2개의 입력신호(INB, INA)가 각각 인가되는 인버터(420)의 출력을 서로 연결시켰을 때의 인버터의 출력신호(OUTAB)는, 병렬로 연결된 인버터들로부터 출력되는 2개의 출력신호(OUTA, OUTB) 중 하나인 제1출력신호(OUTA)에 비해 하프지연시간(
Figure 112008075449247-PAT00001
) 정도 늦고 제2출력신호(OUTB)에 비해 하프지연시간(
Figure 112008075449247-PAT00002
) 정도 빠르다.
상술한 바와 같이 일정한 위상차를 가지는 두 개의 입력을 이용하여, 상기 일정한 위상차의 중간 정도의 위상차가 있는 신호를 생성하는 기법을 보간법이라 한다. 상술한 바와 같은 보간법을 이용하여 지연 스테이지의 지연시간을 조절하면 최소 지연시간 변동단위를 절반으로 줄일 수 있다.
상술한 바와 같은 보간법을 적용하는 본 발명의 핵심아이디어에 대하여 설명한다.
디지털제어 발진기는 넓은 동작 영역을 위해 일반적으로 코어스블록(coarse block)과 파인블록(fine block)으로 나눈다. 디지털제어 발진기의 최대 동작주파수는 코어스블록의 최소지연시간과 파인블록의 최소지연시간의 합의 두 배의 역수 값이다. 따라서 최대 동작주파수를 유지하기 위해서는 코어스블록과 파인블록의 최소지연시간을 유지하여야 한다.
일반적으로 코어스블록의 출력은 멀티플렉서를 통해서 파인블록으로 전달되므로 코어스블록의 동작영역이 증가함에 따라 멀티플렉서의 지연시간이 증가하여 코어스블록의 최소지연시간이 증가하게 된다. 따라서 코어스블록에서 3상 인버터(tri-state inverter)를 사다리(ladder) 구조로 배열하면, 코어스블록의 동작영역에 상관없이 코어스블록의 모든 노드의 로딩 커패시턴스 값이 일정하게 유지됨과 동시에 멀티플렉서를 사용하지 않아도 되므로 코어스블록의 동작영역에 상관없이 코어스블록의 최소지연시간을 최소화시킬 수 있다.
특히 사다리 구조의 코어스블록에 보간법을 적용할 경우, 코어스블록의 최소 지연시간 변동단위를 종래에 비해 절반으로 줄일 수 있고 이는 파인블록의 변동 가능한 지연시간영역을 감소시킬 수 있게 되어 결국 파인블록의 최소지연시간을 감소시킬 수 있으므로, 결국 디지털제어 발진기의 최대동작주파수를 늘릴 수 있다.
도 5는 본 발명에 따른 디지털제어 발진기의 블록다이어그램이다.
도 5를 참조하면, 디지털제어 발진기(500)는, 위상보정블록(510), 코어스블록(520) 및 파인블록(530)을 구비한다.
위상보정블록(510)은 위상제어신호(DISABLE) 및 파인블록(530)로부터 출력되는 제4클록신호(CLK4)에 응답하여 PLL신호(PLLCLK) 및 PLL신호(PLLCLK)와 위상과 주파수가 동일한 제1클록신호(CLK1)를 생성하는 제1노어게이트(511) 및 제2노어게이트(512)를 구비한다. 제1노어게이트(511)는 위상제어신호(DISABLE) 및 제4클록신호(CLK4)에 대해 노어 연산(nor operation)을 수행하여 PLL신호(PLLCLK)를 생성한다. 제2노어게이트(512)는 위상제어신호(DISABLE) 및 제4클록신호(CLK4)에 대해 노어 연산을 수행하여 제1클록신호(CLK1)를 생성한다.
코어스블록(520)은 m(m은 정수)비트(bit)의 코어스 A제어신호(COAR_A) 및 (m-1)비트의 코어스 B제어신호(COAR_B)에 응답하여, PLL신호(PLLCLK) 및 제1클록신호(CLK1)를 일정시간 지연시킨 제2클록신호(CLK2) 및 제3클록신호(CLK3)를 생성하는 홀수배수 지연체인블록(521) 및 짝수배수 지연체인블록(522)을 구비한다. 홀수배수 지연체인블록(521)은 m비트의 코어스 A제어신호(COAR_A)에 응답하여 PLL신호(PLLCLK)에 단위지연시간(unit delay time)의 홀수 배의 지연시간을 추가한 제2클록신호(CLK2)를 생성한다. 짝수배수 지연체인블록(522)은 (m-1)비트의 코어스 B제어신호(COAR_B)에 응답하여 제1클록신호(CLK1)에 보간법을 적용하여 제3클록신호(CLK3)를 생성하며, 제3클록신호(CLK3)는 제1클록신호(CLK1)에 단위지연시간의 짝수 배의 지연시간을 추가한 신호가 된다.
단위지연시간은 홀수배수 지연체인블록(521) 및 짝수배수 지연체인블록(522)을 구성하여 입력신호를 일정한 시간만큼 지연시키는데 사용되는 지연소자의 전기적 특성에 의해 결정된다. 단위지연시간에 대한 자세한 설명은 후술할 것이다.
파인블록(530)은 n(n은 정수)비트의 제1파인제어신호(FCB) 및 n비트의 제2파인제어신호(FC)에 응답하여 제2클록신호(CLK2) 및 제3클록신호(CLK3)에 보간법을 적용하여 제4클록신호(CLK4)를 생성하는 제1미세조정지연블록(531) 및 제2미세조정블록(532)을 구비한다.
제1미세조정지연블록(531)은 제1파인제어신호(FCB)에 응답하여 제2클록신호(CLK2)를 일정시간 지연시킨다. 제2미세조정블록(532)은 제2파인제어신호(FC)에 응답하여 제3클록신호(CLK3)를 일정시간 지연시킨다. 이 때 제1미세조정지연블록(531) 및 제2미세조정지연블록(532)의 출력단자는 공통으로 연결되어 제4클록신호(CLK4)를 생성한다. 제4클록신호(CLK4)는 일정시간 지연된 제2클록신호(CLK2) 및 일정시간 지연된 제3클록신호(CLK3)에 보간법이 적용된 신호이다. 이 부분에 대해서는 도 4에서 이미 설명하였으므로 더 이상 설명하지 않는다.
이하에서는 도 5에 도시된 본 발명에 따른 디지털제어 발진기의 내부 구성요소 및 구성회로에 대하여 자세하게 설명한다.
도 6은 본 발명에 따른 디지털제어 발진기에서 사용되는 제1형 3상 인버터의 회로 및 심벌을 나타낸다.
도 6을 참조하면, 제1형 3상 인버터는, 2개의 인버팅 트랜지스터(MP0, MN0) 및 지연조절부(611)를 구비한다.
P형 인버팅 트랜지스터(MP0)의 일 단자는 제1전원전압(VDD)에 연결되고 게이트 단자에 입력신호(IN)가 인가된다. N형 인버팅 트랜지스터(MN0)의 일 단자는 제2전원전압(VSS)에 연결되고 게이트 단자에 입력신호(IN)가 인가된다.
지연조절부(611)는 P형 인버팅 트랜지스터(MP0)의 다른 일 단자 및 N형 인버팅 트랜지스터(MN0)의 다른 일 단자를 연결하며, 제1형 3상 인버터의 지연시간을 조절하며, 제0제어신호(C0) 및 제0역제어신호(C0B)에 응답하여 동작하는 4개의 지연조절 트랜지스터(MP1, MP2, MN1, MN2)를 구비한다.
제1P형 지연조절 트랜지스터(MP1)의 일 단자는 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제0역제어신호(C0B)가 인가된다. 제2P형 지연조절 트랜지스터(MP2)의 일 단자는 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제0역제어신호(C0B)가 인가된다.
제1N형 지연조절 트랜지스터(MN1)의 일 단자는 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제0제어신호(C0)가 인가된다. 제2N형 지연조절 트랜지스터(MN2)의 일 단자는 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제0제어신호(C0)가 인가된다.
여기서 제0역제어신호(C0B)는 제0제어신호(C0)와 크기(Amplitude)는 동일하 고 위상(Phase)은 서로 반대인 신호이다. 예를 들어 제0역제어신호(C0B)가 제2전원전압(VSS) 또는 제2전원전압(VSS)에 가까운 전압 준위를 가지는 경우 제0제어신호(C0)는 제1전원전압(VDD) 또는 제1전원전압(VDD)에 가까운 값을 가지게 된다. 이 경우, 4개의 지연조절 트랜지스터(MP1, MP2, MN1, MN2)는 모두 턴 온(turn on)되므로 제1형 3상 인버터(610)는 정상적인 인버터로 동작하게 된다. 반대로 제0제어신호(C0)가 접지전압(GND) 또는 접지전압(GND)에 가까운 전압준위를 가지는 경우에는 4개의 지연조절 트랜지스터(MP1, MP2, MN2, MN2)가 모두 턴 오프 되기 때문에 제1형 3상 인버터(610)의 출력(OUT)은 이전에 가지고 있던 전압준위를 그대로 유지하게 된다.
상기의 기술에서, 병렬로 연결된 2개의 P형 트랜지스터(MP1, MP2) 및 병렬로 연결된 2개의 N형 트랜지스터(MN1, MN2)가 서로 직렬로 연결되어 제1형 3상 인버터(610)의 지연시간을 조절하므로, 상기 4개의 트랜지스터를 지연조절트랜지스터라고 정의하여 사용하였다.
부재번호 620은 제1형 3상 인버터의 심벌(symbol)이다.
제1전원전압(VDD)은 제2전원전압(VSS)에 비해 상대적으로 높은 전압준위를 가지며, 제2전원전압(VSS)은 접지전압(GND)으로 대체할 수도 있다.
도 7은 본 발명에 따른 디지털제어 발진기에서 사용되는 제2형 3상 인버터의 회로 및 심벌을 나타낸다.
도 7을 참조하면, 제2형 3상 인버터는, 2개의 인버팅 트랜지스터(MP0, MN0) 및 4개의 지연조절 트랜지스터(MP1, MP2, MN1, MN2)를 포함하는 지연조절부(711)를 구비한다.
도 7에 도시된 제2형 3상 인버터(710)가 도 6에 도시된 제1형 3항 인버터(610)와 다른 점은, 병렬로 연결된 2개의 P형 지연조절 트랜지스터(MP1, MP2)의 게이트에 서로 다른 2개의 역제어신호(C1B, C2B)가 각각 인가되며, 병렬로 연결된 2개의 N형 지연조절 트랜지스터(MN1, MN2)의 게이트에 서로 다른 2개의 제어신호(C1, C2)가 인가된다는 것이다.
제1역제어신호(C1B)는 제1제어신호(C1)와 크기는 동일하고 위상은 반대가 되며, 제2역제어신호(C2B)는 제2제어신호(C2)와 크기는 동일하고 위상은 반대가 된다. 제1제어신호(C1)와 제2제어신호(C2)가 제1전원전압(VDD)과 동일하거나 제1전원전압(VDD)과 가까운 전압준위를 가지는 경우 그리고 제1전원전압(VSS)과 동일하거나 제1전원전압(VSS)과 가까운 전압준위를 가지는 경우 에는 도 6에 도시된 제1형 3상 인버터(610)와 동일한 전기적 특징을 가진다.
그러나 제1제어신호(C1)와 제2제어신호(C2) 중 하나의 신호만이 제1전원전압(VSS) 또는 제1전원전압(VDD)과 동일하거나 가까운 전압준위를 가지는 경우에는 지연의 양이 달라진다. 즉, 병렬로 연결된 2개의 지연조절 트랜지스터 중 하나의 트랜지스터만 턴 온 되는 경우, 두 개의 지연조절 트랜지스터가 모두 턴 온 되는 경우에 비해 입력신호에 대한 지연의 량이 크게 된다. 따라서 제2형 3상 인버터(710)의 경우 제1제어신호(C1) 및 제2제어신호(C2)를 조정함으로써 지연 값을 다르게 할 수 있다는 점이 제1형 3상 인버터(610)와 다른 점이다.
부재번호 720은 제2형 3상 인버터의 심벌이다.
도 8은 도 5에 도시된 홀수배수 지연체인블록의 회로도이다.
도 8을 참조하면, 홀수배수 지연체인블록(521)은, 제1중간 인버터(810, IM11), 제1홀수배수 지연체인회로(820), 제2홀수배수 지연체인회로(830), 제m홀수배수 지연체인회로(840) 및 클로징 지연체인회로(850)를 구비한다.
제1중간 인버터(IM11)는 PLL신호(PLLCLK)를 수신하는 단자와 제2클록신호(CLK2)를 출력하는 단자 사이에 배치된다.
제1홀수배수 지연체인회로(820)는 제1중간 인버터(IM11)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(IL11), 제2중간 인버터(IM12) 및 제1오른쪽 인버터(IR11)를 구비한다.
제2홀수배수 지연체인회로(830)는 제2중간 인버터(IM12)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인버터(IL12), 제3중간 인버터(미도시, IM13) 및 제2오른쪽 인버터(IR12)를 구비한다.
제m홀수배수 지연체인회로(840)는 제m중간 인버터(IM1m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(IL1m), 제(m+1)중간 인버터(IM1(m+1)) 및 제m오른쪽 인버터(IR1m)를 구비한다.
클로징 지연체인회로(850)는 제(m+1)중간 인버터(IM1(m+1))의 입출력단자 사이 에 직렬로 연결된 제(m+1)왼쪽 인버터(IL1(m+1)) 및 제(m+1)오른쪽 인버터(IR1(m+1))를 구비한다.
m이 1(one)인 경우가 제1홀수배수 지연체인회로(820)이므로, m이 2인 경우인 제2홀수배수 지연체인회로(830) 이를 일반항으로 표시하면 제m홀수배수 지연체인회로(840)와 같이 표시할 수 있다.
도 8에 도시된 홀수배수 지연체인블록은 도 6에 도시된 제1형 3상 인버터가 사용된다. 제1형 3상 인버터는 하나의 제어신호에 응답하여 동작한다.
여기서 제1중간 인버터(IM11), 제2중간 인버터(IM12) 내지 제m중간 인버터(IM1m)는, 제0코어스 A역제어신호(COAR_AB[0]), 제1코어스 A역제어신호(COAR_AB[1]) 내지 제(m-1)코어스 A역제어신호(COAR_AB[m-1])에 각각 응답하여 동작한다.
제1왼쪽 인버터(IL11), 제2왼쪽 인버터(IL12) 내지 제m왼쪽 인버터(IL1m)는, 제0코어스 A제어신호(COAR_A[0]), 제1코어스 A제어신호(COAR_A[1]) 내지 제(m-1)코어스 A제어신호(COAR_A[m-1])에 각각 응답하여 동작한다.
제1오른쪽 인버터(IR11), 제2오른쪽 인버터(IR12) 내지 제m오른쪽 인버터(IR1m)는, 제0코어스 A제어신호(COAR_A[0]), 제1코어스 A제어신호(COAR_A[1]) 내지 제(m-1)코어스 A제어신호(COAR_A[m-1])에 각각 응답하여 동작한다.
제m홀수배수 지연체인회로(840)를 구성하는 제(m+1)중간 인버터(IM1(m+1))는 제어신호가 제1전원전압(VDD)이므로 항상 턴 온(turn on) 되어 있다.
클로징 지연체인회로(850)를 구성하는 제(m+1)왼쪽 인버터(IL1(m+1)) 및 제(m+1)오른쪽 인버터(IR1(m+1))는 제어신호가 제2전원전압(VSS)이므로 항상 턴 오프(turn off)되어 있다. 상기와 같이 항상 턴 오프 되어있는 제(m+1)왼쪽 인버터(IL1(m+1)) 및 제(m+1)오른쪽 인버터(IR1(m+1))를 제(m+1)중간 인버터(IM1(m+1))에 병렬로 연결시킴으로서 다른 지연체인회로와 부하의 균형(load balance)을 이루도록 한다.
도 9는 코어스 A제어신호에 따른 홀수배수 지연체인블록의 회로도이다.
도 9의 가장 위쪽에 도시된 회로는 모든 코어스 제어신호가 논리로우("0(zero)") 상태일 때를 나타내며, 이 때 제0코어스 A역제어신호(COAR_AB[0]) 내지 제(m-1)코어스 A역제어신호(COAR_AB[m-1])는 논리하이("1(one)")가 되므로 제1중간 인버터(IM11) 내지 제m중간 인버터(IM1m)는 정상적으로 동작한다. 그러나 제0코어스 A제어신호(COAR_A[0])가 논리로우 상태이므로 제1왼쪽 인버터(IL11) 및 제1오른쪽 인버터(IR11)는 하이 임피던스(high impedance)가 된다. 따라서 다른 3상 인버터의 동작 여부에 관계없이 2개의 노드(PLLCLK, CLK2)에서 본 홀수배수 지연체인블록은 도 9의 가장 위쪽과 같은 회로의 형태를 가지게 된다. 이 경우 제2클록신호(CLK2)는 PLL신호(PLLCLK)에 제1형 3상 인버터 1개(홀수배수)의 지연시간이 포함된다는 것을 의미한다.
위쪽에서 두 번째로 도시된 회로는 제0코어스 A제어신호(COAR_A[0]) 만 논리하이 상태가 되고 다른 코어스 제어신호는 논리로우 상태를 가질 때를 나타낸다. 이 때 제1중간 인버터(IM11)는 하이 임피던스 상태가 되고, 제1왼쪽 인버터(IL11) 제2중간 인버터(IM12) 및 제1오른쪽 인버터(IR11)는 정상적으로 동작한다. 제2왼쪽 인버터(IL12) 및 제2오른쪽 인버터(IR12)는 하이 임피던스(high impedance)가 되며 나머지 중간 인버터의 동작에 관계없이 두 번째와 같은 회로의 형태를 가지게 된다. 이 경우 제2클록신호(CLK2)는 PLL신호(PLLCLK)에 제1형 3상 인버터 3개(홀수배수)의 지연시간이 포함된다는 것을 의미한다.
위쪽에서 세 번째로 도시된 회로는 제0코어스 A제어신호(COAR_A[0]) 및 제1코어스 A제어신호(COAR_A[1])가 논리하이 상태로 되고 나머지 코어스 A제어신호는 모두 논리로우 상태일 때를 나타낸다. 이 경우 제2클록신호(CLK2)는 PLL신호(PLLCLK)에 제1형 3상 인버터 5개(홀수배수)의 지연시간이 포함된다는 것을 의미한다.
마지막으로 도시된 회로는 제0코어스 A제어신호(COAR_A[0]) 내지 제(m-1)코어스 A제어신호(COAR_A[m-1])가 모두 논리하이 상태일 때를 나타낸다. 이 경우 제2클록신호(CLK2)는 PLL신호(PLLCLK)에 제1형 3상 인버터 (2m+1)개(홀수배수)의 지연시간이 포함된다는 것을 의미한다.
도 8 및 도 9를 참조하면, 선택되는 코어스 A제어신호의 값에 따라 두 개의 노드(PLLCLK, CLK2) 사이에는 항상 홀수개의 인버터만이 정상적으로 연결되므로, 홀수배수 지연체인블록으로부터 출력되는 제2클록신호(CLK2)는 입력신호인 PLL신호(PLLCLK)에 3상 인버터의 지연시간의 홀수배수 만큼의 지연시간을 추가한 신호라는 것을 알 수 있다.
3상 인버터의 연결형태가 사다리 모양인 지연체인블록에 있어서, 사다리의 왼쪽 가지(branch)에 배치된 3상 인버터들의 부하 커패시턴스(load capacitance)와 오른쪽 가지에 배치된 3상 인버터들의 부하 커패시턴스는 약간 차이가 난다. 따라서 왼쪽 가지에 있는 3상 인버터의 지연시간과 중앙 및 오른쪽에 있는 3상 인버터의 지연시간 사이에는 약간의 차이가 발생하게 된다. 왼쪽 가지에 있는 3상 인버터의 지연시간은 RON(2CG+CJ)이고 가운데와 오른쪽 가지에 있는 3상 인버터의 지연시간은 RON(CG+2CJ)이다. 여기서 RON은 3상 인버터의 턴 온 저항 값이고 CG는 3상 인버터의 입력 게이트 커패시턴스이고 CJ는 3상 인버터의 출력 접합(junction) 커패시턴스이다.
이 때 홀수배수 지연체인블록의 출력노드가 홀수배수 지연체인블록에서 사용된 3상 인버터와 같은 크기의 3상태 인버터의 입력에 연결되었다면, 홀수배수 지연체인블록의 지연시간은 RON(CG+2CJ), RON(4CG+5CJ), RON(7CG+8CJ) ~ RON((3m+1)CG+(3m+2)CJ) 중에 하나가 된다. 이러한 지연시간 값들은 특정한 값의 정확한 홀수 배는 아니지만 그 지연시간 간의 간격은 3RON(CG+CJ)으로 일정하므로 본 발명의 핵심아이디어의 본질을 감소시키지는 않는다.
도 10은 도 5에 도시된 짝수배수 지연체인블록의 회로도이다.
도 10을 참조하면, 짝수배수 지연체인블록(522)은 제1중간 인버터(1010, IM21), 제1짝수배수 지연체인회로(1020), 제2짝수배수 지연체인회로(1030), 제m짝수배수 지연체인회로(1040) 및 클로징 지연체인회로(1050)를 구비한다.
제1중간 인버터(1010, IM21)는 제1클록신호(CLK1)를 수신하는 단자와 제3클록신호(CLK3)를 출력하는 단자 사이에 배치된다.
제1짝수배수 지연체인회로(1020)는 제1중간 인버터(IM21)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(IL21), 제2중간 인버터(IM22) 및 제1오른쪽 인버터(IR21)를 구비한다.
제2짝수배수 지연체인회로(1030)는 제2중간 인버터(IM22)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인버터(IL22), 제3중간 인버터(IM23) 및 제2오른쪽 인버터(IR22)를 구비한다.
제m짝수배수 지연체인회로(1040)는 제m중간 인버터(IM2m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(IL2m), 제(m+1)중간 인버터(IM2(m+1)) 및 제m오른쪽 인버터(IR2m)를 구비한다.
클로징 지연체인회로(1050)는 제(m+1)중간 인버터(IM2(m+1))의 입출력단자 사 이에 직렬로 연결된 제(m+1)왼쪽 인버터(IL2(m+1)) 및 제(m+1)오른쪽 인버터(IR2(m+1))를 구비한다.
m이 1(one)인 경우가 제1짝수배수 지연체인회로(1020)이므로, m이 2인 경우인 제2짝수배수 지연체인회로(1030)이며 이를 일반항으로 표시하면 제m짝수배수 지연체인회로(1040)와 같이 표시할 수 있다.
도 10에 도시된 짝수배수 지연체인블록은 도 7에 도시된 제2형 3상 인버터가 사용되며, 제2형 3상 인버터는 두 개의 제어신호에 응답하여 동작한다.
제1중간 인버터(1010, IM21)는 제0코어스 B역제어신호(COAR_BB[0]) 및 제2전원전압(VSS)에 응답하여 동작한다. 제2중간 인버터(IM22)는 제1코어스 B역제어신호(COAR_BB[1]) 및 제0코어스 B역제어신호(COAR_BB[0])에 응답하여 동작한다. 제(m-1)중간 인버터(IM2(m-1))는 제(m-2)코어스 B역제어신호(COAR_BB[m-2]) 및 제(m-3)코어스 B역제어신호(COAR_BB[m-3])에 응답하여 동작한다. 제m중간 인버터(IM2m)는 제1전원전압(VDD) 및 제(m-2)코어스 B역제어신호(COAR_BB[m-2])에 응답하여 동작한다. 제(m+1)중간 인버터(IM2(m+1))는 제1전원전압(VDD) 및 제1전원전압(VDD)에 응답하여 동작한다.
왼쪽 인버터(IL21 ~ IL2(m+1))는 두 개의 제어신호가 동일하다.
제1왼쪽 인버터(IL21)는 제1전원전압(VDD)에 응답하여 동작한다. 제2왼쪽 인 버터(IL22) 내지 제m왼쪽 인버터(IL2m)는 제0코어스 B제어신호(COAR_B[0]) 내지 제(m-2)코어스 B제어신호(COAR_B[m-2])에 각각 응답하여 동작한다. 제(m+1)왼쪽 인버터(IL2(m+1))는 제2전원전압(VSS)에 응답하여 동작한다.
제1오른쪽 인버터(IR21)는 제1전원전압(VDD) 및 제0코어스 B제어신호(COAR_B[0])에 응답하여 동작한다. 제2오른쪽 인버터(IR22)는 제0코어스 B제어신호(COAR_B[0]) 및 제1코어스 B제어신호(COAR_B[1])에 응답하여 동작한다. 제(m-1)오른쪽 인버터(IR2(m-1))는 제(m-3)코어스 B제어신호(COAR_B[m-3]) 및 제(m-2)코어스 B제어신호(COAR_B[m-2])에 응답하여 동작한다. 제m오른쪽 인버터(IR2m)는 제(m-2)코어스 B제어신호(COAR_B[m-2]) 및 제2전원전압(VSS)에 응답하여 동작한다. 제(m+1)오른쪽 인버터(IR2(m+1))는 제2전원전압(VSS) 및 제2전원전압(VSS)에 응답하여 동작한다.
제m짝수배수 지연체인회로(1040)를 구성하는 제(m+1)중간 인버터(IM2(m+1))는 두 개의 제어신호가 모두 제1전원전압(VDD)이므로 항상 턴 온(turn on) 되어 있다. 클로징 지연체인회로(1050)를 구성하는 제(m+1)왼쪽 인버터(IL2(m+1)) 및 제(m+1)오른쪽 인버터(IR2(m+1))는 제어신호가 제2전원전압(VSS)이므로 항상 턴 오프(turn off)되어 있다.
상기와 같이 항상 턴 오프 되어 있는 제(m+1)왼쪽 인버터(IL2(m+1)) 및 제(m+1)오른쪽 인버터(IR2(m+1))를 제(m+1)중간 인버터(IM2(m+1))에 병렬로 연결시킴으로서 다른 지연체인회로와 부하의 균형(load balance)을 이루도록 한다.
도 11은 코어스 B제어신호에 따른 짝수배수 지연체인블록의 회로도이다.
도 11의 가장 위쪽에 도시된 회로는 모든 코어스 B제어신호가 논리로우("0(zero)") 상태일 때를 나타낸다.
제1중간 인버터(IM21)는 논리하이 상태인 제0코어스 B역제어신호(COAR_BB[0]) 및 논리로우 상태인 제2전원전압(VSS)에 의해 동작한다. 두 개의 제어신호 중 하나만 논리하이 상태이므로 이러한 상태를 하프 턴 온(half turn on) 상태(H)라고 정의하며, 이 경우 두 개의 제어신호가 모두 논리하이 상태인 완전 턴 온(fully turn on) 상태에 비해 제1중간 인버터(IM21)의 지연 값이 크다.
제1왼쪽 인버터(IL21)는 논리하이 상태인 제1전원전압(VDD)에 응답하여 동작하므로 항상 완전 턴 온 상태(F)가 된다.
제2중간 인버터(IM22)는 논리하이 상태인 제0코어스 B역제어신호(COAR_BB[0]) 및 논리하이 상태인 제1코어스 B역제어신호(COAR_BB[1])에 응답하여 동작하므로, 완전 턴 온 상태(F)가 된다.
제1오른쪽 인버터(IR21)는 논리하이 상태인 제1전원전압(VDD) 및 논리로우인 제0코어스 B제어신호(COAR_B[0])에 응답하여 동작하므로 하프 턴 온 상태(H)가 된다.
제2왼쪽 인버터(IL22)는 논리로우 상태인 제0코어스 B제어신호(COAR_B[0])에 의해 동작하고, 제2오른쪽 인버터(IR22)는 논리로우 상태인 제0코어스 B제어신호(COAR_B[0]) 및 논리로우 상태인 제1코어스 B제어신호(COAR_B[1])에 응답하여 동작하므로 모두 하이 임피던스 상태(X)가 되므로 제2왼쪽 인버터(IL22) 및 제2오른쪽 인버터(IR22) 상부의 인버터들에 대해서는 더 이상 고려할 필요가 없다. 여기서 인버터가 하이 임피던스 상태로 된다는 것은 인버터로서 동작하지 않는다는 것을 의미한다.
따라서 2개의 노드(CLK1, CLK3)에서 보면, 제1중간 인버터(IM21)와 직렬로 연결된 3개의 인버터(IL21, IM22, IR21)가 서로 병렬로 연결되어 있다. 이 구조의 특성에 대해서는 도 12에 후술한다.
결론적으로 말하면, 제3클록신호(CLK3)는 제1클록신호(CLK1)에 제2형 3상 인버터의 지연시간의 2배(짝수배수)의 지연시간이 추가된다.
도 11의 위쪽에서 두 번째 도시된 회로는, 제0코어스 B제어신호(COAR_B[0]) 만 논리하이 상태가 되고 다른 코어스 제어신호는 논리로우 상태를 가질 때를 나타낸다. 따라서 제0코어스 B역제어신호(COAR_BB[0])는 논리로우 상태가 된다.
이 경우 제1중간 인버터(IM21)는 논리로우 상태인 제0코어스 B역제어신호(COAR_BB[0]) 및 논리로우 상태인 제2전원전압(VSS)에 의해 동작하므로 임피던스 상태(X)가 된다.
제1왼쪽 인버터(IL21)는 항상 완전 턴 온 상태(F)이고, 제1오른쪽 인버터(IR21)는 논리하이 상태인 제1전원전압(VDD) 및 논리하이 상태인 제0코어스 B제어신호(COAR_B[0])에 응답하여 동작하므로 항상 완전 턴 온 상태(F)가 된다. 제2중간 인버터(IM22)는 논리하이 상태인 제1코어스 B역제어신호(COAR_BB[1]) 및 논리로우 상태인 제0코어스 B역제어신호(COAR_BB[0])에 응답하여 동작하므로 하프 턴 온(H) 상태가 된다.
제2왼쪽 인버터(IL22)는 논리하이 상태인 제0코어스 B제어신호(COAR_B[0])에 응답하여 동작하므로 항상 완전 턴 온 상태(F)가 된다. 제3중간 인버터(IM23)는 논리하이 상태인 제2코어스 B역제어신호(COAR_BB[2]) 및 논리하이 상태인 제1코어스 B역제어신호(COAR_BB[1])에 응답하여 동작하므로 완전 턴 온 상태(F)가 된다. 제2오른쪽 인버터(IR22)는 논리하이 상태인 제0코어스 B제어신호(COAR_B[0]) 및 논리로우 상태인 제1코어스 B제어신호(COAR_B[1])에 응답하여 동작하므로 하프 턴 온 상태(H)가 된다.
제3왼쪽 인버터(IL23)는 논리로우 상태인 제2코어스 B제어신호(COAR_B[2])에 응답하여 동작하고, 제3오른쪽 인버터(IR23)는 논리로우 상태인 제1코어스 B제어신호(COAR_B[1]) 및 제2코어스 B제어신호(COAR_B[2])에 응답하여 동작하므로, 모두 하이 임피던스 상태(X)가 되므로 상부에 위치하는 제2형 3상 인터버의 동작을 고려할 필요가 없다.
이러한 구조에 있어서, 제3클록신호(CLK3)는 제1클록신호(CLK1)에 제2형 3상 인버터의 지연시간의 4배(짝수배수)의 지연시간이 추가된다.
위쪽에서 세 번째로 도시된 회로는, 제0코어스 B제어신호(COAR_B[0]) 및 제1코어스 B제어신호(COAR_B[1])가 논리하이 상태로 되고 나머지 코어스 B제어신호는 모두 논리로우 상태일 때를 나타낸다. 이러한 구조에 있어서, 제3클록신호(CLK3)는 제1클록신호(CLK1)에 제2형 3상 인버터의 지연시간의 6배(짝수배수)의 지연시간이 추가된다.
마지막으로 도시된 회로는 제0코어스 B제어신호(COAR_B[0]) 내지 제(m-2)코어스 B제어신호(COAR_B[m-2])가 논리하이 상태일 때를 나타낸다. 이러한 구조에 있어서, 제3클록신호(CLK3)는 제1클록신호(CLK1)에 제2형 3상 인버터의 지연시간의 2m배(짝수배수)의 지연시간이 추가된다.
도 10 및 도 11을 참조하면, 선택되는 코어스 B제어신호의 값에 따라 짝수배수 지연체인블록으로부터 출력되는 제3클록신호(CLK3)는 입력신호인 제1클록신호(CLK1)에 3상 인버터의 지연시간의 짝수배수 만큼의 지연시간을 추가한 신호라는 것을 알 수 있다.
도 12는 보간법이 적용된 짝수배수 지연체인블록의 일부 회로를 나타낸다.
도 12를 참조하면, 입력단자(in)와 출력단자(inter) 사이에 한 개의 제2형 3상 인버터(1210)와 직렬로 연결된 3개의 제2형 3상 인버터(1220~1240)가 병렬로 연결되어 있다.
제2형 3항 인버터 한 개의 지연시간을 단위지연시간이라고 가정할 때, 한 개 및 세 개의 인버터 세 개의 지연시간은 모두 홀수배수의 단위지연시간을 가진다. 도 4 및 이에 대한 설명을 참조하면, 1배 및 3배의 단위지연시간이 출력되는 출력단자를 서로 연결하는 경우, 2배의 단위지연시간으로 보간된다(interpolate)는 것을 알 수 있다. 도 10 및 도 11에 도시된 회로에는 이러한 보간법이 적용되어 단위지연시간의 짝수배수의 지연시간을 가지는 신호를 출력한다.
도 13은 도 5에 도시된 미세조정지연블록의 회로도이다.
도 13에 도시된 미세조정지연블록(1300)은 도 5에 도시된 2개의 미세조정블록(531, 532) 중 하나의 블록을 나타낸다. 도 5에 도시된 2개의 미세조정블록(531, 532)은, 입력되는 신호가 각각 홀수배수의 지연시간이 포함된 신호(CLK2)와 짝수배수의 지연시간이 포함된 신호(CLK3)로 서로 차이가 있고, 홀수배수의 지연시간이 포함된 신호(CLK2)에 대해서는 제1파인제어신호(FCB)로 그리고 짝수배수의 지연시간이 포함된 신호(CLK3)에 대해서는 제2파인제어신호(FC)로 제어한다는 점 이외에 내부회로는 동일하다. 여기서 제1파인제어신호(FCB) 및 제2파인제어신호(FC)는 서로 크기는 동일하고 위상이 서로 반대가 되는 신호이다. 이러한 점을 감안하여 미세조정지연블록(1300)에 대하여 설명한다.
미세조정지연블록(1300)은 2개의 인버터(inv1, inv2) 및 제3형 3상 인버터를 구비한다. 제3형 3상 인버터는 P형 인버팅 트랜지스터(MP1), N형 인버팅 트랜지스터(MN1) 및 지연조절부(1310)를 구비한다.
제1인버터(inv1) 및 제2인버터(inv2)는 입력신호(CLK_IN)를 버퍼링한다.
P형 인버팅 트랜지스터(MP1)는 일 단자가 제1전원전압(VDD)에 연결되고 게이 트에 버퍼링된 입력신호(CLK_MID)가 인가된다. N형 인버팅 트랜지스터(MN1)는 일 단자가 제2전원전압(VSS)에 연결되고 게이트에 버퍼링된 입력신호(CLK_MID)가 인가된다.
지연조절부(1310)는 P형 인버팅 트랜지스터(MP1)의 다른 일 단자 및 N형 인버팅 트랜지스터(MN1)의 다른 일 단자 사이에 직렬로 연결된 P형 모스트랜지스터 및 N형 모스트랜지스터를 각각 구비하는 복수 개의 지연조절블록(1311~1314)을 구비한다.
제1지연조절블록(1311)은 일 단자가 P형 인버팅 트랜지스터(MP1)의 다른 일 단자에 연결되고 다른 일 단자로 출력신호(CLK_OUT)를 생성하는 P형 모스트랜지스터 및 일 단자가 N형 인버팅 트랜지스터(MN1)의 다른 일 단자에 연결되고 다른 일 단자로 출력신호(CLK_OUT)를 생성하는 N형 모스트랜지스터를 구비한다. 두 개의 모스트랜지스터의 게이트에 인가되는 신호는 크기는 동일하고 위상은 서로 반대가 되는 신호(CON[0], CONB[0])가 각각 인가되므로, 제1파인제어신호(FCB)의 논리상태에 따라 동시에 턴 온 되어 3상 인버터가 정상적으로 동작하게 하거나, 동시에 턴 오프 되어 3상 인버터가 하이 임피던스 상태가 되도록 한다.
나머지 지연조절블록(1312~1314)의 구성도 동일하므로 여기서는 설명을 생략한다.
정상적으로 턴 온 된 지연조절블록(1312~1314) 각각은 일정한 턴 온 저항 성분으로 치환할 수 있다. P형 인버팅 트랜지스터(MP1)의 다른 일 단자 및 N형 인버팅 트랜지스터(MN1)의 다른 일 단자 사이에 병렬로 연결되므로, 정상적으로 턴 온 된 지연조절블록(1312~1314)의 개수를 조절함으로서 미세조정지연블록(1300)의 지연성분의 양을 조절하게 된다.
도 5를 참조하면, 2개의 미세조정블록(531, 532)의 출력이 서로 연결되어 제4클록신호(CLK4)를 생성하므로, 2개의 미세조정블록(531, 532)의 출력에 보간법을 적용한다. 따라서 도 5에 도시된 파인블록(530)의 등가회로가 가능하다.
첫 번째 인버터(inv1)를 구성하는 N형 모스트랜지스터 및 P형 모스트랜지스터의 사이즈(size)는 제1형 3상 인버터 및 제2형 3상 인버터에서 사용되는 N형 모스트랜지스터(MN0) 및 P형 모스트랜지스터(MP0)와 동일하다. 이는 홀수배수 지연체인블록의 출력단자와 짝수배수 지연체인블록의 출력단자의 부하 커패시턴스 값을 일치시키기 위함이다.
도 14는 도 5에 도시된 파인블록의 등가회로이다.
도 14를 참조하면, 파인블록(1400)은 제1파인셀(1420) 및 제2파인셀(1430)을 구비한다. 입력신호(FINE_IN)는 한편으로는 제1파인셀(1420)에는 직접 전달되고, 다른 한 편으로는 단위지연시간블록(1410)을 거치면서 단위지연시간 만큼 지연되어 제2파인셀(1430)에 전달된다. 여기서 단위지연시간블록(1410)은, 보간법을 적용함으로서, 도 5에 도시된 2개의 미세조정블록(531, 532)의 입력의 위상차이에 해당하는 지연시간성분을 입력신호(FINE_IN)에 추가하는 기능을 수행한다. 제1파인셀(1420) 및 제2파인셀(1430)의 출력단자는 공통으로 연결되어 출력신호(FINE_OUT)를 생성한다.
여기서 제1파인셀(1420) 및 제2파인셀(1430)은 도 5에 도시된 제1미세조정지 연블록(531) 및 제2미세조정지연블록(532)에 각각 대응된다. 또한 단위지연시간블록(1410)은 코어스블록(520)에 대응되며, 이 부분에 대해서는 도 15의 설명에서 다시 언급할 것이다.
도 13을 참조하면, 파인셀을 구성하는 3상 인버터의 최소 지연 값을 최소화하기 위해 3상 인버터에서 지연조절블록(1311~1314)을 구성하는 모든 N형 모스트랜지스터의 게이트의 폭(W)과 길이(L)의 비(W/L)는 동일하고, 그 값은 N형 모스트랜지스터(MN1)의 게이트의 폭과 길이의 비(W/L)의 1/n이다. 여기서 n은 설계자에 의해 결정되는 임의의 정수이다. 마찬가지로, 지연조절블록(1311~1314)을 구성하는 모든 P형 모스트랜지스터의 게이트의 폭(W)과 길이(L)의 비(W/L)는 동일하고, 그 값은 P형 모스트랜지스터(MP1)의 게이트의 폭과 길이의 비(W/L)의 1/n이다.
도 15는 코어스 제어코드에 따른 홀수배수 지연체인블록 및 짝수배수 지연체인블록에서의 지연시간을 나타낸다.
도 15를 참조하면, 코어스 제어코드(coarse control code)가 0(zero)일 때, 홀수배수 지연체인블록의 지연시간은 단위지연시간(TDINV)이고, 짝수배수 지연체인블록의 지연시간은 단위지연시간(TDINV)의 2배가 된다. 코어스 제어코드가 1(one)일 때, 홀수배수 지연체인블록의 지연시간은 단위지연시간(TDINV)의 3배가 되고, 짝수배수 지연체인블록의 지연시간은 이전과 동일하게 단위지연시간(TDINV)의 2배가 된다. 코어스 제어코드가 2(two)일 때, 홀수배수 지연체인블록의 지연시간은 이전과 동일하게 단위지연시간(TDINV)의 3배 그대로이고, 짝수배수 지연체인블록의 지연시간은 단위지연시간(TDINV)의 4배가 된다. 여기서 단위지연시간(TDINV)은 홀수배수 지연체인블록 및 짝수배수 지연체인블록을 구성하는 3상 인버터의 지연시간과 동일한 시간이다.
코어스 제어코드가 한 스텝 변할 때 홀수배수 지연체인블록 및 짝수배수 지연체인블록 중 하나의 지연시간만 변하게 되는데, 이렇게 함으로써 홀수배수 지연체인블록 및 짝수배수 지연체인블록 사이의 제어코드 도달시간의 차이에 의해 발생하는 글리치(glitch)를 방지할 수 있다.
즉, 코어스 제어코드가 2에서 3으로 변할 때, 홀수배수 지연체인블록을 구동하는 코어스 A제어신호의 상태는 변하고(CA[0]→CA[0], CA[1]), 짝수배수 지연체인블록을 구동하는 코어스 B제어신호의 상태는 변하지 않는다(CB[0]→CB[0]). 반면에, 코어스 제어코드가 3에서 4로 변할 때, 홀수배수 지연체인블록을 구동하는 코어스 A제어신호의 상태는 변하지 않고(CA[0], CA[1]→CA[0], CA[1]), 짝수배수 지연체인블록을 구동하는 코어스 B제어신호의 상태는 변한다(CB[0]→CB[0], CB[1]).
각각의 제어코드에 따라 결정되는 홀수배수 지연체인블록 및 짝수배수 지연체인블록의 지연시간의 차이는 항상 단위지연시간(TDINV)으로 3상 인버터의 지연시간과 동일하다. 이는 디지털제어 발진기의 출력에서 코어스블록의 최소 지연시간 변동단위가 3상 인버터의 지연시간과 동일하게 된다는 것을 의미한다.
홀수배수 지연체인블록 및 짝수배수 지연체인블록의 지연시간의 차이는 항상 단위지연시간(TDINV)이므로, 도 14에 도시된 바와 같이, 코어스블록을 단위지연시간(TDINV)으로 대체할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래의 디지털제어 발진기의 일실시예이다.
도 2는 종래의 디지털제어 발진기의 다른 일실시예이다.
도 3은 종래의 디지털제어 발진기의 또 다른 일실시예이다.
도 4는 본 발명에서 사용되는 보간법을 설명하기 위한 회로도와 파형도이다.
도 5는 본 발명에 따른 디지털제어 발진기의 블록다이어그램이다.
도 6은 본 발명에 따른 디지털제어 발진기에서 사용되는 제1형 3상 인버터의 회로 및 심벌을 나타낸다.
도 7은 본 발명에 따른 디지털제어 발진기에서 사용되는 제2형 3상 인버터의 회로 및 심벌을 나타낸다.
도 8은 도 5에 도시된 홀수배수 지연체인블록의 회로도이다.
도 9는 코어스 A제어신호에 따른 홀수배수 지연체인블록의 회로도이다.
도 10은 도 5에 도시된 짝수배수 지연체인블록의 회로도이다.
도 11은 코어스 B제어신호에 따른 짝수배수 지연체인블록의 회로도이다.
도 12는 보간법이 적용된 짝수배수 지연체인블록의 일부 회로를 나타낸다.
도 13은 도 5에 도시된 미세조정지연블록의 회로도이다.
도 14는 도 5에 도시된 파인블록의 등가회로이다.
도 15는 코어스 제어코드에 따른 홀수배수 지연체인블록 및 짝수배수 지연체인블록에서의 지연시간을 나타낸다.

Claims (11)

  1. 위상제어신호(DISABLE) 및 제4클록신호(CLK4)에 응답하여 PLL신호(PLLCLK) 및 상기 PLL신호(PLLCLK)와 위상과 주파수가 동일한 제1클록신호(CLK1)를 생성하는 위상보정블록(510);
    m(m은 정수)비트의 코어스 A제어신호(COAR_A) 및 (m-1)비트의 코어스 B제어신호(COAR_B)에 응답하여, 상기 PLL신호(PLLCLK) 및 상기 제1클록신호(CLK1)를 일정시간 지연시킨 제2클록신호(CLK2) 및 제3클록신호(CLK3)를 생성하는 코어스블록(520); 및
    n(n은 정수)비트의 제1파인제어신호(FCB) 및 n비트의 제2파인제어신호(FC)에 응답하여 상기 제2클록신호(CLK2) 및 상기 제3클록신호(CLK3)에 보간법을 적용하여 상기 제4클록신호(CLK4)를 생성하는 파인블록(530)을 구비하는 것을 특징으로 하는 디지털제어 발진기.
  2. 제1항에 있어서, 상기 위상보정블록(510)은,
    상기 위상제어신호(DISABLE) 및 상기 제4클록신호(CLK4)에 대해 노어 연산(nor operation)을 수행하여 상기 PLL신호(PLLCLK)를 생성하는 제1노어게이트(511) 및
    상기 위상제어신호(DISABLE) 및 상기 제4클록신호(CLK4)에 대해 노어 연산을 수행하여 상기 제1클록신호(CLK1)를 생성하는 제2노어게이트(512)를 구비하는 것을 특징으로 하는 디지털제어 발진기.
  3. 제1항에 있어서, 상기 코어스블록(520)은,
    m비트의 상기 코어스 A제어신호(COAR_A)에 응답하여 상기 PLL신호(PLLCLK)에 단위지연시간(unit delay time)의 홀수배수의 지연시간을 추가한 상기 제2클록신호(CLK2)를 생성하는 홀수배수 지연체인블록(521) 및
    상기 (m-1)비트의 코어스 B제어신호(COAR_B)에 응답하여 상기 제1클록신호(CLK1)에 보간법을 적용하여 상기 제3클록신호(CLK3)를 생성하는 짝수배수 지연체인블록(522)을 구비하며,
    상기 제3클록신호(CLK3)는 상기 제1클록신호(CLK1)에 단위지연시간의 짝수배수의 지연시간을 추가한 신호인 것을 특징으로 하는 디지털제어 발진기.
  4. 제3항에 있어서, 상기 홀수배수 지연체인블록(521)은,
    상기 PLL신호(PLLCLK)를 수신하는 단자와 상기 제2클록신호(CLK2)를 출력하는 단자 사이에 배치되는 제1중간 인버터(IM11, 810);
    상기 제1중간 인버터(IM11)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(IL11), 제2중간 인버터(IM12) 및 제1오른쪽 인버터(IR11)를 구비하는 제1홀수배수 지연체인회로(820);
    상기 제2중간 인버터(IM12)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인 버터(IL12), 제3중간 인버터(미도시, IM13) 및 제2오른쪽 인버터(IR12)를 구비하는 제2홀수배수 지연체인회로(830);
    제m중간 인버터(IM1m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(IL1m), 제(m+1)중간 인버터(IM1(m+1)) 및 제m오른쪽 인버터(IR1m)를 구비하는 제m홀수배수 지연체인회로(840); 및
    상기 제(m+1)중간 인버터(IM1(m+1))의 입출력단자 사이에 직렬로 연결된 제(m+1)왼쪽 인버터(IL1(m+1)) 및 제(m+1)오른쪽 인버터(IR1(m+1))를 구비하는 클로징 지연체인회로(850)를 구비하며,
    상기 제1중간 인버터(IM11), 상기 제2중간 인버터(IM12) 내지 상기 제m중간 인버터(IM1m)는, 제0코어스 A역제어신호(COAR_AB[0]), 제1코어스 A역제어신호(COAR_AB[1]) 내지 제(m-1)코어스 A역제어신호(COAR_AB[m-1])에 각각 응답하여 동작하며,
    상기 제1왼쪽 인버터(IL11), 상기 제2왼쪽 인버터(IL12) 내지 상기 제m왼쪽 인버터(IL1m)는, 제0코어스 A제어신호(COAR_A[0]), 제1코어스 A제어신호(COAR_A[1]) 내지 제(m-1)코어스 A제어신호(COAR_A[m-1])에 각각 응답하여 동작하고,
    상기 제1오른쪽 인버터(IR11), 상기 제2오른쪽 인버터(IR12) 내지 상기 제m오른쪽 인버터(IR1m)는, 상기 제0코어스 A제어신호(COAR_A[0]), 상기 제1코어스 A제어 신호(COAR_A[1]) 내지 상기 제(m-1)코어스 A제어신호(COAR_A[m-1])에 각각 응답하여 동작하며,
    상기 모든 인버터는 제1형 3상 인버터인 것을 특징으로 하는 디지털제어 발진기.
  5. 제4항에 있어서, 제0제어신호(C0)에 응답하여 동작하는 상기 제1형 3상인버터는,
    일 단자가 제1전원전압(VDD)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 P형 인버팅 트랜지스터(MP0);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 N형 인버팅 트랜지스터(MN0); 및
    상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자 및 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자를 연결하며, 하나의 제어신호(C0)에 응답하여 상기 제1형 3상 인버터의 지연시간을 조절하는 지연조절부(611)를 구비하는 것을 특징으로 하는 디지털제어 발진기.
  6. 제5항에 있어서, 상기 지연조절부(611)는,
    일 단자가 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제0역제어신호(C0B)가 인가되는 제1P형 지연조절 트랜지스터(MP1);
    일 단자는 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 상기 제0역제어신호(C0B)가 인가되는 제2P형 지연조절 트랜지스터(MP2);
    일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제0제어신호(C0)가 인가되는 제1N형 지연조절 트랜지스터(MN1); 및
    일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 상기 제0제어신호(C0)가 인가되는 제2N형 지연조절 트랜지스터(MN2)를 구비하며,
    상기 제0역제어신호(C0B)는 상기 제0제어신호(C0)와 크기(Amplitude)는 동일하고 위상(Phase)은 서로 반대인 신호인 것을 특징으로 하는 디지털제어 발진기.
  7. 제3항에 있어서, 상기 짝수배수 지연체인블록(522)은,
    상기 제1클록신호(CLK1)를 수신하는 단자와 상기 제3클록신호(CLK3)를 출력하는 단자 사이에 배치되는 제1중간 인버터(1010, IM21);
    상기 제1중간 인버터(IM21)의 입출력단자 사이에 직렬로 연결된 제1왼쪽 인버터(IL21), 제2중간 인버터(IM22) 및 제1오른쪽 인버터(IR21)를 구비하는 제1짝수배수 지연체인회로(1020);
    상기 제2중간 인버터(IM22)의 입출력단자 사이에 직렬로 연결된 제2왼쪽 인 버터(IL22), 제3중간 인버터(IM23) 및 제2오른쪽 인버터(IR22)를 구비하는 제2짝수배수 지연체인회로(1030);
    상기 제m중간 인버터(IM2m)의 입출력단자 사이에 직렬로 연결된 제m왼쪽 인버터(IL2m), 제(m+1)중간 인버터(IM2(m+1)) 및 제m오른쪽 인버터(IR2m)를 구비하는 제m짝수배수 지연체인회로(1040); 및
    상기 제(m+1)중간 인버터(IM2(m+1))의 입출력단자 사이에 직렬로 연결된 제(m+1)왼쪽 인버터(IL2(m+1)) 및 제(m+1)오른쪽 인버터(IR2(m+1))를 구비하는 클로징 지연체인회로(1050)를 구비하며,
    상기 제1중간 인버터(1010, IM21)는 제0코어스 B역제어신호(COAR_BB[0]) 및 제2전원전압(VSS)에 응답하여 동작하며, 상기 제2중간 인버터(IM22)는 제1코어스 B역제어신호(COAR_BB[1]) 및 상기 제0코어스 B역제어신호(COAR_BB[0])에 응답하여 동작하며, 상기 제(m-1)중간 인버터(IM2(m-1))는 제(m-2)코어스 B역제어신호(COAR_BB[m-2]) 및 제(m-3)코어스 B역제어신호(COAR_BB[m-3])에 응답하여 동작하고, 상기 제m중간 인버터(IM2m)는 제1전원전압(VDD) 및 제(m-2)코어스 B역제어신호(COAR_BB[m-2])에 응답하여 동작하며, 상기 제(m+1)중간 인버터(IM2(m+1))는 제1전원전압(VDD) 및 제1전원전압(VDD)에 응답하여 동작하고,
    상기 제1왼쪽 인버터(IL21)는 제1전원전압(VDD)에 응답하여 동작하며, 상기 제2왼쪽 인버터(IL22) 내지 상기 제m왼쪽 인버터(IL2m)는 제0코어스 B제어신호(COAR_B[0]) 내지 제(m-2)코어스 B제어신호(COAR_B[m-2])에 각각 응답하여 동작하고, 상기 제(m+1)왼쪽 인버터(IL2(m+1))는 제2전원전압(VSS)에 응답하여 동작하고,
    상기 제1오른쪽 인버터(IR21)는 제1전원전압(VDD) 및 상기 제0코어스 B제어신호(COAR_B[0])에 응답하여 동작하고, 상기 제2오른쪽 인버터(IR22)는 상기 제0코어스 B제어신호(COAR_B[0]) 및 상기 제1코어스 B제어신호(COAR_B[1])에 응답하여 동작하며, 상기 제(m-1)오른쪽 인버터(IR2(m-1))는 제(m-3)코어스 B제어신호(COAR_B[m-3]) 및 제(m-2)코어스 B제어신호(COAR_B[m-2])에 응답하여 동작하고, 상기 제m오른쪽 인버터(IR2m)는 상기 제(m-2)코어스 B제어신호(COAR_B[m-2]) 및 제2전원전압(VSS)에 응답하여 동작하며, 상기 제(m+1)오른쪽 인버터(IR2(m+1))는 제2전원전압(VSS) 및 제2전원전압(VSS)에 응답하여 동작하며,
    상기 모든 인버터는 제2형 3상 인버터인 것을 특징으로 하는 디지털제어 발진기.
  8. 제7항에 있어서, 두 개의 제어신호에 응답하여 동작하는 상기 제2형 3상 인버터는,
    일 단자가 제1전원전압(VDD)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 P형 인버팅 트랜지스터(MP0);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트 단자에 입력신호(IN)가 인가되는 N형 인버팅 트랜지스터(MN0); 및
    상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자 및 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자를 연결하며, 두 개의 제어신호(C1, C2)에 응답하여 상기 제2형 3상 인버터의 지연시간을 조절하는 지연조절부(711)를 구비하는 것을 특징으로 하는 디지털제어 발진기.
  9. 제8항에 있어서, 상기 지연조절부(711)는,
    일 단자가 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제1역제어신호(C1B)가 인가되는 제1P형 지연조절 트랜지스터(MP1);
    일 단자가 상기 P형 인버팅 트랜지스터(MP0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트에 제2역제어신호(C2B)가 인가되는 제2P형 지연조절 트랜지스터(MP2);
    일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제1제어신호(C1)가 인가되는 제1N형 지연조절 트랜지스터(MN1); 및
    일 단자가 상기 N형 인버팅 트랜지스터(MN0)의 다른 일 단자에 연결되고 다른 일 단자는 출력신호(OUT)를 출력하는 출력단자에 연결되며 게이트 단자에는 제2제어신호(C2)가 인가되는 제2N형 지연조절 트랜지스터(MN2)를 구비하며,
    상기 제1역제어신호(C1B)는 상기 제1제어신호(C1)와 그리고 상기 제2역제어신호(C2B)는 상기 제2제어신호(C2)와 크기(Amplitude)는 동일하고 위상(Phase)은 서로 반대인 신호인 것을 특징으로 하는 디지털제어 발진기.
  10. 제1항에 있어서, 상기 파인블록(530)은,
    상기 제1파인제어신호(FCB)에 응답하여 상기 제2클록신호(CLK2)를 일정시간 지연시키는 제1미세조정지연블록(531); 및
    상기 제2파인제어신호(FC)에 응답하여 상기 제3클록신호(CLK3)를 일정시간 지연시키는 제2미세조정블록(532)을 구비하며,
    상기 제1미세조정지연블록(531) 및 상기 제2미세조정지연블록(532)의 출력단자는 공통으로 연결되어 상기 제4클록신호(CLK4)를 생성하는 것을 특징으로 하는 디지털제어 발진기.
  11. 제3항에 있어서,
    상기 코어스 A제어신호(COAR_A)의 상태가 변화할 때는 상기 코어스 B제어신호(COAR_B)의 상태가 변화하지 않고,
    상기 코어스 B제어신호(COAR_B)의 상태가 변화할 때는 상기 코어스 A제어신호(COAR_A)의 상태가 변화하지 않는 것을 특징으로 하는 디지털제어 발진기.
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