KR20100046184A

KR20100046184A - 증폭기 회로 및 증폭기 회로 형성 방법

Info

Publication number: KR20100046184A
Application number: KR1020107002878A
Authority: KR
Inventors: 마크 헨리 르야트
Original assignee: 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2010-05-06
Also published as: US7915953B2; CN101743688A; US20100148861A1; KR101370298B1; HK1143468A1; WO2009025665A1; TW200910758A; CN101743688B; TWI463791B

Abstract

일 실시예에서, 증폭기 회로는 증폭기 회로의 출력들 상의 팝 및 클릭 노이즈를 최소화하도록 형성된다. 증폭기 회로는 팝 및 클릭 노이즈를 최소화하기 위해 고 임피던스 상태로 증폭기 회로의 출력 스테이지를 배치하도록 구성된다. 다른 실시예에서, 증폭기 회로는 팝 및 클릭 노이즈를 최소화하기 위해 2개 증폭기들의 입력들을 서로 결합하도록 구성된다.

Description

증폭기 회로 및 증폭기 회로 형성 방법{AMPLIFIER CIRCUIT AND METHOD THEREFOR}

본 발명은 일반적으로 전자 장치에 관한 것이며, 특히 반도체 장치 및 구조체를 형성하는 방법에 관한 것이다.

과거에 반도체 산업은 오디오 증폭기를 형성하기 위해 다양한 방법들 및 회로들을 이용하였다. 이러한 오디오 증폭기들은 일반적으로 소리를 형성하기 위해 입력 신호를 수신하여 차동적으로 스피커를 구동하였다. 이러한 오디오 증폭기들의 예시들은 미국 특허 제5,939,938호(1999년 8월 17일, 발명자: Kalb 등), 및 미국 특허 제6,346,854호(2002년 2월 12일, 발명자: Christopher B. Heitoffl)에 개시되어 있다. 이러한 종래 오디오 증폭기들의 한가지 문제점은 턴 온(turn-on) 및 턴 오프(turn-off) 시간 동안 노이즈(noise)를 생성하는 턴 온 및 턴 오프 과도 현상(transient)이었다. 턴 온 및 턴 오프 과도 현상은 일반적으로 오디오 증폭기의 유용성을 저하시키는 팝(pop) 또는 클릭(click) 노이즈로서 언급되었다.

이에 따라, 턴 온 및 턴 오프 과도 현상과, 팝 및 클릭 노이즈를 감소시키는 증폭기를 갖추는 것이 바람직하다.

이러한 종래 오디오 증폭기들의 한가지 문제점은 턴 온(turn-on) 및 턴 오프(turn-off) 시간 동안 노이즈(noise)를 생성하는 턴 온 및 턴 오프 과도 현상(transient)이었다. 턴 온 및 턴 오프 과도 현상은 일반적으로 오디오 증폭기의 유용성을 저하시키는 팝(pop) 또는 클릭(click) 노이즈로서 언급되었다.

설명의 간단성 및 명료성을 위해, 도면들의 요소들이 비례축적될 필요는 없으며, 상이한 도면들에서 동일한 도면 부호들은 동일한 요소들을 나타낸다. 부가적으로, 공지된 단계들 및 요소들에 대한 설명들 및 세부 사항들은 설명의 간단성을 위해 생략했다. 본 발명에서 사용되는 전류 전달 전극은 MOS 트랜지스터의 소스 또는 드레인 또는 바이폴라 트랜지스터의 이미터 또는 콜렉터 또는 다이오드의 캐소드 또는 애노드와 같은 소자를 통해 전류를 전달하는 소자의 요소를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같이 소자를 통해 전류를 제어하는 소자의 요소를 의미한다.

비록 본 발명에서 소자는 소정의 N-채널 또는 P-채널 소자들로서 설명되었지만, 당업자들은 본 발명에 따라 상보형 소자들도 가능하다는 것을 인식할 수 있을 것이다. 본 발명에서 사용되는 ~동안(during), ~한편(while), 및 ~할 때(when)는 초기 동작에 따라 순간적으로 동작이 이루어지는 것을 의미하는 정확한 기간이 아니라, 초기 동작에 의해 개시되는 반응들 사이에 전파 지연과 같은 상당한 지연이 일부 존재할 수 있다는 것을 의미하는 것임을 당업자들은 이해할 것이다.

본 발명은 턴 온 및 턴 오프 과도 현상과, 팝 및 클릭 노이즈를 감소시키는 증폭기 회로 및 증폭기 회로 형성 방법을 제공한다.

도 1은 본 발명에 따른 증폭기 회로의 예시적인 실시예를 갖는 시스템의 일부분의 실시예를 개략적으로 도시하는 도면.
도 2는 본 발명에 따른 도 1의 증폭기 회로에 의해 형성된 신호들의 일부 상태들을 도시한 그래프.
도 3 내지 도 5는 본 발명에 따른 도 1의 증폭기 회로의 다른 상태들을 개략적으로 도시하는 도면들.
도 6은 본 발명에 따른 도 1의 증폭기 회로의 일부분들의 대안적인 실시예를 개략적으로 도시하는 도면.
도 7은 본 발명에 따른 도 1의 증폭기 회로의 일부분들의 다른 대안적인 실시예를 개략적으로 도시하는 도면.
도 8은 본 발명에 따른 다른 구성으로 도 1의 증폭기 회로를 사용하는 다른 시스템의 일부분의 실시예를 개략적으로 도시하는 도면.
도 9는 본 발명에 따른 다른 증폭기 회로의 예시적인 실시예를 갖는 다른 시스템의 일부분의 실시예를 개략적으로 도시하는 도면.
도 10은 본 발명에 따른 도 1의 증폭기 회로를 포함하는 반도체 장치의 확장 평면도.

도 1은 회로(25)에 의해 수신된 신호들을 증폭하고, 증폭된 신호로 부하(load)를 구동하기 위한 증폭기 회로(25)의 예시적인 실시예를 이용하는 증폭기 시스템(10)의 일부분의 실시예를 개략적으로 도시한다. 통상, 회로(25)는 오디오 신호들을 수신하고, 오디오 스피커(23)와 같은 오디오 부하를 구동한다. 증폭기 회로(25)는 전압 입력(26)과 전압 리턴(return)(27) 사이에서 DC 전압원(21)으로부터 전력을 수신한다. 이에 따라, 회로(25)는 단일 전압 전원으로부터 동작한다. 바이패스 캐패시터(bypass capacitor)(20)는 일반적으로 회로(25)의 동작을 위해 안정적인 기준 전압의 형성을 보조하도록 이용된다. 도 1에 도시된 예시적인 실시예에서, 시스템(10)은 차동 신호 소스(source)들(11, 12)에 의해 도시된 것과 같이 증폭되는 차동 입력 신호를 제공한다. 소스들(11, 12)은 통상 오디오 신호 소스들이다. 캐패시터들(14, 16)을 차단하는 것은 회로(25)의 입력들로부터 각각의 소스들(11, 12)의 DC 전압을 분리한다. 입력 저항들(15, 17)은 각각의 캐패시터들(14, 16)과 회로(25)에 대한 입력들 사이에 연결된다.

회로(25)는 신호 입력들(33, 34) 상에서 입력 신호들을 수신한다. 회로(25)는 또한 바이패스 입력(29), 턴 온 입력(30), 및 차동 출력들(31, 32)을 포함한다. 회로(25)는 바이패스 버퍼(35), 제 1 다중 스테이지 증폭기(60), 제 2 다중 스테이지 증폭기(50), 및 클록 제어 회로 또는 제어부(47)를 더 포함한다. 바이패스 버퍼(35)는 노드(37)에서 기준 전압을 형성하는 저항들(36, 38)을 사용하여 저항 분배기로서 형성되는 기준 전압원, 증폭기(40), 출력 저항(41), 스위치 트랜지스터(42)와 같은 스위치, 스위치 트랜지스터(43)와 같은 다른 스위치, 및 인버터(44)를 포함한다. 제 1 다중 스테이지 증폭기(60)는 입력 신호들을 증폭하고 스피커(23)의 부하를 구동하기 위해 충분한 이득 및 구동 장치를 제공하도록 피드백 요소들과 일련하여 서로 연결된 복수의 증폭기 스테이지들을 포함한다. 증폭기(60)는 트랜스컨덕턴스(trans-conductance) 증폭기와 같은 제 1 증폭기(61), 트랜스컨덕턴스 증폭기와 같은 출력 스테이지 증폭기(62), 및 출력 저항(66)을 포함한다. 외부 저항(18)은 출력(32)과 입력(34) 사이에 연결되고, 증폭기(60)에 대한 피드백 저항으로서 기능한다. 증폭기(50)는 트랜스컨덕턴스 증폭기와 같은 제 1 증폭기(51), 트랜스컨덕턴스 증폭기와 같은 출력 스테이지 증폭기(52), 및 피드백 저항(57)을 포함한다. 증폭기들(50, 60)이 2개의 스테이지의 증폭기들(51 및 52)(61 및 62)로 도시될지라도, 증폭기들(50, 60)은 증폭기들(51, 52) 및 증폭기들(61, 62)에 부가하여 임의의 수의 중간 증폭기 스테이지들을 포함할 수 있다. 출력 스테이지 증폭기들(51, 52)은 차동 증폭기 또는 단순한 일반적 이득 스테이지를 포함하는 다양한 구성을 가질 수 있다. 부가적으로, 출력 스테이지 증폭기들(52, 62)은 각각의 증폭기들(52, 62)의 출력 트랜지스터들을 제어하기 위해 사용되는 활성 제어 입력으로 각각 형성된다. 활성 제어 입력이 니게이트(negate)일 때, 증폭기들(52, 62)의 출력 트랜지스터들은 고 임피던스 상태로 증폭기들(52, 62)의 출력을 배치하도록 비활성이 되고, 이에 따라 증폭기들(52, 62)은 출력들(31, 32)을 구동하지 않는다. 활성 제어 신호가 어서트(assert)될 때, 증폭기들(52, 62)의 출력 트랜지스터들은 활성화되고, 이에 따라 증폭기들(52, 62)은 증폭기들(52, 62)에 대한 입력들 상의 신호들에 응답하여 출력들(31, 32)을 구동한다. 제어부(47)는 회로(25)의 시작 시퀀스를 제어하도록 사용되는 복수의 제어 신호들을 생성한다. 제어 신호들은 출력들(31, 32) 상에서 팝 및 클릭 노이즈를 최소화하기 위해, 회로(25)의 요소들의 일부의 동작을 연속하도록 이용되는 3개의 동작 상태들을 형성한다. 제어부(47)는 일반적으로 타이밍 기준 신호를 형성하는 클록 회로, 및 다른 동작 상태들의 시간 간격들을 형성하도록 타이밍 기준 신호를 사용하는 디지털 논리를 포함한다. 회로(25)는 또한 회로(25)의 시작 시퀀싱(sequencing)을 또한 보조하는 스위치 트랜지스터들(49, 55, 56, 64, 65)로서 구현되는 스위치들을 포함한다. 도 1의 예시적인 실시예에 도시되지 않았을지라도, 당업자는 제어부(47) 및 증폭기들(50, 60)과 같은 회로(25)의 대부분의 요소들은 입력(26)과 리턴(27) 사이에서 전력을 수신하도록 연결된다는 것을 이해할 것이다.

도 2는 회로(25)에 의해 형성된 일부 신호들의 일부 상태들을 도시한 플롯들을 갖는 그래프이다. 가로좌표는 시간을 나타내고, 세로좌표는 도시된 신호의 증가하는 진폭을 나타낸다. 플롯(70)은 회로(25)의 입력(30) 상의 턴 온 입력 신호(ON)를 도시한다. 플롯들(71, 72, 73, 74)은 제어부(47)의 출력들 상에 형성된 각각의 제어 신호들(C1, C2, C3, C4)을 도시한다. 이 설명은 도 1 및 도 2를 참조하여 이루어진다. 회로(25)가 입력(26)과 리턴(27) 사이에서 소스(21)로부터 전력을 수신하기 전에, 바이패스 캐패시터(20)는 방전되고, 입력 캐패시터들(14, 16)이 또한 방전된다. 회로(25)는 시작 시퀀스 동안 복수의 동작 상태들을 형성하도록 구성된다. 이러한 다른 동작 상태들은 스피커(23)에 의해 형성된 팝 및 클릭 노이즈를 최소화하도록 형성된다.

도 3은 회로(25)의 제 1 동작 상태 동안 시스템(10)을 개략적으로 도시한다. 도 3에서, 트랜지스터들(42, 43, 49, 55, 56, 64, 65)은 제어부(47)의 제어 신호들에 응답하여 각각의 트랜지스터들의 상태(활성 또는 비활성)를 나타내는 스위치들에 의해 설명된다. 도 2 및 도 3을 참조하면, 시간(T0)에서 소스(21)는 회로(25)에 전력을 인가하기 시작하고, 입력(30)은 턴 온하여 시작 시퀀스를 시작하도록 신호 회로(25)에 높게 구동된다. 캐패시터들(14, 16, 20)이 방전되기 때문에, 회로(25)는 캐패시터들을 충전해야만 하며, 이 때에 스피커(23)를 구동할 수 있는 출력들(31, 32) 상에 출력 신호들을 형성하는 것을 방지한다. ON 신호의 저(low)에서 고(high)로의 변이는 제어부(47)가 도 2의 시간(T0)과 시간(T1) 사이에 도시된 것과 같은 제 1 상태에서 신호들(C1, C2, C3, C4)을 두게 한다. 높은 ON 신호는 또한 버퍼(40)가 동작을 시작하는 것을 가능하게 한다. 이러한 제 1 상태에서, 신호들(C1, C2)은 저(low)이고, 신호들(C3, C4)은 고(high)이다. 낮은 C1 신호는 증폭기들(52, 62)의 출력을 비활성화하고, 고 임피던스 상태로 증폭기들(52, 62)의 출력을 두며, 이에 따라 증폭기들(52, 62)은 전류를 공급하지 않으며, 출력들(31, 32)로 구동하지 않는다. 이에 따라, 출력들(31, 32)은 구동되지 않고, 회로(25)는 스피커(23)를 통해 더 이상 노이즈를 생성하지 않는다. 증폭기들(52, 62)은 출력들이 고 임피던스 상태에 있고 출력들(31, 32)을 구동하지 않는다는 것을 나타내기 위해 점선으로 도시된다. 낮은 C2 신호는 트랜지스터들(56, 65)을 비활성화한다. 높은 C3 신호는 증폭기들(51, 61)의 각각의 반전 입력에 각각의 증폭기들(51, 61)의 출력을 연결하는 트랜지스터들(55, 64)을 활성화한다. 높은 C4 신호는 트랜지스터(42)를 활성화하고, 단일 이득 구성으로 증폭기(40)를 연결하는 트랜지스터(43)를 비활성화한다. 높은 C4 신호는 또한 증폭기(61)의 비반전 입력으로 증폭기(51)의 비반전 입력을 연결하는 트랜지스터(49)를 활성화한다. 이에 따라, 증폭기들(51, 61)은 폐 루프 팔로워(closed loop follower) 구성으로 연결된다. 이러한 구성에서, 증폭기들(51, 61)의 출력은 입력(29)의 전압을 따른다.

전압원(21)으로부터의 전압이 증가함에 따라, 저항들(36, 38)의 분배기는 노드(37) 상에서 증가하는 전압을 형성한다. 증폭기(40)는 노드(37)로부터 전압을 수신하고, 입력(29) 및 캐패시터(20)를 구동한다. 증폭기(40)는 캐패시터(20)를 구동하기 위해 충분한 전류 구동 특성을 갖고, 이에 따라 입력(29) 상의 전압은 노드(37)의 전압에 도달하고 시간(T0)과 시간(T1) 사이의 시간 간격의 일부분 내에서 안정되도록 입력(29)에서 전압에 대해 충분한 속도로 증가한다. 증폭기들(51, 61)의 팔로워 구성 때문에, 그리고 트랜지스터(49)가 활성이기 때문에, 캐패시터들(14, 16)은 또한 버퍼(35)가 입력(29) 상에서 형성하는 전압으로 충전된다. 이에 따라, 모든 캐패시터들은 동일한 시간 간격 상에서 동일한 전압으로 충전된다. 바람직한 실시예에서, 저항들(36, 38)은 대략 동일한 값들을 갖고, 이에 따라 노드(37) 상의 전압은 소스(21)에 의해 제공되는 전압의 대략 1/2이다.

이러한 구성에서, 스피커(23)를 가로질러 형성되는 신호에 대해 증폭기들(51, 61)의 출력들 상의 전압들의 불균형에서 결과하는 임의의 차동 신호의 이득은 스피커(23)의 저항 및 아래의 식에 의해 도시되는 것과 같은 저항들(66, 18)에 의해 설정된다.

V31-V32 = (V51-V61)(R23/(R66+2R18))

여기서,

V51-V61 = 증폭기(51)의 출력과 증폭기(61)의 출력 사이의 차동 전압;

V31-V32 = 출력(31)과 출력(32) 사이의 차동 전압;

R23 = 스피커(23)의 저항;

R18 = 저항(18)의 저항; 및

R66 = 저항(66)의 저항.

당업자라면 상기와 같은 이득은 출력(31)과 출력(32) 사이의 차동 출력 신호에 대한 입력(33)과 입력(34)의 차동 입력 신호 사이의 이득이라는 것을 이해할 것이다.

일 예시적인 실시예에서, 저항(66)은 2만(20,000) 옴이고, 저항(18)은 1만 옴(10,000) 옴이고, 스피커(23)의 저항은 대략 8 옴이다. 이에 따라, 상기 식은 다음과 같이 줄어든다.

V31-V32 = (V51-V61)(8/(20000+20000))

= (V51-V61)/5000.

따라서, 증폭기(51)와 증폭기(61)의 출력들 사이의 차동 신호가 있을지라도, 이득이 매우 작고, 이러한 신호는 들리지 않을 것이다.

제어부(47)는 원하는 동작 값에 도달하기 위해 입력(29) 상의 전압에 대해 충분한 시간 간격에서 제 1 동작 상태로 회로(25)를 유지하며, 회로(25)는 캐패시터들(14, 16, 20)을 노드(37) 상의 전압으로 충전한다. 제어부(47)는 임의의 전압 값들의 함수가 아닌 시간의 함수로서 시간 간격을 결정한다. 제어부(47)는 이어서 시작 시퀀스의 제 2 동작 상태로 회로(25)를 두기 위해 제어 신호들의 상태를 변경한다.

도 4는 회로(25)의 시작 시퀀스의 제 2 동작 상태 동안 시스템(10)을 개략적으로 도시한다. 도 4에서, 트랜지스터들(42, 43, 49, 55, 56, 64, 65)은 제어부(47)의 제어 신호들에 응답하는 각각의 트랜지스터들의 상태(활성 또는 비활성)를 나타내는 스위치들에 의해 설명된다. 도 2 및 도 4를 참조하면, 시간(T1)에서 제어부(47)는 제어 신호들(C1, C2, C4)을 고(high)로 가하고, 제어 신호(C3)를 저(low)로 가하여 제 2 동작 상태로 회로(25)를 둔다. 높은 C1 제어 신호는 증폭기들(52, 62)의 출력들을 활성화하고, 고 임피던스 상태로부터 출력들을 제거하며, 이에 따라 증폭기들(52, 62)은 각각의 출력들(31, 32)을 구동할 수 있다. 높은 C2 제어 신호는 낮은 C3 제어 신호가 트랜지스터들(55, 64)을 비활성화하는 동안 트랜지스터들(56, 65)을 활성화한다. 높은 C4 제어 신호는 트랜지스터들(42, 49)을 활성화 상태로 유지하고, 트랜지스터(43)를 비활성화 상태로 유지한다. 이는 단일 이득 구성으로 증폭기들(50, 60)을 둔다. 또한, 버퍼(35)는 노드(37)의 전압에서 캐패시터들(14, 16, 20)을 유지하도록 입력(29) 상의 전압을 형성하는 것을 계속한다. 캐패시터들(14, 16, 20)이 버퍼(35) 및 트랜지스터들(49, 65)에 의해 실질적으로 동일한 전압으로 모두 고정되기 때문에, 증폭기들(50, 60)의 출력은 실질적으로 동일하고, 전류는 스피커(23)를 통해 흐르지 않는다. 제어부(47)는 증폭기들(52, 62)의 출력들을 활성화하기에 충분한 시간 간격에서 제 2 동작 상태로 회로(25)를 유지하고, 증폭기들(52, 62)이 스피커(23)를 구동할 수 있는 것을 보장한다. 제 2 동작 상태의 구성에서, 입력들(33, 34)로부터 출력들(31, 32)로의 경로를 통한 임의의 차동 신호의 이득은 단일하게 근접한다. 증폭기들(50, 60)의 입력들 사이의 전압 차는 거의 0(zero)이기 때문에, 차동 신호는 스피커(23)에 의해 수신되지 않으며, 이에 따라 가청 노이즈는 스피커(23)에서 들을 수 없다.

일 실시예에서, 이러한 제 2 시간 간격은 대략 4 내지 5 마이크로초이다. 그 결과, 제어부(47)는 제 3 동작 상태로 회로(25)를 두기 위해 제어 신호들의 상태를 변경한다.

도 5는 제 3 동작 상태 동안 시스템(10)을 개략적으로 도시한다. 도 5에서, 트랜지스터들(42, 43, 49, 55, 56, 64, 65)은 제어부(47)의 제어 신호들에 응답하여 각 트랜지스터들의 상태(활성 또는 비활성)를 나타내는 스위치들에 의해 설명된다. 도 2 및 도 5를 참조하면, 시간(T2)에서 제어부(47)는 제어 신호(C1)를 고(high)로 가하고, 제어 신호들(C2, C3, C4)을 저(low)로 가한다. 낮은 C4 제어 신호는 트랜지스터(42)를 비활성화하고, 증폭기(40) 근처의 노드(37)로부터 저항(41)을 통해 입력(29)으로 전압을 송신하는 트랜지스터(43)를 활성화한다. 이에 따라, 입력(29)은 노드(37) 상의 전압 값으로 유지되고, 증폭기(40)는 비활성화되고, 입력(29)을 구동하지 않을 수 있다. 낮은 C4 신호는 또한 트랜지스터(49)를 비활성화하고, 입력(29)으로부터 캐패시터들(14, 16)을 분리하며, 이에 따라 소스들(11, 12)은 이제 각 입력들(33, 34)에서 입력 신호들을 형성할 수 있다. 높은 C1 제어 신호는 활성 상태에서 증폭기들(52, 62)의 출력을 유지한다. 낮은 C2 및 C3 제어 신호들은 트랜지스터들(55, 56, 64, 65)을 비활성화한다. 트랜지스터들(55, 56)이 비활성화되면, 피드백 저항(57)은 증폭기(50)의 입력과 출력 사이에 이득 저항으로서 연결된다. 트랜지스터들(64, 65)이 비활성화되면, 증폭기(60)는 입력들(33, 34)로부터 차동 입력 신호들을 수신하고, 출력(32)을 구동한다. 증폭기(50)는 저항들(57, 66)의 이득을 통해 증폭기(60)의 출력을 수신하고, 입력(29)으로부터 기준 전압을 수신하며, 이에 응답하여 출력(31)을 구동한다. 이러한 구성에서, 소스들(11, 12)로부터 출력들(31, 32) 사이의 차동 출력 신호로 수신된 임의의 차동 입력 신호의 이득은 아래 식으로 도시된다.

V31-V32 = 2(V11-V12)((R18)/(R15))

여기서,

V11 = 소스(11)의 전압;

V12 = 소스(12)의 전압; 및

R15 = R15의 저항.

이러한 회로(25)에 대한 기능을 용이하게 하기 위해, 입력(29)은 통상 저항(41)의 제 1 단자, 트랜지스터(42)의 소스, 트랜지스터(49)의 드레인, 및 증폭기(51)의 비반전 입력에 연결된다. 저항(41)의 제 2 단자는 통상 증폭기(40)의 반전 입력, 증폭기(40)의 출력, 트랜지스터(42)의 드레인, 및 트랜지스터(43)의 소스에 연결된다. 트랜지스터(43)의 드레인은 통상 증폭기(40)의 비반전 입력, 노드(37), 저항(38)의 제 1 단자, 및 저항(36)의 제 1 단자에 연결된다. 저항(38)의 제 2 단자는 리턴(27)에 연결되고, 저항(36)의 제 2 단자는 입력(26)에 연결된다. 트랜지스터(43)의 게이트는 인버터(44)의 출력에 연결된다. 인버터(44)의 입력은 트랜지스터(42)의 게이트, 트랜지스터(49)의 게이트, 및 제어부(47)의 C4 출력에 연결된다. 트랜지스터(49)의 소스는 입력(33)에 연결되고, 증폭기(61)의 비반전 입력에 연결된다. 증폭기(61)의 반전 입력은 통상 입력(34), 트랜지스터(64)의 소스, 및 트랜지스터(65)의 소스에 연결된다. 증폭기(61)의 출력은 트랜지스터(64)의 드레인, 및 증폭기(62)의 비반전 입력에 연결된다. 증폭기(62)의 출력은 트랜지스터(65)의 드레인, 출력(32), 및 저항(66)의 제 1 단자에 연결된다. 저항(66)의 제 2 단자는 통상 저항(57)의 제 1 단자, 트랜지스터(56)의 소스, 트랜지스터(55)의 소스, 및 증폭기(51)의 반전 입력에 연결된다. 증폭기(51)의 출력은 트랜지스터(55)의 드레인, 및 증폭기(52)의 비반전 입력에 연결된다. 증폭기(52)의 출력은 통상 출력(31), 저항(57)의 제 2 단자, 및 트랜지스터(56)의 소스에 연결된다. 트랜지스터(56)의 게이트는 통상 트랜지스터(65)의 게이트, 및 제어부(47)의 C2 출력에 연결된다. 트랜지스터(55)의 게이트는 통상 트랜지스터(64)의 게이트, 및 제어부(47)의 C3 출력에 연결된다. 제어부(47)의 C1 출력은 증폭기(52)의 활성화 입력, 및 증폭기(62)의 활성화 입력에 연결된다. 제어부(47)의 입력은 입력(30)에 연결된다.

당업자는 도 3에 도시된 제 1 동작 상태 동안 증폭기들(50, 60)의 출력들이 비활성화되고, 이에 따라 증폭기들(50, 60)이 임의의 이득 또는 이득 제어 요소들을 갖는 구성에 연결되지 않는다는 것을 이해할 것이다. 이러한 동작 상태 동안, 증폭기들(51, 61)의 출력들은 각각 이어지는 스테이지들(52, 62)을 위해 사용되는 기준 전압으로 고정(clamp)되고, 이에 따라 증폭기들(51, 61)의 출력들은 버퍼(35)로부터의 전압을 따르지 않는다.

도 6은 도 1에 도시된 각 증폭기들(50, 60)의 대안적인 실시예들인 다중 스테이지 증폭기(150) 및 다중 스테이지 증폭기(160)의 일 실시예의 일부를 개략적으로 도시한다. 증폭기(150)는 증폭기들(51, 52) 사이에 일련으로 위치될 수 있는 다양한 다른 증폭 스테이지들을 도시한다. 트랜지스터(55)는 증폭기(51) 이후의 제 2 증폭 스테이지의 출력에 결합되는 것으로 도 6에 도시된다. 그러나, 트랜지스터(55)는 증폭기(51)의 출력과 증폭기(52)의 입력 사이에 위치된 임의의 증폭기 스테이지의 출력에 연결될 수 있다. 유사하게 증폭기(160)는 증폭기들(61, 62) 사이에 일련으로 위치될 수 있는 다양한 다른 증폭 스테이지들을 도시한다.

도 7은 도 1에 도시된 각 증폭기들(50, 60)의 대안적인 실시예들인 다중 스테이지 증폭기(155) 및 다중 스테이지 증폭기(165), 및 도 6에 도시된 각 증폭기들(150, 160)의 일 실시예의 일부를 개략적으로 도시한다. 증폭기(155)는 증폭기(150)와 유사하지만, 증폭기(155)는 일련으로 연결된 증폭기들 중 하나의 출력과 트랜지스터(55) 사이에 삽입된 증폭기(156)의 부가적인 다중 스테이지를 갖는다. 증폭기(156)는 트랜지스터(55)와 일련으로 연결된 증폭기들의 출력 사이에 버퍼링(buffering)을 제공한다. 유사하게, 증폭기(165)는 배치되어 증폭기(156)와 유사하게 기능하는 증폭기(166)를 포함한다.

도 8은 단일 종단(single-ended) 신호들을 증폭하기 위해 단일 종단 구성으로 증폭기 회로(25)를 사용하는 단일 종단 증폭기 시스템(90)의 일부의 실시예를 개략적으로 도시한다. 증폭기 회로(25)는 도 1의 차동 증폭기 시스템(10)에 대해 기재된 것과 동일한 기능을 한다.

이러한 구성에서, 소스들(11, 12)로부터 수신된 임의의 차동 신호의 출력들(31, 32) 사이의 차동 출력 신호에 대한 이득은 아래의 식으로 도시된다.

V31-V32 = 2(V11-V12)((R18)/(R15))

여기서,

R15 = R15의 저항.

도 9는 바이패스 캐패시터(20)를 충전하기 위해 시간 기반 알고리즘을 사용하는 다른 증폭기 회로(171)의 예시적인 실시예를 포함하는 증폭기 시스템(170)의 일부의 실시예를 개략적으로 도시한다. 증폭기 회로(171)는 제 1 증폭기(174), 제 2 증폭기(176), 및 클록 제어 회로 또는 제어부(180)를 포함한다. 제어부(180)는 도 1의 제어부(47)의 대안적인 실시예이다. 제어부(180)는 제어부(180)가 제어부(47)보다 더 적은 동작 스테이지들을 형성하도록 구성될 수 있다는 점을 제외하면 제어부(47)와 유사하다. 증폭기들(174, 176)은 일반적으로 피드백 저항들(172, 177)과 같은 피드백 및 이득 저항들, 및 이득 저항들(175, 178, 200)을 포함하는 동작성 증폭기들과 같은 차동 증폭기들로서 형성된다. 트랜지스터(173)와 같은 스위치는 캐패시터(16)의 충전을 보조하기 위해 저항(172) 양단에 연결된다. 도 9에 도시된 예시적인 실시예에서, 제어 신호(C1)는 트랜지스터(173)를 제어하도록 사용되고, 제어 신호(C4)는 트랜지스터(49)를 제어하도록 사용된다. 제 1 동작 스테이지 동안, 제어부(180)는 C1 및 C4 신호들을 어서트한다. 신호(C1)는 트랜지스터(173)를 활성화하고, 신호(C4)는 트랜지스터(49)를 활성화하며, 이에 따라 캐패시터들(14, 16, 20)은 저항들(36, 38)에 의해 형성된 기준 전압으로 충전될 수 있다. 바이패스 버퍼(35)(도 1)는 또한 더 빠른 속도로 캐패시터들(14, 16, 20)을 충전하도록 사용될 수 있다. 제 1 동작 상태의 시간 간격은 캐패시터들(14, 16, 20)이 저항들(36, 38)에 의해 형성되는 원하는 전압 값으로 충전되는 것을 보장하기에 충분히 길게 선택된다. 제 1 시간 간격이 종료한 후에, 제어부(47)는 C1 및 C4 제어 신호들을 니게이트하고, 이에 따라 증폭기들(174, 176)은 캐패시터들(14, 16)로부터 수신된 증폭된 신호로 출력들(31, 32)을 구동할 수 있다. 다른 실시예에서, 시스템(170)은 점선으로 도시된 것과 같이 입력(29)에 입력(33)을 연결하는 것에 부가하여, 캐패시터(14), 저항들(19, 200), 및 신호(11)를 생략하는 것에 의해 단일 종단 구성으로 결합될 수 있다.

도 10은 반도체 다이(101) 상에 형성된 반도체 장치 또는 집적 회로(100)의 일 실시예의 일부의 확장 평면도를 개략적으로 도시한다. 회로(25)는 다이(101) 상에 형성된다. 다이(101)는 또한 도안의 단순화를 위해 도 8에 도시되지 않은 다른 회로들을 포함할 수 있다. 회로(25) 및 장치, 또는 집적 회로(100)는 당업자에게 공지된 반도체 제조 기술에 의해 다이(101) 상에 형성된다.

상기 모든 내용들을 검토할 때, 신규한 장치 및 방법이 개시되었음이 명백하다. 기타 특징들 중에서 증폭기의 출력 스테이지를 비활성화하는 증폭기 회로의 구성이 포함되는 한편, 증폭기 회로의 중간 이득 스테이지가 증폭기 회로의 출력 상의 노이즈를 감소시키기 위해 사용되며, 특히 증폭기 회로의 기준 및 입력 캐패시턴스를 충전한다. 또한 요소들을 안정화하기 위해 사용되는 복수의 동작 스테이지들을 형성하는 증폭기 회로의 구성이 또한 포함된다.

본 발명의 주제는 특정한 바람직한 실시예로 설명되었지만, 반도체 기술 분야의 당업자들은 다른 대안 및 변형이 이루어질 수 있다는 것을 이해할 것이다. 부가적으로, "연결된다"라는 단어가 설명의 명료성을 위해 전반적으로 사용되었으나, 이는 "결합된다"와 동일한 의미를 갖는다. 따라서, "연결된다"는 직접적인 연결 또는 간접적인 연결 중 하나로 해석해야 한다.

10 : 증폭기 시스템 11, 12 : 차동 신호 소스
14, 16 : 캐패시터들 15, 17 : 입력 저항들
20 : 바이패스 캐패시터 23 : 오디오 스피커
25 : 증폭기 회로 26 : 전압 입력
27 : 전압 리턴

Claims

증폭기 회로에 있어서,
제 1 증폭기 및 제 2 증폭기를 포함하는 제 1 다중 스테이지 증폭기로서, 상기 제 1 증폭기는 제 1 입력, 제 2 입력, 및 출력을 포함하고, 상기 제 2 증폭기는 제 1 입력, 및 상기 증폭기 회로의 제 1 출력에 결합된 출력을 포함하고, 상기 제 2 증폭기는 제 1 제어 신호에 응답하여 고 임피던스(high impedance) 상태로 상기 제 2 증폭기의 출력을 배치하도록 구성된, 상기 제 1 다중 스테이지 증폭기;
제 3 증폭기 및 제 4 증폭기를 포함하는 제 2 다중 스테이지 증폭기로서, 상기 제 3 증폭기는 제 1 입력, 제 2 입력, 및 출력을 포함하고, 상기 제 4 증폭기는 제 1 입력, 및 상기 증폭기 회로의 제 2 출력에 결합된 출력을 포함하고, 상기 제 4 증폭기는 상기 제 1 제어 신호에 응답하여 고 임피던스 상태로 상기 제 4 증폭기의 출력을 배치하도록 구성된, 상기 제 2 다중 스테이지 증폭기;
제 1 저항에 병렬로 결합된 제 1 스위치;
상기 제 4 증폭기의 출력으로부터 상기 제 3 증폭기의 상기 제 1 입력으로 결합된 제 2 저항; 및
상기 제 2 저항에 병렬로 결합된 제 2 스위치를 포함하고,
상기 제 1 증폭기의 상기 제 1 입력은 증폭될 제 1 신호를 수신하도록 결합되고, 상기 제 1 다중 스테이지 증폭기는 상기 제 2 증폭기의 상기 출력으로부터 상기 제 1 증폭기의 상기 제 1 입력에 결합된 제 1 저항을 포함하도록 구성된 것을 특징으로 하는, 증폭기 회로.
제 1 항에 있어서,
상기 제 1 증폭기의 상기 제 2 입력과 상기 제 3 증폭기의 상기 제 2 입력 사이에 결합된 제 3 스위치를 더 포함하는 것을 특징으로 하는, 증폭기 회로.
제 1 항에 있어서,
고정된 신호를 수신하도록 결합된 제 1 입력, 및 상기 제 5 증폭기의 출력에 결합된 제 2 입력을 포함하는 제 5 증폭기;
상기 제 5 증폭기의 상기 제 1 입력으로부터 상기 출력에 결합된 제 3 스위치;
상기 제 5 증폭기의 상기 출력으로부터 상기 제 3 증폭기의 상기 제 2 입력에 결합된 제 3 저항; 및
상기 제 3 저항과 병렬로 결합된 제 4 스위치를 더 포함하는 것을 특징으로 하는, 증폭기 회로.
제 1 항에 있어서,
상기 제 1 증폭기의 상기 제 2 입력은 증폭될 제 2 신호를 수신하도록 구성된 것을 특징으로 하는, 증폭기 회로.
제 1 항에 있어서,
상기 제 3 증폭기의 상기 제 2 입력은 캐패시터에 결합되도록 구성된 것을 특징으로 하는, 증폭기 회로.
제 5 항에 있어서,
상기 제 3 증폭기의 상기 출력으로부터 상기 제 3 증폭기의 상기 제 1 입력으로 결합된 제 3 스위치를 더 포함하는 것을 특징으로 하는, 증폭기 회로.
제 6 항에 있어서,
상기 제 1 제어 신호, 제 2 제어 신호, 및 제 3 제어 신호를 포함하는 다중 위상 제어 신호들을 형성하도록 구성된 제어 회로를 더 포함하고,
상기 제어 회로는 상기 제 3 스위치를 폐쇄하기 위해 상기 제 3 제어 신호를 어서트(assert)하는 한편, 상기 제 1 스위치 및 상기 제 2 스위치를 개방하기 위해 상기 제 2 제어 신호를 니게이트(negating)하고, 상기 고 임피던스 상태로 상기 제 4 증폭기의 상기 출력 및 상기 제 2 증폭기의 상기 출력을 배치하도록 상기 제1 제어 신호를 니게이트하는 것을 특징으로 하는, 증폭기 회로.
제 7 항에 있어서,
상기 제어 회로는 상기 제 3 스위치를 개방하기 위해 상기 제 3 제어 신호를 니게이트하는 한편, 상기 제 1 스위치 및 상기 제 2 스위치를 폐쇄하도록 상기 제 2 제어 신호를 어서트하고, 상기 고 임피던스 상태로부터 상기 제 4 증폭기의 상기 출력 및 상기 제 2 증폭기의 상기 출력을 제거하기 위해 상기 제 1 제어 신호를 어서트하도록 구성된 것을 특징으로 하는, 증폭기 회로.
제 7 항에 있어서,
상기 제 3 제어 신호에 응답하여 활성화되며, 상기 제 1 증폭기의 상기 출력과 상기 제 1 증폭기의 상기 제 1 입력 사이에 동작가능하게 결합된 제 4 스위치를 더 포함하는 것을 특징으로 하는, 증폭기 회로.
제 8 항에 있어서,
상기 제어 회로의 제 4 제어 신호에 응답하여 활성화되며, 상기 제 1 증폭기의 상기 제 1 입력과 상기 제 3 증폭기의 상기 제 1 입력 사이에 동작가능하게 결합된 제 5 스위치를 더 포함하는 것을 특징으로 하는, 증폭기 회로.
증폭기 회로를 형성하는 방법에 있어서,
제 1 증폭기 및 제 2 증폭기를 포함하는 제 1 다중 스테이지 증폭기를 형성하는 단계로서, 상기 제 1 증폭기는 제 1 입력, 제 2 입력, 및 출력을 포함하고, 상기 제 2 증폭기는 입력, 및 출력을 포함하고, 상기 제 1 증폭기의 상기 출력은 상기 제 2 증폭기의 상기 입력에 결합된, 상기 제 1 다중 스테이지 증폭기를 형성하는 단계;
제 3 증폭기 및 제 4 증폭기를 포함하는 제 2 다중 스테이지 증폭기를 형성하는 단계로서, 상기 제 3 증폭기는 제 1 입력, 제 2 입력, 및 출력을 포함하고, 상기 제 4 증폭기는 입력 및 출력을 포함하고, 상기 제 3 증폭기의 상기 출력은 상기 제 4 증폭기의 상기 입력에 결합된, 상기 제 2 다중 스테이지 증폭기를 형성하는 단계;
상기 증폭기 회로의 제 1 출력에 상기 제 2 증폭기의 상기 출력을 결합하고, 상기 증폭기 회로의 제 2 출력에 상기 제 4 증폭기의 상기 출력을 결합하는 단계; 및
제 1 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계로서, 상기 제 1 동작 상태에 응답하여, 고 임피던스(high impedance) 상태로 상기 제 2 증폭기 및 제 4 증폭기의 상기 출력을 선택적으로 배치하고, 상기 제 1 증폭기의 상기 출력으로부터 상기 제 1 증폭기의 상기 제 1 입력으로 신호를 결합하고, 상기 제 3 증폭기의 상기 출력으로부터 상기 제 3 증폭기의 상기 제 1 입력으로 신호를 결합하는, 상기 제 1 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.
제 11 항에 있어서,
상기 제 1 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계는, 상기 제 1 동작 상태에 응답하여, 상기 제 1 증폭기의 상기 제 2 입력을 상기 제 3 증폭기의 상기 제 2 입력으로 결합하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.
제 11 항에 있어서,
제 2 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계로서, 상기 제 2 동작 상태에 응답하여, 상기 고 임피던스 상태로부터 상기 제 2 증폭기 및 상기 제 4 증폭기의 상기 출력을 분리하고, 상기 제 2 증폭기의 상기 출력으로부터 상기 제 1 증폭기의 상기 제 1 입력으로 신호를 결합하고, 상기 제 4 증폭기의 상기 출력으로부터 상기 제 3 증폭기의 상기 제 1 입력으로 신호를 결합하도록 상기 증폭기 회로를 구성하는, 상기 제 2 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계를 더 포함하는, 증폭기 회로를 형성하는 방법.
제 13 항에 있어서,
제 3 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계로서, 상기 제 3 동작 상태에 응답하여, 상기 제 1 증폭기의 상기 제 1 입력으로부터 상기 제 2 증폭기의 상기 출력으로부터의 상기 신호를 분리하고, 상기 제 3 증폭기의 상기 제 1 입력으로부터 상기 제 4 증폭기의 상기 출력으로부터의 상기 신호를 분리하도록 상기 증폭기 회로를 구성하는, 상기 제 3 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계를 더 포함하는, 증폭기 회로를 형성하는 방법.
제 14 항에 있어서,
상기 제 3 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계는, 상기 제 3 동작 상태에 응답하여, 상기 제 3 증폭기의 상기 제 2 입력으로부터 상기 제 1 증폭기의 상기 제 2 입력을 분리하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.
증폭기 회로를 형성하는 방법에 있어서,
제 1 입력, 제 2 입력을 포함하는 제 1 증폭기를 형성하는 단계로서, 상기 제 1 증폭기는 상기 증폭기 회로의 제 1 출력에 결합된 출력을 포함하는, 상기 제 1 증폭기를 형성하는 단계;
제 1 입력, 제 2 입력을 포함하는 제 2 증폭기를 형성하는 단계로서, 상기 제 2 증폭기는 상기 증폭기 회로의 제 2 출력에 결합된 출력을 포함하는, 상기 제 2 증폭기를 형성하는 단계; 및
제 1 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계로서, 상기 제 1 동작 상태에 응답하여 상기 제 1 증폭기의 상기 출력으로부터 상기 제 1 증폭기의 상기 제 1 입력으로 신호를 선택적으로 결합하고, 상기 제 1 동작 상태에 응답하여 상기 제 2 증폭기의 상기 출력으로부터 상기 제 2 증폭기의 상기 제 1 입력으로 신호를 선택적으로 결합하도록 상기 증폭기 회로를 구성하는, 상기 제 1 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.
제 16 항에 있어서,
상기 제 1 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계는, 상기 제 1 동작 상태에 응답하여 상기 제 1 증폭기의 상기 제 2 입력을 상기 제 2 증폭기의 상기 제 2 입력으로 선택적으로 결합하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.
제 16 항에 있어서,
제 2 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계로서, 상기 제 2 동작 상태에 응답하여, 상기 제 1 증폭기의 상기 제 1 입력으로부터 상기 제 1 증폭기의 상기 출력으로부터의 상기 신호를 분리하고, 상기 제 2 증폭기의 상기 제 1 입력으로부터 상기 제 2 증폭기의 상기 출력으로부터의 상기 신호를 분리하도록 상기 증폭기 회로를 구성하는, 상기 제 2 동작 상태를 형성하도록 상기 증폭기 회로를 구성하는 단계를 더 포함하는, 증폭기 회로를 형성하는 방법.
증폭기 회로를 형성하는 방법에 있어서,
제 1 입력, 제 2 입력을 포함하는 제 1 증폭기를 형성하는 단계로서, 상기 제 1 증폭기는 상기 증폭기 회로의 제 1 출력에 결합된 출력을 포함하는, 상기 제 1 증폭기를 형성하는 단계;
제 1 입력, 제 2 입력을 포함하는 제 2 증폭기를 형성하는 단계로서, 상기 제 2 증폭기는 상기 증폭기 회로의 제 2 출력에 결합된 출력을 포함하는, 상기 제 2 증폭기를 형성하는 단계;
상기 증폭기 회로의 외부의 캐패시터에 결합된 입력을 포함하도록 상기 증폭기 회로를 구성하는 단계; 및
제 1 시간 간격을 형성하도록 상기 증폭기 회로를 구성하는 단계로서, 상기 제 1 시간 간격 동안 상기 캐패시터를 충전하도록 상기 증폭기 회로를 선택적으로 결합하고, 이어서 제 2 시간 간격을 형성하고, 상기 캐패시터를 충전하여 상기 증폭기 회로를 선택적으로 분리하고, 입력 신호를 증폭하기 위해 상기 증폭기 회로를 추가적으로 결합하는, 상기 제 1 시간 간격을 형성하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.
제 19 항에 있어서,
상기 제 1 시간 간격을 형성하도록 상기 증폭기 회로를 구성하는 단계는,
실질적으로 고정된 시간 간격으로서 상기 제 1 시간 간격을 디지털로(digitally) 형성하도록 디지털 제어 회로를 구성하는 단계;
상기 제 1 시간 간격에 이어서, 그리고 제 2 시간 간격을 형성하기 전에, 제 3 시간 간격을 형성하도록 상기 디지털 제어 회로를 구성하는 단계; 및
상기 제 3 시간 간격에 응답하여 상기 캐패시터의 충전을 중지하고, 상기 제 2 시간 간격에 응답하여 상기 입력 신호를 선택적으로 증폭하도록 상기 증폭기 회로를 구성하는 단계를 포함하는, 증폭기 회로를 형성하는 방법.