KR20100041687A - 박막 트랜지스터 이미지 센서 어레이를 위한 ｅｓｄ 유도 결함 감소 설계 - Google Patents
박막 트랜지스터 이미지 센서 어레이를 위한 ｅｓｄ 유도 결함 감소 설계 Download PDFInfo
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Abstract
이미지 센서 어레이 제조기간 동안 정전기 방전 현상으로 초래되는 결함 가능성을 감소시키는 방식으로 이미지 센서 어레이를 제조하는 방법이 제시된다. 상기 방법은 기판상에 적어도 하나의 픽셀을 형성하는 단계; 및 상기 픽셀 상에 층간 유전체를 형성하는 단계를 포함하며, 상기 픽셀은 스위칭 트랜지스터 및 감광 셀을 포함한다. 상기 방법의 가장 중요한 단계는 제1 도전성 층을 상기 층간 유전체 위에 증착하는 것이다. 상기 제1 도전성 층이 형성된 후에, 상기 이미지 센서 어레이는 ESD 현상으로부터 잘 보호될 수 있는데, 이는 상기 제1 도전성 층이 뒤이은 제조 처리 단계들 동안 발생할 수 있는 마찰전기 방전 현상에 의해 도입되는 모든 전하를 확산시키기 때문이며, 이를 통해 ESD가 발생하는 경우 상기 스위칭 트랜지스터에 대한 국부적인 손상 가능성을 감소시키게 된다.
Description
본 발명은 이미지 센서 어레이들의 제조 동안에 정전기 방전("ESD": electrostatic discharge)에 의하여 야기되는 손상에 대한 가능성을 감소시키는 것에 관한 것이다. 특히, 본 발명은 제조 프로세스 동안에 정전기 방전을 초래하는 결함들에 대한 가능성을 감소시키는 이미지 센서 어레이들을 제조하는 방법에 관한 것이다.
도 1은 10에서 통상적인 이미지 센서 어레이를 도시하는 개략적인 회로도를 나타낸다. 어레이(10)는 기판(12)상에 형성되며, 행들 및 열들로 정렬되는 픽셀들의 2차원적 어레이(16)를 갖는 액티브 영역(14)을 포함한다. 각각의 픽셀들(16)은 기판(12)상에 제조되고, 이는 반도체 기판 또는 유리 기판(도면의 평면으로 배향되는)으로서 형성될 수 있다. 도 1은 단지 4개 픽셀들(16)만을 도시하나, 어레이(10)는 임의의 개수의 픽셀들을 포함할 수 있다는 것을 이해할 수 있을 것이다. 각각의 픽셀들(16)은 다수의 게이트 라인들(18) 중 대응하는 하나의 게이트 라인에 연결되며, 다수의 데이터 라인들(20) 중 대응하는 하나의 데이터 라인에 연결된다. 각각의 픽셀(16)은, 스위칭 디바이스(22); 및 바이어스 전압 신호(VBIAS)를 수신하기 위하여 다수의 전압 바이어스 라인들(28) 중 대응하는 하나의 전압 바이어스 라인에 연결되는 제 1 단자를 갖는 감광(photo-sensitive) 셀(24)을 포함한다. 스위칭 디바이스(22)는 다이오드, 트랜지스터 또는 임의의 다른 스위칭 디바이스로서 구현될 수 있다. 도시된 실시예에서, 스위칭 디바이스(22)는 게이트 라인들(18) 중 대응하는 하나의 게이트 라인에 연결되는 게이트(30); 픽셀의 대응 감광 셀(24)의 제2 단자에 연결되는 소스(32); 및 데이터 라인들(20) 중 대응하는 하나의 데이터 라인에 연결되는 드레인(34)을 포함하는 스위칭 트랜지스터이다. 특정 애플리케이션을 위하여, 스위칭 트랜지스터(22)는 비정질 실리콘("a-Si") 박막 트랜지스터("TFT")로서 구현될 수 있다. 각각의 픽셀의 스위칭 트랜지스터(22)는 스위칭 트랜지스터(22)의 게이트(30)에 연결되는 대응 게이트 라인(18)의 제어하에 픽셀(16)의 온(on) 및 오프(off) 스위칭을 제공한다.
동작하는 동안, 감광 셀(24)은 방사(예를 들어, 광 또는 X-레이)를 전하로 변환하며, 상기 전하는 저장되며, 최종적으로는 데이터 라인들(20) 중 대응하는 하나를 통해 전송되는 전기적 신호로 변환될 수 있다. 스위칭 트랜지스터(22)는 각각의 감광 셀(24)로부터 판독된 전하를 제어한다. 통상적으로, 감광 셀(24)은 포토-다이오드로서 구현된다.
a-Si TFT들을 포함하는 가장 통상적인 스위칭 트랜지스터들(22)이 정전 기(electro-static discharge, "ESD")에 민감하다는 점이 관측되었다. ESD 이벤트들은 종종 제조(fabrication) 및 이미지 센서 어레이들의 추후의 조립(assembly) 동안 발생한다. 따라서, ESD 보호는 이미지 센서 어레이들의 제조시 수율(yield) 및 견고성을 달성하는데 필요하다.
ESD-유도 결함(artifact)들은 절연 기판들(12) 상에 형성되는 이미지 센서 어레이들(10)의 제조시 중요한 품질 문제를 제시한다. 이미지 센서 어레이의 표면에 로컬화된 방전들에 의해 야기되는 스위칭 트랜지스터들(22)의 임계 전압의 작은 변화들은 이들 스위칭 트랜지스터들에 의해 어드레스되는 픽셀들의 어레이(16)가 판독되는 경우 생성되는 전하 이미지에 가시적 결함들을 일으킬 수 있다. 종래기술은 어레이를 둘러싸는(encircle) 가드 링들을 통한 어레이(10)의 보호와 쇼팅 바(shorting bar)들, 백-투-백(back-to-back) TFT들과 같이 게이트 라인들(18)에 대한 보호와, 각각의 어레이의 주변에 연결된 다른 보호 다이오드 구조들에 초점을 두어 왔었다. 예를 들어, 2006년 5월 4일에 공개된 미국특허출원 제 11/019739호를 참조하라. 이러한 방식들은 이미지 센서 어레이(10)의 제조 및 조립 동안 게이트 라인들(18)의 충전으로부터 보호를 제공한다. 그러나, 아래에서 설명되는 바와 같이, 이러한 시스템들 및 방법들은 데이터 라인들(20) 및 전압 바이어스 라인들(28)의 형성 전의 제조 단계들 동안 이미지 센서 어레이들을 위한 적당한 ESD 보호를 제공하지 않는다.
ESD 이벤트들이 이미지 센서 어레이들(20)의 많은 상이한 제조 단계들 동안 발생할 수 있다. ESD 이벤트들로부터 불충분하게 보호된다고 증명되었던 이미지 센서 어레이들에 대한 제조 프로세스에서의 한 부분은 비아(via) 콘택 홀(contact hole)들을 통한 층간 절연막의 포토리소그래피 패터닝(photolithographic patterning)이다. 상기 프로세서에서의 이 부분은 당업자에게 명백하지 않은 고유의 취약성을 지닌다. 액티브 매트릭스 액정 디스플레이(active matrix liquid crystal display: AMLCD)를 위한 스위칭 트랜지스터를 형성하는 경우, 제조 프로세스는 전형적으로 게이트 전극을 증착 및 패터닝하는 단계; 게이트 유전체(예를 들어, 질화 실리콘), 반도체 층(예를 들어, 비정질 실리콘("a-Si")), 식각 스톱퍼(stopper)(전형적으로, 질화 실리콘) 또는 도핑된 콘택(전형적으로, n+ a-Si) 층들을 형성하기 위하여 화학 증기 증착(chemical vapor deposition: CVD) 층들을 증착하는 단계; 및 데이터 라인들 및 전압 바이어스 라인들을 형성하기 위해서 상부 금속을 증착하는 단계를 포함한다. 이러한 순서에서, a-Si 및 n+ 층들이 상부 금속과 상호 접속되기 이전에 개별 아일랜드(island)들로 패턴화될 때, 스위칭 트랜지스터는 로컬화된 ESD에 대해 취약하다(vulnerable).
스위칭 트랜지스터들로서 TFT들을 사용하는 이미지 센서 어레이의 경우, 추가의 두꺼운 계층간 유전체가 부가되어 커패시턴스를 최소화시키기 위해 데이터 라인들(20)을 아래에 놓이는(underlying) 게이트 라인들(18)로부터 분리시킨다. 통상의 프로세스는 게이트 금속을 증착 및 에칭하는 단계, 스위칭 트랜지스터들(예를 들어, TFT들)을 형성하기 위해 CVD 층들을 증착시키는 단계, 에칭 스톱퍼 층에서 아일랜드를 패터닝하는 단계(a-Si를 계속 유지시킴), 및 도핑된 n+ a-Si층 크롬("Cr")층, n+ 도핑된-진성-p+ 도핑된("nip") 층 시퀀스, 및 산화 인듐 주 석(indium-tin-oxide)("ITO") 투명 도전성 층의 시퀀스를 증착하는 단계를 포함한다. 프로세스의 이러한 부분에서, a-Si는 n+, Cr에 의해 션트(shunt)되고, 상부 표면은 ITO에 의해 션트되어, 플레이트는 ESD에 대해 비민감하게 하게 된다. 일단 감광 셀들이 패터닝되고 소스 및 드레인 전극들이 패턴화되면, 스위칭 트랜지스터들은 분리되고 ESD에 대해 취약하게 된다. 이러한 시점에서, 두꺼운 층간 유전체(예를 들어, 산질화 실리콘(Silicon Oxynitride))가 증착되고 비아들로 패터닝된다. 이어 금속의 상부층이 증착되고 데이터 라인들(20) 및 비아 라인들(28)로 패터닝되고, 그 후 산질화 실리콘의 상부 페시베이션 층이 증착 및 패턴화된다.
도2는 ESD 이벤트들로부터 불충분하게 보호되는 것으로 증명된 전술한 제조 단계들 중 하나 동안 존재하는 바와 같은 부분적으로 제조된 이미지 센서 어레이 구조(40)의 픽셀(38)의 단면도를 도시한다. 부분적으로 제조된 이미지 센서 어레이(40)의 픽셀(38)은, 기판(12) 위에 형성되는 적어도 부분적으로 제조되는 스위칭 트랜지스터 구조(42); 기판(12) 위에 형성되는 적어도 부분적으로 제조되는 감광 셀 구조(44); 및 구조들(42 및 44) 위에 형성된 층간 유전체(46)를 포함한다. 도2에 도시된 제조 단계는, 데이터 라인들 및 전압 바이어스 라인들을 접속시키기 위해 비아 콘택 홀들을 형성하기 위해 계층간 유전체(46)의 포토리소그래픽 패터닝 및 에칭에 선행한다. 데이터 라인들(20) 및 전압 바이어스 라인들(28)이 형성되어야 하기 때문에, 도2에 도시된 단계 동안, 픽셀들(38)은 서로로부터 전기적으로 분리된다. 후술되는 바와 같이, 이미지 센서 어레이(40)가 도2에 도시된 부분 제조의 단계에 있는 동안, 이미지 센서 어레이는 특히 ESD 손상에 민감하다.
당업자들에 의해 이해되는 바와 같이, 다른 많은 종래 프로세스에 따라 스위칭 트랜지스터 구조(42) 및 감광 셀 구조(44)가 형성될 수 있다. 예시로, 스위칭 트랜지스터 구조(42)는 기판(12) 위에 형성된 게이트 전극(50)(예를 들어, 티타늄-텅스텐("Ti-W", Ta 또는 Mo)을 함유하는 금속 게이트); 게이트 전극(50) 위와 기판(12) 위에 형성된 게이트 유전체(52)(예를 들어, 실리콘 질화물 층); 게이트 유전체(52) 위에서 게이트 전극(50) 위에 형성된 비정질 실리콘("a-Si") 층(54); 비정질 실리콘 층(54) 위에 형성된 에칭 스톱퍼(etch stopper)(56)(예를 들어, 실리콘 질화물 층 또는 n-도핑(n-doped) 비정질 실리콘 층); 게이트 유전체(52) 위에서 에칭 스톱퍼(56)와 비정질 실리콘(54)에 인접하게 형성된 소스 전극(58)(예를 들어, 크롬과 같은 콘택 금속으로 커버된 n+ a-Si 또는 미정질(microcrystalline) Si 층); 및 게이트 유전체(52) 위에서 에칭 스톱퍼(56)와 비정질 실리콘(54)에 인접하게 형성된 드레인 전극(예를 들어, 크롬과 같은 콘택 금속으로 커버된 n+ a-Si 또는 미정질 Si 층)을 포함할 수 있다. 당업자들에 의해 이해되는 바와 같이, 스위칭 트랜지스터 구조(42)는 많은 다른 기술에 따라 형성될 수도 있으며, 많은 다른 방식으로 구조화될 수도 있다. 또한, 당업자들에 의해 되는 바와 같이, 그리고 단지 예시로, 부분 제조된(partially fabricated) 감광 셀 구조(44)는 소스 전극(58)의 일부 위에 형성된 n-타입 도프 비정질 실리콘 층(61); 층(61) 위에 형성된 진성(intrinsic) 비정질 실리콘 층(62); 층(62) 위에 형성된 p-타입 도프 비정질 실리콘 층(64); 및 층(64) 위에 형성된 상부 전극 층(66)을 포함할 수 있다. 일반적으로, 상부 투명 전극 층(66)은 인듐-주석-산화물("ITO(indium-tin-oxide)") 또는 인듐-아연-산화물("IZO(indium-zinc-oxide)")로부터 형성된다. 그러나 상부 전극 층을 형성하기 위해 다른 재료들이 사용될 수도 있다. 스위칭 트랜지스터의 소스 전극(58)은 감광 셀 구조(44)의 하부 전극으로도 쓰인다.
도 3은 ESD 이벤트들로부터 불충분하게 보호되는 것으로 증명된 상술한 가공 스테이지들 중 한 스테이지에 있을 때의 부분 가공된 이미지 센서 어레이 구조(40)의 간소화된 사시도(70)를 나타낸다. 도 3에 나타낸 것과 같이, 가공된 이미지 센서 어레이 구조(40)는 픽셀들(16)의 어레이를 포함하며, 각 픽셀은 기판(12) 위에 형성된 적어도 부분 가공된 스위칭 트랜지스터 및 감광 셀 구조들을 포함한다. 나타낸 제조 스테이지에서 게이트 라인들(18)은 형성되어 있지만, 데이터 라인들(20)(도 1)과 전압 바이어스 라인들(28)(도 1)은 아직 형성되지 않았다. 프로세스의 이 스테이지에서, 스위칭 트랜지스터 구조들(42)은 전기적으로 분리된다. 그러므로, 위에서 기술된 종래의 ESD 보호 조치들(예컨대, 보호 다이오드 구조들의 사용)은 일반적으로 부분적으로 제조된 이미지 센서 어레이 구조(40)를 ESD 이벤트들로부터 보호하기에 충분하지 않다.
이미지 센서 어레이들을 제조하기 위한 통상적인 종래 기술의 방법들에 따르면, 상기 부분적으로 제조된 이미지 센서 어레이 구조(40)(도 2 및 도 3)는 드레인 전극(60)(도 2) 및 상부 전극(66)(도 2)을 데이터 라인들 및 전압 바이어스 라인들에 각각 연결시키기 위한 목적으로 콘택 홀들을 생성하기 위해 층간 유전체(46)(도 2)의 포토리소그래피 패터닝을 포함하는 후속 프로세싱 단계들에 놓이게 된다. 어레이(40) 상에서 수행되는 후속 프로세싱 단계들(예컨대, 콘택 홀들을 통해 생성하 기 위한 층간 유전체(46)의 전술된 패터닝) 동안에, 절연 기판(12)의 전면(11) 또는 후면(13)에 대한 정전기 방전들이 스위칭 트랜지스터 구조들(42)(도 2)에 대한 국부적인 손상을 유발할 수 있고 이러한 손상은 심각한 ESD 결함들을 유도함이 발견되었다. 이러한 타입의 손상은 제조 프로세싱 단계들 동안에 유발될 수 있는데, 상기 제조 프로세싱 단계들에서는 기판(12)이 높은 전위로 충전되고 제조 단계에서 어딘가 금속성 첨단(point)에 근접하게 이동하여, 기판(12)의 표면에 정전 쇼크가 유발된다.
통상적인 이미지 센서 어레이 제조 프로세싱 라인은 기판(12)을 한 스테이션으로부터 다른 스테이션으로 이동시키기 위해 다수의 프로세스 스테이션들 및 다양한 타입들의 장치를 포함한다. 도 3을 참조하면, 이러한 장치는 핀(71)을 포함할 수 있고, 상기 핀(71)은 기판(12)을 플레이튼(platen)(미도시)으로부터 들어올린다. 종종, 핀(71), 플레이튼들 및 프로세스 스테이션들에서 사용되는 다른 레버(lever)들은 이종의 재료들로 만들어진다. 이러한 환경들에서, 기판(12)이 리프트 핀(71)으로부터 제거되고 한 프로세스 스테이션으로부터 다음 차례의 프로세스 스테이션으로 전달될 때 상기 기판(12)의 후면(13)에 아킹(72)이 발생할 수 있다. 상기 스위칭 트랜지스터들(42)이 층간 유전체(46)(도 2)의 패터닝 동안에 있어서, 스위칭 트랜지스터들(42)이 전기적으로 분리되면, 기판(12)의 후면(13) 상에서 유도되는 전하가 상부 표면(11)상에 높은 전위들을 유발할 것이고 방전 이벤트에 근접하여 있는 스위칭 트랜지스터들(42)(도 2)에 국부적인 손상을 유발할 것이다.
기판(12)의 절연 성질 그리고 상부 금속 상호연결에 앞서 픽셀들(16)이 전기 적으로 분리된다는 사실 때문에, 기판(12)의 후방 표면(13)에 대한 임의의 방전(72)은 방전 이벤트의 바로 가까이에 국부화된다. 설명된 바와 같이, 이러한 이벤트들은, 기판(12)이 이종 재료로부터 분리되고 마찰정전력(tribo-electric charge)이 나타내는 통상적인 제조 프로세싱 단계들 동안에 발생할 수 있다. 만약 전리장치(ionizer)들에 의해서 적절히 방전되지 않는다면, 기판(12)은 최대 10-20 kV 표면 전위까지 충전될 수 있고, 그로 인해 ESD 이벤트들에 매우 취약하게 된다.
도 4는 ESD에 의해 야기되는 결함들(79)을 갖는 참조번호 78에서 이미지 센서 어레이의 충전 이미지를 나타낸다. 종종, 이러한 결함들은 위에서 설명된 것들과 같은 여러 제조 단계들 동안에 이미지 센서 어레이의 표면에 대해 국부화된 방전들에 의해서 야기된다.
도 5는 기판(12)의 후면(13)에 국부화된 마찰전기 충전 이벤트(72)에 대한 픽셀들(38)(도 2) 중 하나의 응답을 모델링하기 위한 등가 회로의 개략적인 회로도를 나타낸다. 그 등가 회로는 제 1 커패시턴스 값(C1)을 갖는 제 1 커패시터(84), 및 상기 제 1 커패시턴스 값(C1)보다 훨씬 큰 제 2 커패시턴스 값(C2)을 갖는 제 2 커패시터(88)를 구비하고, 상기 제 1 커패시터(84)는 게이트 전극(50)을 나타내는 게이트 노드(85)와 소스 전극(58)(도 2)을 나타내는 소스 노드(86) 사이에 접속되며, 상기 제 2 커패시터(88)는 소스 노드(86)와 상부 전극 층(66)(도 2)을 나타내는 노드(90) 사이에 접속된다. 제 1 커패시턴스 값(C1)은 게이트 전극(50)(도 2)과 소스 전극(58)(도 2) 간의 커패시턴스를 나타낸다. 비보호되는 경우에는, 소스 전 극(58)(도 2)을 나타내는 소스 노드(86)가 부분적으로 제조된 이미지 센서 어레이(40)에서 전기적으로 절연된다는 점을 주시하자. 제 2 커패시턴스 값(C2)은 소스 전극(58)(도 2)과 상부 전극 층(66)(도 2) 간의 커패시턴스를 나타낸다. 전압 값(V0)은 게이트 전극(50)(도 2)과 기판의 후면(13)(도 2) 간의 전압을 나타낸다. 전압 값(Vgd)은 소스 전극(58)(도 2)과 게이트 전극(50)(도 2) 간의 전압을 나타낸다.
부분적으로 제조된 이미지 센서 어레이(40)의 픽셀(38)(도 2)이 기판의 후면(13)에 인가되는 마찰전기 충전 이벤트(72)(도 3)의 영향하에 놓일 때, 그 후면(13)은 높은 전압으로 충전될 수 있다. 그 기판이 평탄한 표면으로부터 분리될 때, 그 기판의 후면(13)은 대략 10-20 kV의 범위에 있는 전압으로 충전될 수 있다. 소스 전극(58)(도 2) 및 게이트 전극(50)(도 2) 양쪽 모두는 만약 기판에 근접하여 있는 어떠한 접지된 전도체도 존재하지 않는다면 동일한 전기적 전위(또는 전압)를 가질 것이다. 도 3을 다시 참조하면, 접지된 전도성 핀(71)이 기판의 후면(13)에 근접하여 있을 때, "게이트 전압"(즉, 스위칭 트랜지스터의 드레인 전극(60)에 대한 게이트 전극(50)(도 6)의 전압)은 많이 떨어지지 않을 것인데, 그 이유는 게이트 라인(18)이 길고, 또한 각각의 픽셀에 비해 비교적 높은 커패시턴스를 갖기 때문이다. 핀(71) 주위의 하나 또는 그 이상의 스위칭 트랜지스터들의 "다이오드들 전압"(즉, 소스 전극(58)과 게이트 전극(50) 사이의 전압)은 실질적으로 강하할 것이다. 다이오드 상의 최종 전압은 전압 분할기로서 "핀-다이오드 캐패시턴스"(즉, nip 다이오드 구조(44)의 캐패시턴스인, 상부(top) 전극(66)과 소스 전극(58) 사이의 캐패시턴스) 및 "다이오드-게이트 캐패시턴스"(즉, 스위칭 트랜지스터의 소스 전극(58)과 게이트 전극(50) 사이의 캐패시턴스)의 비율에 의해 결정된다. 핀 주위의 스위칭 트랜지스터들(44)(도 2)에 게이트 전극(58)(도 2) 및 소스 전극(58)(도 2) 양단의 전압이 걸리게 된다. 이 전압은 수백 볼트만큼 높고 스위칭 트랜지스터들(44)(도 2)에 스트레스를 가해 스트레스 마크들(mark)을 생성할 수 있다. 유사하게, 플레이트의 상부 표면에 대한 전압 충전은 상부 전극(66)이 스위칭 트랜지스터들의 게이트 전극들(50) 및 드레인 전극들(60) 양단에 캐패시터적으로 전압을 유도하게 할 것이고, 또한 ESD 손상을 유도한다. 본 발명의 개선점들은 또한 층간 유전체(46)의 상부측에 발생된 ESD를 해결한다.
부분적으로 제조된 이미지 센서 어레이(40)(도 2)의 픽셀이 픽셀(38)에 근접한 기판(12)의 후면측(13)에 인가된 마찰-전기 충전 이벤트(82)에 영향을 받을 때, 소스 전극(58)(도 2)은 V0와 거의 같은 고전압(Vgd)으로 충전된다. 이런 보호되지 않은 경우, 마찰-전기 충전 이벤트(82)는 스위칭 트랜지스터(42)(도 2)의 임계 전압의 변화를 유발할 수 있고, 이런 변화들은 이들 스위칭 트랜지스터들에 의해 어드레스된 픽셀들의 어레이가 판독될 때 이미지 센서 어레이의 가시적 결함들(79)(도 4)을 유도할 수 있다.
이런 문제를 완화하기 위한 하나의 종래 기술 방법은 기판(12)의 후면측(13) 상에 도전 필름(예를 들어 ITO 또는 다른 얇은 금속)을 제공하는 것이고, 이런 제 공은 전체 플레이트 표면에 걸쳐 ESD 이벤트들에 의해 발생되는 전하를 확산시켜 국부화된 이미지 결함들을 방지할 것이다. 그러나, 이런 종래 기술 해결책은 층간 유전체(46)(도 2)를 패턴화하기 위해 사용된 특정 건식 에칭 툴들이 에칭 처리 동안 적당한 열적 콘택 및 냉각을 제공하기 위해 정전기 척에 의존한다는 단점을 가진다. 상기 정전기 척들은 절연 기판들에만 사용될 수 있고 기판의 후면측(13)이 도전 금속으로 코팅될 때 적당한 클램핑 힘들을 제공하지 못한다. 이것은 후면측 금속이 비아들을 건식 에칭하기 전에 에칭 오프(etched off)(예를 들어, 습식 에칭 처리)될 필요가 있다는 것을 의미하고, 이런 필요성은 추가의 처리 복잡성들을 부가한다. 그러므로, 종래 기술의 방법은 바람직하지 않은 복잡성들을 제조 프로세스들에 부가하게 된다.
따라서, 본 발명의 목적은 픽셀들에 있는 부분적으로 제조된 스위칭 트랜지스터 구조들이 서로에 대하여 전기적으로 분리될 때 제조 프로세스의 스테이지들 동안에 ESD-유도(induced) 결함들을 생성할 가능성을 감소시키는 이미지 센서 어레이를 제조하기 위한 방법 및 장치를 제공하는 것이다. 일례로서, 본 발명의 목적은 컨택트 홀(contact hole)들을 생성하기 위해 층간(interlayer) 유전체의 포토리소그래피(photolithographic) 패터닝 동안에 ESD-유도 결함들을 생성할 가능성을 감소시키는 이미지 센서 어레이들을 제조하기 위한 방법 및 장치를 제공하는 것이다.
추가적으로 본 발명의 목적은 임의의 추가적인 프로세스 복잡성 없이 ESD-유도 결함들을 생성할 가능성을 감소시키는 이미지 센서 어레이들을 제조하기 위한 방법 및 장치를 제공하는 것이다.
본 발명은 이미지 센서 어레이의 제조 동안에 정전기 방전 이벤트들로부터 야기되는 손상들에 대한 가능성을 감소시키는 이미지 센서 어레이를 제조하는 방법을 제공한다. 상기 방법은 절연 기판(insulating substrate)을 제공하는 단계; 상기 기판 위에 적어도 하나의 픽셀을 형성하는 단계 ― 상기 픽셀은 스위칭 트랜지스터 및 감광(photo-sensitive) 셀을 포함함 ―; 및 상기 스위칭 트랜지스터 및 감광 셀 상에 층간 유전체를 형성하는 단계를 포함하는 초기 단계들을 포함한다. 일 실시예에서, 스위칭 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 감광 셀은 상부(top) 전극 및 하부(bottom) 전극을 포함한다. 본 발명은 스위칭 트랜지스터 및 감광 셀을 제조하기 위한 임의의 특정한 프로세스에 제한되지 않으며, 스위칭 트랜지스터 및 감광 셀을 형성하기 위한 임의의 특정한 구조들 및 재료들에 제한되지 않는다.
본 발명의 방법에서의 주요한(key) 단계는 층간 유전체 위에 제 1 전도성 층을 증착(deposit)하는 것이다. 제 1 전도성 층이 형성된 후에, 제 1 전도성 층은 후속적인 제조 프로세스 단계들 동안에 발생할 수 있는 마찰 전기(tribo-electric) 충전 이벤트들에 의해 유도되는 임의의 전하를 확산시키기 때문에 이미지 센서 어레이가 ESD 이벤트들로부터 잘 보호되며, 그에 의해 ESD 이벤트들의 발생시에 스위칭 트랜지스터들에 대한 로컬화된(localized) 손상에 대한 가능성을 감소시킨다.
제 1 도전 층을 증착(deposit)한 이후에, 추가적인 조립 프로세싱 단계들이 ESD 손상의 위험을 덜 가지고 수행될 수 있다. 이러한 추가적인 단계들은: (a) 제 1 도전 층 위에 비아 패턴된(via patterned) 포토레지스트(photoresist) 층을 형성하고; (b) 포토레지스트 층을 이용하여 제 1 도전 층 및 층간 유전체의 내부 및 이들을 통해 제 1 및 제 2 비아들을 에칭(etching)하고, 여기서, 제 1 비아는 드레인(drain) 전극의 일부를 노출하고, 제 2 비아는 탑(top) 전극의 일부를 노출하며; (c) 제 1 도전 층 위, 제 1 및 제 2 비아들의 내벽(inner wall)들 위, 및 드레인 전극 및 탑 전극의 노출된 부분 위에 제 2 도전 층을 증착하고; 그리고 (d) 드레인 전극과 전기적 콘택을 제공하는 데이터 라인들 및 탑 전극과 전기적 콘택을 제공하는 전압 바이어스 라인들을 형성하기 위해 제 2 도전 층 및 제 1 도전 층의 부분들을 에칭하여 제거하는 단계들을 포함한다. 이러한 방법을 수행함에 있어서, 이미지 센서 어레이의 픽셀들은 층간 유전체 위에 증착된 제 1 도전 층의 존재에 의해 정전기적(electrostatic) 방전 이벤트들로부터 실질적으로 보호된다. 본 발명의 일 양상에 따르면, 제 1 도전 계층은 에칭 단계들 (b) 및 (d)에서 사용된 동일한 프로세스들에 의해 에칭 가능하다.
본 발명의 이러한 및 다른 특징들, 양상들 및 이점들은 여기에 설명된 바와 같이 상세한 설명, 첨부된 청구범위들 및 첨부된 도면들로부터 더 잘 이해될 것이다.
본 발명의 방법의 신규한 양상들에 대한 선행하는(precursor) 단계들은 도 2에서 도시된 하나와 같이, 부분적으로 제조된 이미지 센서 어레이(40)를 제공하는 것을 포함한다. 부분적으로 제조된 이미지 센서 어레이(40)는: 기판(substrate)(12) 위에 형성된 적어도 부분적으로 제조된 스위칭 트랜지스터 구조(42); 기판(12) 위에 형성된 적어도 부분적으로 제조된 감광 셀 구조(44); 및 구조들(42, 44) 위에 형성된 층간 유전체(46)를 가지는 픽셀(38)을 포함한다. 부분적으로 제조된 스위칭 트랜지스터 구조(42) 및 감광 셀 구조(44)는 위에서 설명된 것처럼 임의의 종래의 제조 기술들에 따라 형성될 수 있다. 그러나, 본 발명은 스위칭 트랜지스터 구조(42) 및 감광 셀 구조(44)를 제조하기 위한 임의의 특정 프로세스에 제한되는 것은 아니고, 또한 단지 예들로서 주어진 스위칭 트랜지스터 구조(42) 및 감광 셀 구조(44)에 대해 위에서 설명된 구조들 및 재료들에 제한되는 것은 아니다. 당해 기술분야에 속한 통상의 지식을 가진자들은 구조들 위에 형성되는 층간 유전체를 가지는 스위칭 트랜지스터 구조 및 감광 셀 구조를 제공하도록 이용될 수 있는 많은 제조 방법들, 구조들, 재료들이 존재한다는 것을 인식할 수 있을 것이다.
도 2를 참조하면, 상기 설명한 바와 같이, 픽셀들(38)이 상기 데이터 라인들(20)(도 1)과 전압 바이어스 라인들(28)(도 1)이 형성되기 이전에 전기적으로 분리되고 때문에, 부분적으로 제조된 이미지 센서 어레이 구조(40)(도 2)의 픽셀들(38)은 ESD 손상에 민감하다. 상기 언급된 바와 같이, 상기 부분적으로 형성된 센서 어레이는, 비아 콘택 홀들로의 층간 유전체(46)의 포토리소크래픽(photolithographic)의 패터닝을 포함하는 이후의 단계들 동안에 특히 ESD 손상에 민감하다. 본 발명에 따른 해결은, 상기 부분적으로 제조된 이미지 센서 어레이(40)의 상부 표면상에 상기 층간 유전체(46)(도 2)를 커버하는 전도층을 증착하 는 것이다.
도 6은 ESC-유도 결함들을 생성하는 가능성을 감소시키는 방식으로 이미지 센서 어레이를 제조하는, 본 발명의 방법의 첫 번째의 단계를 도시한다. 첫 번째 단계에서, 제1 전도층(102)이 상기 부분적으로 제조된 이미지 센서 어레이(40)(도 2)의 상기 층간 유전체(46) 위에 형성된다. 상기 제1 전도층(102)이 상기 층간 유전체(46) 위에 형성된 이후에 상기 이미지 센서 어레이 구조(40)는 ESD 이벤트들로부터 잘 보호되는데, 이는 상기 제1 전도층(102)이 이후의 제조 프로세싱 단계들 동안에 발생할 수 있는 마찰 전기성 충전 이벤트에 의해 유도된 임의의 전하를 확산시켜서, 이에 의해 상기 스위칭 트랜지스터들(42)로의 국부적인 손상을 제거하거나 또는 완화시키기 때문이다.
일 실시예에서, 상기 제1 전도층(102)은 티타늄-텅스텐(TiW)으로 형성된다. 이 실시예에서, 상기 제1 전도층은 50
내지 500
의 범위를 갖는 두께를 갖도록 형성된다. 다른 실시예들에서, 상기 제1 전도층(102)은 몰리브덴("Mo") 또는 탄탈("Ta") 또는 F-함유(F-containing) 플라즈마에서 식각이 가능한 임의의 다른 금속으로부터 형성될 수 있다. 또한, 일 실시예에서, 상기 제1 전도층(102)은 물리증착("PVD") 프로세스에 의해 형성될 수 있다. 다른 실시예에서서, 상기 제1 전도층(102)은 스퍼터링(sputtering) 프로세스를 이용하여 형성된다. 또 다른 실시예에서, 이하 더 후술될 바와 같이, 이후의 상부 금속 패터닝 단계 동안에 식각될 수 있는 물질을 이용하여 상기 제1 전도층(102)이 형성될 수 있다.
도 7은 본 발명의 방법에서 두 번째 단계를 도시하고, 이는 상기 제1 전도체(102) 상에서 비아-패터닝된(via-patterned) 포토레지스트 층(104)의 형성을 포함한다. 도 7에 도시되고, 이하에서 보다 상세히 설명되는 바와 같이, 상기 포토레지스트 층(104)은 이후의 식각 단계를 촉진하도록 패턴화되고, 상기 식각 단계는 상기 드레인 전극(60)의 일부 상에 형성된 제1 영역(106)에 인접한 제1 콘택 비아의 형성, 및 상부 전극(66)의 일부 상에 형성된 제2 콘택 영역(108)에 인접한 제2 콘택 비아의 형성을 야기할 것이다. 제1 및 제2 콘택 영역들(106 및 108)은 포토리소그래피 기술들을 이용하여 형성될 수 있다.
도 8은 본원 발명의 방법에서 제3 단계를 실행한 것의 결과들을 도시하며, 상기 제3 단계는 제1 전도성 층(102) 및 층간 유전체(46) 내부에 이를 관통하는 제1 및 제2 콘택 비아들(110 및 112)을 에칭하기 위한 비아-패터닝된 포토레지스트 층(104)(도 7)의 이용을 포함한다. 도시된 실시예에서, 본 에칭 단계는 제1 및 제2 콘택 비아들(110 및 112) 각각의 내부 벽들(111 및 113)의 노출을 일으키며, 또한 콘택 비아들(110 및 112) 각각의 직하(beneath)에 위치된 드레인 전극(60)의 일부분 및 상부 전극층(66)의 일부분의 노출을 일으킨다. 또한, 실시예에서, 본 에칭 단계는 건식 에칭 기법들에 따라 실행된다. 다른 실시예에서, 본 에칭 단계는 습식 에칭 기법들에 따라 실행된다. 기재된 실시예에서, 제1 전도성 층(102)은 층간 유전체(46)의 에칭과 함께 에칭될 수 있는 물질로 형성되어 제1 및 제2 콘택 비아들(110 및 112)의 내부 벽들(111 및 113) 부근의 상부 금속 오버행(top metal overhang)을 방지한다.
도 9는 본원 발명의 방법에서 제4 단계를 실행한 것의 결과들을 도시하며, 상기 제4 단계는 제1 전도성 층(102)의 나머지 부분들의 위와, 제1 및 제2 비아들(110 및 112)의 내부 벽들(111 및 113)의 위와, 드레인 전극(60) 및 상부 전극(66)의 이전에 노출된 부분들의 위에 제2 전도성 층(120)을 증착하는 것을 포함한다. 일 실시예에서, 제2 전도성 층(120)은 금속 층이다. 또한, 일 실시예에서, 제2 전도성 층(120)이 적어도 부분적으로 제1 전도성 층(102)의 물질과 동일한 물질로 형성된다. 제2 전도성 층(120)은 콘택 비아들(110 및 112) 각각의 직하에 위치한 드레인 전극(60) 및 상부 전극층(66)의 이전에 노출된 부분들과의 전기적 콘택을 형성한다.
일 실시예에서, 제2 전도성 층(120)은 두 개의 서브-층들을 포함한다. 예를 들어, 제2 전도성 층(120)은: 제1 전도성 층(102)의 나머지 부분들의 위와, 제1 및 제2 비아들(110 및 112)의 내부 벽들(111 및 113)의 위와, 및 드레인 전극(60) 및 상부 전극(66)의 이전에 노출된 부분들의 위에 형성된 제1 서브-층; 및 제1 서브-층의 위에 형성된 제2 서브-층을 포함할 수 있다. 일 실시예에서, 제 1 서브-층(sub-layer)은 TiW로 형성되며, 제 2 서브-층은 0.25 내지 1.0㎛ 범위의 두께로 알루미늄(Al)으로 형성된다. 또 다른 실시예에서, 제 1 서브-층은 Mo로 형성되며, 제 2 서브-층은 0.25 내지 1.0㎛ 범위의 두께로 알루미늄(Al)으로 형성된다. 제 2 도전성 층(conductive layer)(120)을 형성하기 위해 2개의 서브-층들을 사용하는 이러한 실시예들에서, TiW 또는 Mo의 제 1 서브-층은 아래에 놓인 전극층(underlying electrode layer)(66)과 Al의 제 2 서브-층이 합금화(alloying)되는 것을 방지하기 위한 확산 배리어(diffusion barrier)로 사용된다. 또 다른 실시예에서, 제 2 도전성 층(120)은 Al의 제 2 서브-층 위에 형성된 Mo 또는 TiW의 제 3 서브-층을 포함하여, 추가적인 부식(corrosive) 프로세스들에 대한 노출로부터 Al의 제 2 서브-층을 보호할 수 있다.
일 실시예에서, 제 2 도전성 층(120)은 물리적 기상 증착(PVD) 프로세스에 의해 형성된다. 예를 들어, 제 2 도전성 층(120) 스퍼터링 프로세스를 사용하여 형성될 수 있다. 하기에 설명되는 바와 같이, 제 1 도전성 층(102)은 제 2 도전성 층(120)의 에칭 요구조건들(requirements)과 호환될 수 있어야 한다. 예를 들어, 프로세스 시간 및 라인 폭(line width) 제어가 제 1 도전성 층(102)의 존재로 인해 실질적으로 영향을 받지 않도록, 제 1 도전성 층(102)은 제 2 도전성 층(120)에 비해 얇을 수 있다.
제 1 도전성 층(102)이 TiW를 포함하는 앞서 언급된 실시예에서, 제 1 도전성 층(102)은 층간 유전체(46)가 패터닝됨과 동시에 건식 에칭될 수 있으며, 이는 제 2 도전성 층(120)의 에칭의 일부로서 습식 에칭될 수 있다. 이미지 센서 어레이는 제 1 도전성 층(102)이 증착되는 시점부터 제 2 도전성 층(120)이 패터닝될 때까지 잘(well) 보호되며, 상기 시점에서 전체 어레이는 상호접속되며(interconnected) ESD에 대해 덜 손상된다. 제 2 도전성 층(120) 아래에 놓여있는 제 1 도전성 층(102)은 상부(top) 금속층의 전기적 요구조건 및 에칭 요구조건과 완벽하게 호환될 수 있다.
도 10은 본 발명의 방법에서 제 5 단계(step)의 수행 결과를 나타내며, 상 기 방법은 각각 제 1 및 제 2 콘택 비아들(110, 112) 직하에 배치되는 드레인 전극(60) 및 상부 전극층(66)의 부분들(portions)과의 전기적 콘택을 제공하는 데이터 라인(130) 및 전압 바이어스 라인들(132)을 형성하기 위해 제 2 도전성 층(120)의 부분들을 에칭하는 단계를 포함한다. 본 발명의 일 실시예에서, 제 2 전도층(120)의 식각은 습식 식각 프로세스를 이용하여 수행된다. 그러나, 제 2 전도층(120)의 식각은 건식 식각 프로세스를 이용하여 대안적으로 수행될 수 있다. 바람직하게는, 제 1 전도층(102)(도 8에 도시됨)의 식각이 습식 식각 프로세스를 이용하여 수행되는 경우, 제 2 전도층(120)의 식각은 건식 식각 프로세스를 이용하여 수행된다. 반대로, 제 1 전도층(102)(도 8에 도시됨)의 식각이 건식 식각 프로세스를 이용하여 수행되는 경우, 제 2 전도층(120)의 식각은 습식 식각 프로세스를 이용하여 수행된다. 제 2 전도층(120) 및 하부에 놓이는 제 1 전도층(102)의 식각은 층간 유전체(interlayer)(46)를 실질적으로 제거하지 않는다는 점을 유의한다.
제 1 전도층(102) 및 하부에 놓이는 층간 유전체(46)(도 8에 도시됨)는 잘 제어된 콘택 비아들(110)이 2개의 층들(102, 46)을 통해 형성될 수 있기만 한다면, 습식 또는 건식일 수 있다. 제 2 전도층(120) 및 하부에 놓이는 제 1 전도층(102)의 식각은 라인 선명도(line definition)가 잘 제어되고 하부에 놓이는 층간 유전체(46)가 이러한 식각 프로세스에 의해 많이 식각되지 않는다면, 습식 또는 건식으로 수행될 수 있다. 일 실시예에서, 제 2 식각(즉, 도 10에 도시된 제 2 전도층(120) 및 하부에 놓이는 제 1 전도층(102)의 식각)은 층간 유전체(46)를 식각하지 않는 화학제에 의한 습식 식각일 수 있다. 다른 실시예에서, 제 2 식각은 금속 층들(102, 120)을 선택적으로 식각하는 것으로 공지되어 있으며 층간 유전체(46)를 식각하지 않는 프로세스에 의한 건식 식각(즉, 도 10에 도시된 제 2 전도층(120) 및 하부에 놓이는 제 1 전도층(102)의 식각)일 수 있다.
도 11은 도 6에 도시된 바와 같은 본 발명에 따른 층간 유전체(46) 위에 제 1 전도층(102)(도 6)이 형성된 이후에, 픽셀에 인접한 부분적으로 제조된 이미지 센서 어레이 구조물(40)(도 6)의 기판(12)의 후면에 국부화된(localized) 마찰전기 충전(triboelectric charging) 이벤트(72)에 대해 픽셀들(38)(도 6) 중 하나의 개선된 응답을 모델링하기 위한 등가 회로(150)의 개념적인 회로도를 도시한다. 등가 회로(150)는, 게이트 전극(50)(도 6)을 나타내는 게이트 노드(85) 및 소스 전극(58)(도 6)을 나타내는 소스 노드(86) 사이에 접속된 제 1 커패시턴스 값 C1을 갖는 제 1 커패시터(84); 상부 전극층(66)(도 6)을 나타내는 노드(90) 및 소스 노드(86) 사이에 접속된 제 2 커패시턴스 값 C2를 갖는 제 2 커패시터(88); 제 1 전도층(102)(도 6)을 나타내는 노드(154) 및 소스 노드(86) 사이에 접속된 제 3 커패시턴스 값 C3를 갖는 제 3 커패시터(152); 및 제 1 전도층(102)(도 6)을 나타내는 노드(154) 및 상부 전극층을 나타내는 노드(90) 사이에 접속된 제 4 커패시턴스 값 C4를 갖는 제 4 커패시터(156)를 포함한다.
제 1 커패시턴스 값 C1은 게이트 전극(50)(도 6) 및 소스 전극(58)(도 6) 사이의 커패시턴스를 나타낸다. 제 2 커패시턴스 값 C2는 소스 전극(58)(도 6) 및 상 부 전극층(66)(도 6) 사이의 커패시턴스를 나타낸다. 제 3 커패시턴스 값 C3는 소스 전극(58)(도 6) 및 제 1 도전성 층(102)(도 6) 사이의 커패시턴스를 나타낸다. 제 4 커패시턴스 값 C4은 상부 전극층(66)(도 6) 및 제 1 도전성 층(102)(도 6) 사이의 커패시턴스를 나타낸다. 전압값 V0은 게이트 전극(50)(도 6) 및 기판의 배면(back side)(13)(도 6) 사이의 전압을 나타낸다. 전압값 Vgd는 소스 전극(58)(도 6) 및 게이트 전극(50)(도 6) 사이의 전압을 나타낸다.
부분적으로 제조된 이미지 센서 어레이(40)(도 6)의 픽셀(38)(도 6)가 픽셀(38)에 가장 가까운 기판(12)의 배면(13)에 인가되는 마찰전기(tribo-electric) 충전 이벤트(72)에 영향을 받을 때, 소스 전극(58)(도 2)은 전압값 V0보다 낮은 전압 Vgd로 충전된다.
전술한 바와 같이, 부분적으로 제조된 이미지 센서 어레이(40)(도 6)의 픽셀(38)(도 6)가 기판의 배면(13)에 인가되는 마찰전기 충전 이벤트(72)에 영향을 받을때, 배면(13)은 고전압으로 충전될 수 있다. 예컨대, 기판이 평활 표면(smooth surface)으로부터 분리될 때, 기판의 배면(13)은 대략 10-20kV의 범위에 있는 전압으로 충전될 수 있다. 소스 전극(58)(도 6) 및 게이트 전극(50)(도 6) 모두는 유리에 근접한 접지된 도전체가 존재하지 않는 경우에 동일한 전기적 전위(또는 전압)를 가질 것이다. 그러나, 접지된 도전 핀(71)이 기판의 배면(13) 가까이에 있을 때, "게이트 전압"(즉, 소스 전극(58)에 대한 게이트 전극(50)의 전압) 은 게이트 라인(18)(도 3)이 길고 개별 픽셀와 비교하여 상대적으로 높은 커패시턴스를 가지기 때문에 크게 강하하지 않을 것이다. 핀(71) 주변의 픽셀의 소스 전극(58)의 전압은 충분히 강하할 것이다. 다이오드 상의 최종 전압은 "핀-다이오드 커패시턴스"(즉, 소스 전극(58) 및 상부 전극(66) 간의 커패시턴스) 및 다이오드-게이트 커패시턴스(즉, 제 1 커패시턴스 값 (C1))의 비에 의해 결정된다. 핀 주위의 스위칭 트랜지스터들(44)(도 6)에 게이트 전극(50)(도 6)과 소스 전극(58)(도 6) 간의 전압이 걸리게 될 것이다. 이 전압은 수백 볼트만큼 높을 수 있으며 스위칭 트랜지스터들(44)(도 6)에 스트레스를 가하여 스트레스 마크들을 생성할 수 있다.
제 1 도전성 층(102)은 이 층과 소스 전극(58)(도 6) 사이에 매우 큰 커패시턴스를 제공한다. 제 4 커패시턴스(C4)와 병렬인 제 2 커패시턴스 값(C2)은 제 1 커패시턴스 값(C1)과 비교시 크다(즉, 
). 이는 스위칭 트랜지스터들(44)(도 6)에 대해 큰 전압들이 걸리는 것을 방지할 것이며, ESD 결함(artifact)들 및 결점(blemish)들을 방지할 것이다. 도 6의 보호된 경우에 있어서, 전압값(Vgd)(즉, 소스 전극(58)과 게이트 전극(50) 간의 전압)은 실질적으로 V0보다 낮으며, 아래 수식 (1)에 의해 표현될 수 있다.
스위칭 트랜지스터(42)(도 6)가 비교적 작고, 감광(photosensitive) 셀 (44)(도 6)이 높은 커패시턴스를 가지는 경우, 전압값(Vgd)은 아래 수식(2)에 의해 표현될 수 있다.
요약하면, 본 발명이 본 발명의 바람직한 버전들에 대해 매우 상세히 기술되었지만, 다른 버전들 역시 가능하다. 전술된 ESD 디바이스들의 임의의 다른 개수의 조합들이 참작된다. 따라서, 첨부된 청구항들의 범위 및 사상이 여기에 포함된 바람직한 버전들의 설명으로 제한되지 않아야 한다.
본 명세서에 통합되고 그 일부를 구성하는 첨부된 도면들은, 본 발명의 몇몇 실시예들을 도시하고, 본 명세서와 함께, 본 발명의 원칙들을 설명하는데 기여한다. 편의상, 동일한 참조번호들은 동일하거나 유사한 구성요소들을 참조하기 위해 도면을 통틀어 사용될 것이다.
도 1은 일반적인 이미지 센서 어레이를 도시한 회로 배선도이다.
도 2는 ESD 이벤트들에 의해 유발되는 손상에 특히 민감한 종래 기술의 제조 프로세스들의 스테이지들 동안에 존재하는 것과 같은, 부분적으로 조립된 이미지 센서 어레이 구조의 픽셀들의 단면도를 보여준다.
도 3은 도 2의 부분적으로 제조된(fabricated) 이미지 센서 어레이 구조의 간략화된 사시도이다;
도 4는 ESD 유도 결함(artifact)들을 가지는 이미지 센서 어레이의 충전 이미지이다.
도 5는 종래의 제조 프로세스들에 따라 형성된 부분적으로 제조된 이미지 센서 어레이 구조의 ESD 응답을 모델링하기 위한 등가 회로의 개략 회로도이다.
도 6 내지 10은 데이터 라인들 및 전압 바이어스 라인들의 형성에 앞선, 제조 프로세스의 단계들 동안 어레이에 있는 ESD 유도 결함들을 생성하는 가능성을 감소하는 이미지 센서 어레이를 제조하기 위한 본 발명의 방법에 따른 일련의 단계들을 도시한다.
도 11은 본 발명의 제조 방법에 따라 형성되는 부분적으로 제조된 이미지 센 서 어레이 구조의 ESD 응답을 모델링하기 위한 등가회로의 개요 회로 다이어그램이다.
Claims (21)
- 제조(fabrication) 동안의 정전기 방전 이벤트들로부터 초래되는 결함들에 대한 가능성을 감소시키는 이미지 센서 어레이 제조 방법으로서:(a) 절연 기판을 제공하는 단계;(b) 상기 기판 위에 적어도 하나의 픽셀을 형성하는 단계 ― 상기 픽셀은 스위칭 트랜지스터 및 감광 셀을 포함하고, 상기 스위칭 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하며, 상기 감광 셀은 상부 전극을 포함함 ― ;(c) 상기 스위칭 트랜지스터 및 상기 감광 셀 위에 층간 유전체를 형성하는 단계;(d) 상기 층간 유전체 위에 제 1 전도성 층을 증착시키는 단계;(e) 상기 제 1 전도성 층 위에 비아-패터닝(via-pattern)된 포토레지스트(photoresist) 층을 형성하는 단계;(f) 상기 비아-패터닝된 포토레지스트 층을 이용하여 상기 제 1 전도성 층 및 상기 층간 유전체 내부 및 상기 제 1 전도성 층 및 상기 층간 유전체를 관통하여 제 1 및 제 2 비아(via)들을 식각(etch)하는 단계 ― 상기 제 1 및 제 2 비아들은 상기 제 1 전도성 층과 상기 층간 유전체의 노출 부분들에 의해 형성되는 내부 벽들을 구비하고, 상기 제 1 비아는 상기 드레인 전극의 일부를 노출시키며, 상기 제 2 비아는 상기 상부 전극의 일부를 노출시킴 ― ;(g) 상기 제 1 전도성 층 위와, 상기 제 1 및 제 2 비아들의 내부 벽들 위 와, 상기 드레인 전극과 상기 상부 전극의 노출된 부분들 위에 제 2 전도성 층을 증착시키는 단계; 및(h) 전기적 콘택을 상기 드레인 전극에 제공하는 데이터 라인들, 및 전기적 콘택을 상기 상부 전극에 제공하는 전압 바이어스 라인들을 형성하기 위해 상기 제 2 전도성 층과 상기 제 1 전도성 층의 부분들을 식각하는 단계를 포함하며;(i) 이에 의해, 상기 이미지 센서 어레이의 픽셀들은 상기 층간 유전체 위에 증착된 상기 제 1 전도성 층의 존재에 의해 정전기 방전 이벤트들로부터 실질적으로 보호되는, 이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 제 1 전도성 층은 티타늄-텅스텐으로 형성되는, 이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,제 1 전도성 층을 증착시키는 상기 단계 (d)는 물리 증기 증착(physical vapor deposition) 프로세스를 수행하는 단계를 포함하는, 이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,제 2 전도성 층을 증착시키는 상기 단계(g)는:상기 제 1 전도성 층 위와, 상기 제 1 및 제 2 비아들의 내부 벽들 위와, 상기 드레인 전극과 상기 상부 전극의 노출된 부분들 위에 제 1 서브층(sub-layer)을 증착시키는 단계; 및상기 제 1 서브층 위에 제 2 서브층을 증착시키는 단계를 더 포함하는, 이미지 센서 어레이 제조 방법.
- 제 4 항에 있어서,상기 제 1 전도성 층은 티타늄-텅스텐으로 형성되고;상기 제 1 서브층은 티타늄-텅스텐으로 형성되고; 그리고상기 제 2 서브층은 알루미늄으로 형성되는, 이미지 센서 어레이 제조 방법.
- 제 4 항에 있어서,상기 제 1 전도성 층은 몰리브덴으로 형성되고;상기 제 1 서브층은 몰리브덴으로 형성되고; 그리고상기 제 2 서브층은 알루미늄으로 형성되는, 이미지 센서 어레이 제조 방법.
- 제 4 항에 있어서,제 2 전도성 층을 증착시키는 상기 단계 (g)는:상기 제 2 서브층 위에 제 3 서브층을 증착시키는 단계를 더 포함하는, 이미지 센서 어레이 제조 방법.
- 제 7 항에 있어서,상기 제 1 전도성 층은 티타늄-텅스텐으로 형성되고;상기 제 1 서브층은 티타늄-텅스텐으로 형성되고;상기 제 2 서브층은 알루미늄으로 형성되고; 그리고상기 제 3 서브층은 티타늄-텅스텐으로 형성되는, 이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전성 층은 상기 단계들 (f) 및 (h)의 에칭 동안 에칭될 수 있는 재료를 사용하여 형성되는,이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 스위칭 트랜지스터 및 상기 감광 셀(photo-sensitive cell)은 상기 층간 유전체를 형성하기에 앞서 단지 부분적으로 제조되는,이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 비아들을 에칭하는 단계 (f)는 건식 에칭 기술들에 따라 수행되고;상기 제 2 도전성 층 및 상기 제 1 도전성 층의 부분들을 에칭하는 단계 (h)는 습식 에칭 기술들에 따라 수행되는,이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 비아들을 에칭하는 단계 (f)는 습식 에칭 기술들에 따라 수행되고;상기 제 2 도전성 층 및 상기 제 1 도전성 층의 부분들을 에칭하여 제거하는 단계 (h)는 건식 에칭 기술들에 따라 수행되는,이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전성 층 및 상기 제 1 도전성 층의 부분들을 에칭하는 단계 (h)는 상기 층간 유전체를 실질적으로 제거하지 않는,이미지 센서 어레이 제조 방법.
- 제 1 항에 있어서,상기 스위칭 트랜지스터는 박막-트랜지스터인,이미지 센서 어레이 제조 방법.
- 제조 동안의 정전기 방전 이벤트들로부터 야기되는 결함들에 대한 가능성을 감소시키는 이미지 센서 어레이 제조 방법으로서,(a) 절연 기판을 제공하는 단계;(b) 상기 기판 위에 적어도 하나의 픽셀을 형성하는 단계 ― 상기 픽셀은 스위칭 장치 및 감광 셀을 포함하고, 상기 스위칭 장치는 데이터 전극을 포함하며, 상기 감광 셀은 바이어스 전극을 포함함 ―;(c) 상기 스위칭 장치 및 상기 감광 셀 위에 층간 유전체를 형성하는 단계;(d) 상기 층간 유전체 위에 제 1 도전성 층을 증착하는 단계;(e) 상기 제 1 도전성 층 및 상기 층간 절연층 내부와 상기 제 1 도전성 층 및 상기 층간 절연층을 관통하여 제 1 및 제 2 비아들을 형성하기 위하여 상기 제 1 도전성 층 및 상기 층간 절연층을 패터닝하고 에칭하는 단계 ― 상기 제 1 및 제 2 비아들은 상기 제 1 도전성 층 및 상기 층간 유전체의 노출된 부분들에 의해 형성된 내부 벽들을 갖고, 상기 제 1 비아는 상기 데이터 전극의 일 부분을 노출시키며, 상기 제 2 비아는 상기 바이어스 전극의 일 부분을 노출시킴 ―;(f) 상기 제 1 도전성 층 위와, 상기 제 1 및 제 2 비아들의 상기 내부 벽들 위와, 상기 데이터 전극 및 상기 바이어스 전극의 상기 노출된 부분들 위에 제 2 도전성 층을 증착하는 단계; 및(g) 상기 데이터 전극과의 전기적 콘택을 제공하는 데이터 라인들, 및 상기 바이어스 전극과의 전기적 콘택을 제공하는 전압 바이어스 라인들을 형성하기 위하 여 상기 제 2 도전성 층 및 상기 제 1 도전성 층의 부분들을 에칭하는 단계를 포함하며,(h) 이에 의해, 상기 이미지 센서 어레이의 상기 픽셀들은 상기 층간 유전체 위에 증착된 상기 제 1 도전성 층의 존재에 의해 정전기 방전 이벤트들로부터 실질적으로 보호되는,이미지 센서 어레이 제조 방법.
- 제 15 항에 있어서,상기 제 1 도전성 층은 티타늄-텅스텐으로 형성되는,이미지 센서 어레이 제조 방법.
- 제 15 항에 있어서,상기 제 1 도전성 층은 상기 단계들 (e) 및 (g)의 에칭 동안에 에칭될 수 있는 재료를 사용하여 형성되는,이미지 센서 어레이 제조 방법.
- 제 15 항에 있어서,상기 제2 도전성 층을 증착하는 상기 단계(f)는 상기 제1 도전성 층 위와, 상기 제1 및 제2 비아들의 내부 벽들 위와, 상기 드레인 전극 및 상부 전극의 노출된 부분들 위에 제1 서브층을 증착하는 단계; 및상기 제1 서브층 위에 제2 서브층을 증착하는 단계를 더 포함하는, 이미지 센서 어레이 제조 방법.
- 제 18 항에 있어서,상기 제1 도전성 층은 티타늄-텅스텐으로 형성되며;상기 제1 서브층은 티타늄-텅스텐으로 형성되며; 그리고상기 제2 서브층은 알루미늄으로 형성되는, 이미지 센서 어레이 제조 방법.
- 제 15 항에 있어서,상기 제2 도전성 층 및 상기 제1 도전성 층의 부분들을 에칭으로 제거하는 상기 단계(g)는 상기 층간 유전체를 실질적으로 제거하지 않는, 이미지 센서 어레이 제조 방법.
- 제 15 항에 있어서,상기 스위칭 트랜지스터는 박막 트랜지스터인, 이미지 센서 어레이 제조 방법.
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| US8293122B2 (en) * | 2009-01-21 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual metal for a backside package of backside illuminated image sensor |
| TWI424574B (zh) * | 2009-07-28 | 2014-01-21 | Prime View Int Co Ltd | 數位ｘ光探測面板及其製作方法 |
| US9211565B2 (en) | 2012-02-28 | 2015-12-15 | Carestream Health, Inc. | Adhesive layer for digital detectors |
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| US10042504B2 (en) | 2013-08-13 | 2018-08-07 | Samsung Electronics Company, Ltd. | Interaction sensing |
| US10042446B2 (en) | 2013-08-13 | 2018-08-07 | Samsung Electronics Company, Ltd. | Interaction modes for object-device interactions |
| US9786856B2 (en) * | 2015-08-20 | 2017-10-10 | Dpix, Llc | Method of manufacturing an image sensor device |
| US20170179199A1 (en) * | 2015-12-18 | 2017-06-22 | Dpix, Llc | Method of screen printing in manufacturing an image sensor device |
| CN107359168A (zh) * | 2017-07-11 | 2017-11-17 | 京东方科技集团股份有限公司 | 显示面板及其制备方法、显示装置 |
| CN110783355A (zh) * | 2019-10-31 | 2020-02-11 | 京东方科技集团股份有限公司 | 一种探测面板、其制作方法及检测装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
| US6127258A (en) * | 1998-06-25 | 2000-10-03 | Motorola Inc. | Method for forming a semiconductor device |
| TW454407B (en) * | 1998-09-16 | 2001-09-11 | Nippon Electric Co | Semiconductor device and the manufacturing method thereof, image sensor apparatus comprising the same, and the image reader comprising the same |
| JP3257594B2 (ja) * | 1999-02-12 | 2002-02-18 | 日本電気株式会社 | イメージセンサの製造方法 |
| US6838696B2 (en) * | 2000-03-15 | 2005-01-04 | Advanced Display Inc. | Liquid crystal display |
| US6740884B2 (en) * | 2002-04-03 | 2004-05-25 | General Electric Company | Imaging array and methods for fabricating same |
| US7532264B2 (en) * | 2004-10-28 | 2009-05-12 | Dpix Llc | On-substrate ESD protection for array based image sensors |
| KR101202983B1 (ko) * | 2005-09-13 | 2012-11-20 | 엘지디스플레이 주식회사 | 반사투과형 액정표시장치용 어레이 기판 및 그 제조방법 |
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