KR20100041373A - 반도체 패키지 및 그의 제조방법 - Google Patents

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KR20100041373A
KR20100041373A KR1020080100527A KR20080100527A KR20100041373A KR 20100041373 A KR20100041373 A KR 20100041373A KR 1020080100527 A KR1020080100527 A KR 1020080100527A KR 20080100527 A KR20080100527 A KR 20080100527A KR 20100041373 A KR20100041373 A KR 20100041373A
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박창준
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 반도체 패키지 및 그의 제조방법은, 본딩패드를 갖는 반도체 칩과, 상기 반도체 칩과 마주하고, 상기 본딩패드와 대응하는 부분에 홈을 구비하며, 상기 홈에 배치된 본드핑거를 갖는 기판과, 상기 본드핑거와 접속되는 제1범프부, 상기 본딩패드와 접속되는 제2범프부 및 상기 제1범프부와 상기 제2범프부를 전기적으로 연결하는 막대 형상의 연결부를 포함하는 접속 부재를 포함한다.

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 솔더 조인트 신뢰성을 확보할 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다.
각종 전기, 전자 제품의 크기가 소형화되는 추세에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있고, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.
예들 들어, 패키지의 전체 사이즈에 대해 반도체 칩의 사이즈가 80% 이상이 되는 칩 사이즈 패키지(Chip Size Package)가 제안되었으며, 이러한 칩 사이즈 패키지는 경박단소의 잇점 때문에 여러가지 형태로 개발되고 있다.
한편, 전형적인 반도체 패키지 및 일부 칩 사이즈 패키지는 인쇄회로기판(Printed Circuit Board)에의 실장방법으로 리드프레임에 의한 솔더링(soldering) 방식을 이용하고 있다. 그러나, 상기 리드프레임에 의한 솔더링 방 식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다.
이에, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달 경로를 최소화시킬 목적으로, 범프(Bump)를 이용한 플립 칩 패키지 구조가 제안되었다.
상기 플립 칩 패키지는 칩의 본딩패드 상에 형성시킨 범프에 의해 상기 반도체 칩이 인쇄회로기판에의 접착이 이루어지도록 함과 동시에 반도체 칩과 인쇄회로기판 간의 전기적 접속이 이루어지도록 한 구조로서, 상기 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달이 단지 범프에 의해서만 이루어지므로 신호 전달 경로가 매우 짧으며, 따라서, 전기적 특성 측면에서 잇점을 갖는다
따라서, 이러한 플립 칩 패키지는 반도체 칩과 인쇄회로기판을 전기적으로 연결하는 범프의 조인트(Joint) 안정성을 확보하는 것이 중요하다.
그러나, 자세하게 도시하고 설명하지는 않았지만 전술한 일반적인 플립 칩 패키지의 경우에는, 반도체 칩, 인쇄회로기판 및 범프들 간의 각각 상이한 열팽창계수(CTE : Coefficient of Ethermal Expansion) 차이로 인해, 상기 범프를 이용하여 상기 반도체 칩을 상기 인쇄회로기판에 실장 후 상기 범프의 계면에서 크랙이 발생하게 된다.
즉, 상기 반도체 칩을 상기 인쇄회로기판 상에 실장 후 공정 수행 시 유발되는 외부 온도의 변화에 따라 상기 반도체 칩 및 인쇄회로기판이 팽창하게 되는데, 상기 반도체 칩 및 인쇄회로기판은 각각 상이한 열팽창계수를 갖기 때문에, 상기 반도체 칩 및 인쇄회로기판의 팽창 정도가 상이하여 스트레스가 특정 부분에만 집중되게 되고, 특히, 두 계면 중 접착력이 약한 범프의 부분에서 크랙이 발생하게 되는 것이다.
따라서, 상기 크랙으로 인해 상기 반도체 칩과 인쇄회로기판 사이의 전기적 경로가 오픈(Open)되고, 그 결과, 솔더 조인트의 신뢰성이 저하되게 된다.
본 발명은 반도체 패키지를 이루는 구성 요소들 간의 각각 상이한 열팽창계수 차이에 기인한 범프의 크랙 발생을 방지할 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 범프의 크랙 발생을 방지하여 반도체 칩과 인쇄회로기판 사이의 전기적 경로 오픈 및 솔더 조인트 신뢰성 저하를 방지할 수 있는 반도체 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 패키지는, 본딩패드를 갖는 반도체 칩; 상기 반도체 칩과 마주하고, 상기 본딩패드와 대응하는 부분에 홈을 구비하며, 상기 홈에 배치된 본드핑거를 갖는 기판; 및 상기 본드핑거와 접속되는 제1범프부, 상기 본딩패드와 접속되는 제2범프부 및 상기 제1범프부와 상기 제2범프부를 전기적으로 연결하는 막대 형상의 연결부를 포함하는 접속 부재;를 포함한다.
상기 홈은 구형 형상 또는 다각형 형상을 포함한다.
상기 기판은 상기 홈을 형성하기 위해 제1홈부를 갖는 제1기판 및 상기 제1홈부와 대응하는 제2홈부를 갖는 제2기판의 적층 구조를 포함한다.
상기 접속 부재의 표면에 도금된 제1도금층 및 상기 제1도금층 상에 배치된 제2도금층을 더 포함한다.
상기 제1도금층 및 제2도금층은 각각 Ni 물질 및 Au 물질을 포함한다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 홈을 구비하며, 상기 홈에 배치된 본드핑거를 갖는 기판을 마련하는 단계; 상기 기판과 마주하며, 상기 본드핑거와 대응하는 부분에 본딩패드를 갖는 반도체 칩을 마련하는 단계; 상기 본딩패드 상에 상기 본드핑거와 접속되는 제1범프부, 상기 본딩패드와 접속되는 제2범프부 및 상기 제1범프부와 상기 제2범프부를 전기적으로 연결하는 막대 형상의 연결부를 포함하는 접속 부재를 형성하는 단계; 및 상기 접속 부재의 표면을 도금하는 단계;를 포함한다.
상기 홈은 구형 또는 다각형 형상으로 형성된다.
상기 홈은 드릴링(Drilling), 레이저(Laser) 및 펀칭(Punching) 중 어느 하나의 방식에 의해 형성된다.
상기 홈은 표면에 절연층이 더 형성된다.
상기 절연층은 상기 접속 부재의 표면을 도금하는 단계 후, 상기 홈의 표면으로부터 제거된다.
상기 기판은 상기 홈을 형성하기 위해 제1홈부를 갖는 제1기판 및 상기 제1홈부와 대응하는 제2홈부를 갖는 제2기판의 적층 구조로 형성된다.
상기 기판은, 반원 형상의 제1홈부가 구비된 제1기판을 마련하는 단계; 상기 제1홈부와 대응하는 제2홈부가 구비된 제2기판을 마련하는 단계; 및 상기 제1기판과, 상기 제2기판을 상기 제1홈부와 상기 제2홈부가 대응되도록 부착하는 단계;를 통해 형성된다.
상기 접속 부재를 형성하는 단계는, 디스펜서(Dispenser)를 이용하여 상기 기판의 본드핑거 상에 제1범프부를 형성하는 단계; 상기 디스펜서를 상부로 이동시켜 상기 제1범프부와 연장되는 막대 형상의 연결부를 형성하는 단계; 및 상기 디스펜서를 제거함과 아울러, 캐필러리(Capillary)를 이용하여 상기 연결부와 연장되는 제2범프부를 형성하는 단계;를 포함한다.
상기 접속 부재의 표면을 도금하는 단계에서 상기 접속 부재의 표면에는 제1도금층 및 상기 제1도금층 상에 배치된 제2도금층이 형성된다.
상기 제1도금층 및 상기 제2도금층은 각각 Ni 물질 및 Au 물질로 형성된다.
본 발명은 반도체 패키지 형성시, 와이어 타입의 범프 및 상기 와이어 타입의 범프가 접속되는 홈을 갖는 기판이 이용되어 반도체 패키지가 형성됨으로써, 범프가 접속되는 솔더 조인트 부분이 반도체 칩 또는 인쇄회로기판의 팽창시에도 스트레스가 집중되지 않고 유동적이 되게 할 수 있으므로, 반도체 칩 및 인쇄회로기판의 상이한 열팽창계수에 기인한 상기 범프에서의 크랙 발생을 방지할 수 있다.
따라서, 본 발명은 상기 반도체 칩과 인쇄회로기판 사이의 전기적 경로가 오픈(Open)되는 것을 방지할 수 있으므로, 그 결과, 솔더 조인트의 신뢰성을 향상시 킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 그의 제조방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 1 내지 도 3에 도시된 바와 같이 본 발명의 실시예에 따른 반도체 패키지(100)는, 반도체 칩(108), 기판(102) 및 접속 부재(114)를 포함한다.
반도체 칩(108)은 상면에 본딩패드(110)를 갖는다.
또한, 반도체 칩(108)은 상면에 구비되며 본딩패드(110) 부분을 노출시키는 보호막(112)을 더 포함하며, 이러한 보호막(112)은 예를 들면 패시베이션(Passivation)막을 포함한다.
기판(102)은 반도체 칩(108)의 본딩패드(110) 형성면과 마주하도록 배치되며, 또한, 기판(102)은 반도체 칩(108)의 본딩패드(110)와 대응하는 부분에 본드핑거(106)를 갖는다.
여기서, 기판(102)은 본드핑거(106) 부분에 구비되며 접속 부재(114)를 수납하는 홈(104)을 더 포함할 수 있으며, 이때, 홈(104)은 구형 형상 또는 다각형 형 상을 포함한다. 또한, 홈(104)은 예를 들면 오메가(Ω) 형상을 포함할 수 있다.
게다가, 기판(102)은 도 2에 도시된 바와 같이, 예를 들면 제1기판(102a)과 제2기판(102b)의 적층 구조를 포함할 수 있다.
여기서, 제1기판(102a) 및 제2기판(102b)은 각각 제1홈부 및 제2홈부(104a, 104b), 기판 몸체(120a, 120bv), 내부 회로 배선(118a, 118b) 및 제1홈부 및 제2홈부(104a, 104b) 표면의 구리 도금된 구리 도금층으로 이루어진 본드핑거(106a, 106b)를 포함할 수 있다.
접속 부재(114)는 기판(102)의 본드핑거(106)와 접속되는 제1범프부(114c)를 포함하며, 접속 부재(114)는 반도체 칩(108)의 본딩패드(110)와 접속되는 제2범프부(114a)를 포함한다.
여기서, 기판(102)의 본드핑거(106)와 접속된 제1범프부(114c)는 기판(102)의 홈(104) 내에 배치되어, 반도체 칩(108)과 기판(102)의 유동시, 반도체 칩(108) 및 기판(102) 각각의 본딩패드(110) 및 본드핑거(106)으로부터 이탈되지 않도록 한다.
또한, 접속 부재(114)는 기판(102)의 본드핑거(106) 및 반도체 칩(108)의 본딩패드(110)와 각각 접속된 제1범프부(114c)와 제2범프부(114a)를 전기적 및 물리적으로 연결하는 연결부(114b)를 포함한다.
연결부(114b)는 예를 들면 와이어 또는 막대 형상을 포함할 수 있다.
또한, 접속 부재(114)는 도 3에 도시된 바와 같이 예를 들면 Au 물질(122)을 포함한다.
그리고, 접속 부재(114)는 그 표면에 도금된 제1도금층 및 제1도금층 상에 배치된 제2도금층을 더 포함할 수 있으며, 이때, 제1도금층 및 제2도금층은 예를 들면 각각 Ni 물질(124) 및 Au 물질(126)을 포함한다.
게다가, 반도체 패키지(100)는 접속 부재(114)를 포함하는 반도체 칩(108)과 기판(102) 상면 사이의 공간이 예를 들면 언더-필 물질과 같은 충진재(115)로 충진된다.
아울러, 반도체 패키지(100)는 반도체 칩(108) 및 충진재(115)를 포함하는 기판(102)의 상면이 반도체 칩(108)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(116)로 밀봉되며, 기판(102) 상면에 볼 랜드(도시안됨)에는 실장수단으로서 구비된 솔더 볼과 같은 다수의 외부 접속 단자(128)를 포함한다.
구체적으로, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 상면에 본드핑거(106)가 구비된 기판(102)이 마련된다.
이때, 기판(102)은 본드핑거(106) 부분에 홈(104)이 더 형성되며, 이러한 홈(104)은 드릴링(Drilling), 레이저(Laser) 및 펀칭(Punching) 중 어느 하나의 방식에 의해 형성될 수 있다.
그리고, 홈(104)은 예를 들면 구형 형상 또는 다각형 형상으로 형성되며, 또한, 오메가(Ω) 형상으로 형성될 수도 있다.
게다가, 홈(104)은 표면에 홈(104)의 표면을 덮는 절연층(도시안됨)이 더 형 성될 수 있다.
이러한 절연층은 후속의 접속 부재의 도금시 홈(104) 표면에까지 도금 물질이 도금되는 것을 방지하며, 따라서, 절연층은 후속의 접속 부재 형성 후, 접속 부재의 표면에 도금층이 형성된 다음 제거된다.
한편, 기판(102)은 예를 들면 도 2에 도시된 바와 같이, 제1기판(102a)과 제2기판(102b)의 적층 구조로 형성된다, 이때, 제1기판(102a) 및 제2기판(102b)은 각각 제1홈부 및 제2홈부(104a, 104b), 기판 몸체(120a, 120b), 내부 회로 배선(118a, 118b) 및 제1홈부 및 제2홈부(104a, 104b) 표면의 구리 도금된 구리 도금층으로 이루어진 본드핑거(106a, 106b)로 형성되며, 각 홈(104a, 104b)들이 대응되도록 부착되어 기판(102)이 형성된다.
도 4b 및 도 4c를 참조하면, 기판(102)과 마주하며, 본드핑거(106)와 대응하는 본딩패드(110)를 갖는 반도체 칩(108)이 마련된다. 그런 다음, 본딩패드(110) 상에 기판(102)의 본드핑거(106)와 접속되는 제1범프부(114c), 본딩패드(110)와 접속되는 제2범프부(114a) 및 제1범프부(114c)와 제2범프부(114a)를 전기적 및 물리적으로 연결하는 연결부(114b)를 포함하는 접속 부재(114)가 형성된다.
여기서, 접속 부재(114)는 도 4b에 도시된 바와 같이, 먼저, 디스펜서(Dispenser : 111)가 이용되어 기판(102)의 본드핑거(106) 상에 제1범프부(114c)가 형성되고, 그런 다음 디스펜서(111)가 상부로 이동되어 제1범프부(114c)와 연장되는 막대 형상의 연결부(114b)가 형성되며, 이어서, 디스펜서(111)가 제거됨과 아울러, 캐필러리(Capillary : 113)가 이용되어 연결부(114b)와 연장되는 제2범프 부(114a)가 형성되는 방식으로 형성될 수 있으며, 따라서, 접속 부재(114)의 연결부(114b)는 와이어 형상 또는 막대 형상으로 형성된다.
또한, 접속 부재(114)는 Au 물질(122)로 형성된다.
그리고, 제1범프부(114c)는 기판(102)의 홈(104) 내에 배치되어 반도체 칩(108)이 기판(102)에 부착시, 기판(102)으로부터 접속 부재(114)가 이탈되지 않도록 한다.
도 4d를 참조하면, 반도체 칩(108)의 본딩패드(110)와 기판(102)의 본드핑거(106)에 접속된 접속 부재(114)의 표면이 접속 부재(114)의 전기적 특성을 향상시키기 위해 도금층이 형성된다.
여기서, 도금층은 예를 들면 전해 도금 방식으로 수행된다.
또한, 이러한 도금층은 제1도금층 및 제2도금층으로 형성되며, 제1도금층 및 제2도금층은 각각 Ni 물질(124) 및 Au 물질(126)로 형성된다.
도 4e를 참조하면, 접속 부재(114)가 형성된 반도체 칩(108)과 기판(102) 사이의 공간에 언더-필과 같은 충진 부재(115)로 충진되고, 이어서, 충진 부재(115) 및 반도체 칩(108)을 포함하는 기판(102)의 상면이 반도체 칩(108)을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지 부재(116)로 밀봉된다.
그런 다음, 기판(102) 하면의 볼 랜드(도시안됨)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(128)가 부착되어 본 발명의 실시예에 따른 반도체 패키지가 완성된다.
전술한 바와 같이 본 발명은, 상기와 같이 와이어 타입의 범프 및 상기 와이어 타입의 범프가 접속되는 홈을 갖는 기판이 이용되어 반도체 패키지가 형성됨으로써, 범프가 접속되는 솔더 조인트 부분이 반도체 칩 또는 인쇄회로기판의 팽창시에도 각 상이한 열 팽창계수에 따른 스트레스가 집중되지 않고 유동적이 되게 할 수 있으므로, 반도체 칩 및 인쇄회로기판의 상이한 열팽창계수에 기인한 상기 범프에서의 크랙 발생을 방지할 수 있다.
따라서, 본 발명은 상기 반도체 칩과 인쇄회로기판 사이의 전기적 경로가 오픈되는 것을 방지할 수 있으므로, 솔더 조인트의 신뢰성을 종래 보다 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 도시한 공정별 단면도.

Claims (15)

  1. 본딩패드를 갖는 반도체 칩;
    상기 반도체 칩과 마주하고, 상기 본딩패드와 대응하는 부분에 홈을 구비하며, 상기 홈에 배치된 본드핑거를 갖는 기판; 및
    상기 본드핑거와 접속되는 제1범프부, 상기 본딩패드와 접속되는 제2범프부 및 상기 제1범프부와 상기 제2범프부를 전기적으로 연결하는 막대 형상의 연결부를 포함하는 접속 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 홈은 구형 형상 또는 다각형 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 기판은 상기 홈을 형성하기 위해 제1홈부를 갖는 제1기판 및 상기 제1홈부와 대응하는 제2홈부를 갖는 제2기판의 적층 구조를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 접속 부재의 표면에 도금된 제1도금층 및 상기 제1도금층 상에 배치된 제2도금층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1도금층 및 제2도금층은 각각 Ni 물질 및 Au 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 홈을 구비하며, 상기 홈에 배치된 본드핑거를 갖는 기판을 마련하는 단계;
    상기 기판과 마주하며, 상기 본드핑거와 대응하는 부분에 본딩패드를 갖는 반도체 칩을 마련하는 단계;
    상기 본딩패드 상에 상기 본드핑거와 접속되는 제1범프부, 상기 본딩패드와 접속되는 제2범프부 및 상기 제1범프부와 상기 제2범프부를 전기적으로 연결하는 막대 형상의 연결부를 포함하는 접속 부재를 형성하는 단계; 및
    상기 접속 부재의 표면을 도금하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 홈은 구형 또는 다각형 형상으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 홈은 드릴링(Drilling), 레이저(Laser) 및 펀칭(Punching) 중 어느 하나의 방식에 의해 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 6 항에 있어서,
    상기 홈은 표면에 절연층이 더 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 절연층은 상기 접속 부재의 표면을 도금하는 단계 후, 상기 홈의 표면으로부터 제거되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 6 항에 있어서,
    상기 기판은 상기 홈을 형성하기 위해 제1홈부를 갖는 제1기판 및 상기 제1홈부와 대응하는 제2홈부를 갖는 제2기판의 적층 구조로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 기판은,
    반원 형상의 제1홈부가 구비된 제1기판을 마련하는 단계;
    상기 제1홈부와 대응하는 제2홈부가 구비된 제2기판을 마련하는 단계; 및
    상기 제1기판과, 상기 제2기판을 상기 제1홈부와 상기 제2홈부가 대응되도록 부착하는 단계;
    를 통해 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 6 항에 있어서,
    상기 접속 부재를 형성하는 단계는,
    디스펜서(Dispenser)를 이용하여 상기 기판의 본드핑거 상에 제1범프부를 형성하는 단계;
    상기 디스펜서를 상부로 이동시켜 상기 제1범프부와 연장되는 막대 형상의 연결부를 형성하는 단계; 및
    상기 디스펜서를 제거함과 아울러, 캐필러리(Capillary)를 이용하여 상기 연결부와 연장되는 제2범프부를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제 6 항에 있어서,
    상기 접속 부재의 표면을 도금하는 단계에서 상기 접속 부재의 표면에는 제1도금층 및 상기 제1도금층 상에 배치된 제2도금층이 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1도금층 및 상기 제2도금층은 각각 Ni 물질 및 Au 물질로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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