KR20100039572A - Method of manufacturing flash memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a flash memory device is provided to omit an etching process by exposing a conductive layer when a metal layer is formed using a seam and a necking phenomenon. CONSTITUTION: A gate insulation layer(102) and a first conductive layer(104) are formed on the first region of a semiconductor substrate(100). First strings with first gaps are formed in the first region. Second strings with second gaps are formed in the second region. The second gaps are wider than the first gaps. An element isolation layer(106) is formed between the first strings and the second strings. A dielectric layer(108) and a second conductive layer(110) are formed on the semiconductor substrate on which the element isolation layer is formed. Grooves are formed in the second gaps. A metal layer, a hard mask layer and an auxiliary pattern are successively formed on the upper side of the second conductive layer. A spacer is formed on the sidewall of the auxiliary pattern. A patterning process is performed. The exposed second conductive layer which is exposed beside the grooves is removed.

Description

플래시 메모리 소자의 제조방법{Method of manufacturing flash memory device}Method of manufacturing flash memory device

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 스페이서 패터닝 기술(spacer patterning technic) 공정을 이용하는 플래시 메모리 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device using a spacer patterning technic process.

플래시 메모리 소자는 데이터가 저장되는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 다수개의 스트링들을 포함하며, 스트링들의 사이에는 소자 분리 구조가 형성되어 스트링들을 전기적으로 절연시킨다. 또한, 스트링들 및 소자 분리 구조의 상부에는 워드라인(word line)들이 형성된다. 워드라인은 전기적으로 직렬로 연결된 다수개의 메모리 셀들의 게이트 단이 연결되어 형성된다. The flash memory device includes a memory cell array in which data is stored. The memory cell array includes a plurality of strings, and device isolation structures are formed between the strings to electrically insulate the strings. In addition, word lines are formed on the strings and the device isolation structure. The word line is formed by connecting gate ends of a plurality of memory cells electrically connected in series.

특히, 구동 전압의 레벨 차이로 인해, 워드라인은 셀렉트 라인(select line) 이나 고전압 또는 저전압 스위치(HVN 또는 LVN)용 게이트 라인의 폭 및 간격보다 좁게 형성한다. In particular, due to the level difference of the driving voltage, the word line is formed to be narrower than the width and spacing of the select line or the gate line for the high voltage or low voltage switch (HVN or LVN).

한편, 반도체 소자의 집적도가 증가함에 따라 워드라인을 형성하기 위한 패터닝 공정이 점차 어려워지고 있다. 집적도가 증가할수록 게이트 라인은 더 좁은 폭으로 형성해야 하며, 게이트 라인 간의 간격 또한 더 좁게 형성해야 한다. On the other hand, as the degree of integration of semiconductor devices increases, the patterning process for forming word lines becomes increasingly difficult. As the degree of integration increases, the gate lines must be formed with a narrower width, and the spacing between the gate lines must be made smaller.

하지만, 패터닝 공정을 위한 노광 장비의 해상도 한계로 인하여 미세한 패턴을 형성하는 데에는 한계가 있다. However, there is a limit in forming a fine pattern due to the resolution limitation of the exposure equipment for the patterning process.

이를 하결하기 위하여, 스페이서(spacer)를 이용한 패터닝 기술이 개발되고 있다. 구체적으로 설명하면 다음과 같다.In order to solve this problem, a patterning technique using a spacer has been developed. Specifically, it is as follows.

식각 대상이 되는 막(예컨대, 하드 마스크막)의 상부에 최종 형성할 패턴의 피비(pitch)보다 넓은(예컨대, 2배 더 넓은) 보조패턴을 형성한다. 보조패턴의 측벽을 따라 스페이서를 형성한다. 특히, 스페이서는 보조막의 측벽 둘레를 따라 형성되기 때문에, 스페이서의 양 끝 모서리에 커팅(cutting) 공정을 실시하여 각각의 게이트 라인을 전기적으로 격리시킨다. 이때, 커팅 공정은 스페이서의 양 끝 모서리를 노출하는 별도의 마스크를 사용하여 실시한다. An auxiliary pattern that is wider (eg, twice wider) than the pitch of the pattern to be finally formed is formed on the layer (eg, the hard mask layer) to be etched. Spacers are formed along sidewalls of the auxiliary pattern. In particular, since the spacers are formed along the sidewalls of the auxiliary layer, a cutting process is performed at both edges of the spacers to electrically isolate the respective gate lines. At this time, the cutting process is performed using a separate mask that exposes both edges of the spacer.

이어서, 스페이서의 패턴에 따라 식각 공정을 실시하여 게이트 라인을 형성할 수 있다. Subsequently, the gate line may be formed by performing an etching process according to the pattern of the spacer.

하지만, 상술한 스페이서를 이용한 패터닝 기술은 공정 단계가 많기 때문에 제조 공정에 걸리는 시간 및 비용이 증가할 수 있다. However, the patterning technique using the above-described spacers can increase the time and cost required for the manufacturing process because there are many process steps.

본 발명이 해결하고자 하는 과제는, 심(seam) 및 네킹(necking) 현상을 이용하여 제2 도전막의 일부에 홈을 형성하고, 홈을 경계로 금속막이 전기적으로 연결되지 않도록 금속막을 형성한다. 후속 금속막을 격리시키는 홈의 사이로 노출된 제2 도전막을 제거하여 전기적으로 서로 격리된 게이트 라인들을 형성할 수 있다. The problem to be solved by the present invention is to form a groove in a part of the second conductive film by using a seam and necking phenomenon, and to form a metal film so that the metal film is not electrically connected to the groove. The second conductive film exposed between the grooves separating the subsequent metal film may be removed to form gate lines that are electrically isolated from each other.

본 발명에 따른 플래시 메모리 소자의 제조방법은, 게이트 절연막 및 제1 도전막이 형성된 반도체 기판의 제1 영역에 제1 간격을 갖는 제1 스트링들을 형성하고, 제2 영역에는 제1 간격보다 넓은 간격을 갖는 제2 스트링들을 형성한다. 제1 및 제2 스트링들의 사이에 소자 분리막을 형성한다. 제2 간격에 홈이 형성되도록 소자 분리막이 형성된 반도체 기판의 상부에 유전체막 및 제2 도전막을 형성한다. 제2 도전막의 상부에 금속막, 하드 마스크막 및 보조패턴을 순차적으로 형성한다. 보조패턴의 측벽을 따라 스페이서를 형성한다. 보조패턴을 제거한다. 스페이서를 따라 게이트 라인용 패턴을 형성하기 위한 패터닝 공정을 실시한다. 홈의 내부로 노출된 제2 도전막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법으로 이루어진다. In the method of manufacturing a flash memory device according to the present invention, first strings having a first gap are formed in a first region of a semiconductor substrate on which a gate insulating film and a first conductive layer are formed, and a gap wider than the first gap is formed in the second region. Forming second strings. An isolation layer is formed between the first and second strings. A dielectric film and a second conductive film are formed on the semiconductor substrate on which the device isolation film is formed so as to form grooves in the second gap. A metal film, a hard mask film, and an auxiliary pattern are sequentially formed on the second conductive film. Spacers are formed along sidewalls of the auxiliary pattern. Remove the auxiliary pattern. A patterning process for forming a pattern for a gate line is performed along the spacer. A method of manufacturing a flash memory device comprising removing a second conductive film exposed into a groove.

제2 간격은 제1 간격보다 1.1배 내지 2.5배 더 넓은 폭이 되도록 하며, 제1 영역은 게이트 라인(gate line)이 형성될 영역이고, 제2 영역은 후속 제거될 영역 이다.The second interval is 1.1 to 2.5 times wider than the first interval, where the first region is a region where a gate line is to be formed and the second region is a region to be subsequently removed.

게이트 절연막 및 제1 도전막은 제1 스트링들 및 제2 스트링들의 상부에 순차적으로 형성되며, 소자 분리막은 제1 및 제2 스트링들 사이의 트렌치 내부에 형성한다. The gate insulating layer and the first conductive layer are sequentially formed on the first strings and the second strings, and the device isolation layer is formed in the trench between the first and second strings.

홈은 유전체막의 상부에 형성하는 제2 도전막의 스텝 커버리지(step coverage)로 인해 형성된다. The groove is formed due to the step coverage of the second conductive film formed over the dielectric film.

금속막은 홈을 경계로 하여 전기적으로 격리되도록 형성하며, 금속막은 텅스텐(tungsten) 또는 텅스텐실리사이드(WSi2)로 형성한다. 보조패턴은 게이트 라인용 패턴보다 두 배 더 넓은 피치(pitch)로 형성한다. The metal film is formed to be electrically isolated with the groove as a boundary, and the metal film is formed of tungsten or tungsten silicide (WSi 2 ). The auxiliary pattern is formed with a pitch twice as wide as the pattern for the gate line.

스페이서를 형성하는 단계는, 보조패턴 및 하드 마스크막의 상부에 스페이서막을 형성한다. 보조패턴이 드러나도록 식각 공정을 실시하되, 스페이서막의 일부가 보조패턴의 측벽에 잔류하도록 하는 단계를 포함한다. In the forming of the spacer, a spacer layer is formed on the auxiliary pattern and the hard mask layer. An etching process may be performed to expose the auxiliary pattern, and a portion of the spacer layer may remain on the sidewall of the auxiliary pattern.

보조패턴을 제거하는 단계는 습식 식각 공정으로 실시하며, 홈의 내부로 노출된 제2 도전막을 제거하는 단계는 습식 식각 공정으로 실시한다. Removing the auxiliary pattern is performed by a wet etching process, and removing the second conductive layer exposed to the inside of the groove is performed by a wet etching process.

습식 식각 공정은 금속막 및 하드 마스크막보다 제2 도전막에 대한 식각 공정이 더 빠른 조건으로 실시한다. The wet etching process is performed under the condition that the etching process for the second conductive film is faster than the metal film and the hard mask film.

보조패턴을 제거하는 단계 및 스페이서를 따라 게이트 라인용 패턴을 형성하기 위한 패터닝 공정을 실시하는 단계에서, 홈의 저면에 잔류할 수 있는 불순물들을 동시에 제거한다.In the step of removing the auxiliary pattern and the patterning process for forming the pattern for the gate line along the spacer, impurities that may remain on the bottom of the groove are simultaneously removed.

불순물들은 금속막, 상기 하드 마스크막, 상기 보조패턴 또는 스페이서의 일부가 된다.The impurities become part of the metal film, the hard mask film, the auxiliary pattern, or the spacer.

본 발명은, 심(seam) 및 네킹(necking) 현상을 이용하여 금속막 형성 공정 시 제2 도전막을 노출시킴으로써, 후속 노출된 제2 도전막을 제거하는 식각 공정 만으로 게이트 라인을 격리시킬 수 있다. 이에 따라, 게이트 라인을 격리시키기 위한 마스크를 사용한 식각 공정을 생략할 수 있으므로 제조 공정에 걸리는 시간 및 비용을 감소시킬 수 있다. According to the present invention, the second conductive film is exposed during the metal film forming process by using a seam and necking phenomenon, so that the gate line may be isolated only by the etching process of removing the subsequently exposed second conductive film. Accordingly, the etching process using the mask for isolating the gate line can be omitted, thereby reducing the time and cost of the manufacturing process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다. 도 2a 내지 도 2h는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 평면도이다. 도 1a 내지 도 1h는 도 2a 내지 도 2h의 C-C' 방향에 대한 단면도이다. 도 3a 및 도 3b는 본 발명에 따른 플래시 메모리 소자 의 사진이다. 1A to 1H are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention. 2A to 2H are plan views illustrating a method of manufacturing a flash memory device according to the present invention. 1A to 1H are cross-sectional views taken along the line CC ′ of FIGS. 2A to 2H. 3A and 3B are photographs of a flash memory device according to the present invention.

도 1a 및 도 2a를 참조하면, 게이트 절연막(102) 및 플로팅 게이트(floating gate)용 제1 도전막(104)을 포함하며, 트렌치(TC)의 내부에 소자 분리막(106)이 형성된 반도체 기판(100)이 제공된다. 1A and 2A, a semiconductor substrate including a gate insulating layer 102 and a first conductive layer 104 for a floating gate, and having an isolation layer 106 formed inside the trench TC. 100) is provided.

게이트 절연막(102)은 산화막으로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 소자 분리막(106)은 산화막으로 형성하는 것이 바람직하며, 예를 들면 SOD(spin on dielectric)막 및 HDP(high density plasma)막을 단독 또는 적층하여 형성할 수 있다.The gate insulating film 102 is formed of an oxide film, and the first conductive film 104 is formed of a polysilicon film. The device isolation layer 106 may be formed of an oxide layer, and for example, a spin on dielectric (SOD) layer and a high density plasma (HDP) layer may be formed alone or in a stack.

특히, 트렌치(TC)에 의해 구분되는 스트링(string; 활성영역 이라고도 함)들 중, 실질적으로 사용되는 스트링들은 제1 간격(W1)으로 형성하며, 양 끝 단에 형성된 스트링은 이웃하는 스트링과 제1 간격(W1)보다 넓은 제2 간격(W2)이 되도록 형성한다. 이는, 후속 제2 도전막 및 금속막을 형성하는 공정 시 심(seam) 또는 네킹(necking) 현상을 유발하기 위한 것이다. 바람직하게는, 제2 간격(W2)은 제1 간격보다 1.1배 내지 2.5배 넓은 폭으로 형성한다.In particular, of strings (also referred to as active regions) separated by the trench TC, the substantially used strings are formed at the first spacing W1, and the strings formed at both ends are adjacent to the neighboring strings. The second gap W2 is formed to be wider than the first gap W1. This is to cause a seam or necking phenomenon in the subsequent process of forming the second conductive film and the metal film. Preferably, the second interval W2 is formed to be 1.1 to 2.5 times wider than the first interval.

도 1b 및도 2b를 참조하면, 제1 도전막(104) 및 소자 분리막(106)의 표면을 따라 유전체막(108)을 형성한다. 유전체막(108)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 유전체막(108)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리실리콘막으로 형성할 수 있다. 특히, 제2 도전막(110)이 유전체막(108)의 표면을 따라 형성되기 때문에, 제2 간격(도 1a의 W2) 영역에서는 심(seam) 현상이 발생하여 홈(S)이 형성된다. 즉, 제 2 간격(도 1a의 W2)을 갖는 제1 도전막(104) 사이의 중앙을 따라 홈(S)이 형성된다. 바람직하게는, 제2 도전막(110)은 스텝커버러지(step coverage)가 좋은 방식(예컨대, 화학적기상증착법(CVD))으로 형성하여 홈(S)이 발생하도록 한다. 1B and 2B, a dielectric film 108 is formed along the surfaces of the first conductive film 104 and the device isolation film 106. The dielectric film 108 may be formed by stacking an oxide film, a nitride film, and an oxide film. A second conductive layer 110 for a control gate is formed on the dielectric layer 108. The second conductive film 110 may be formed of a polysilicon film. In particular, since the second conductive film 110 is formed along the surface of the dielectric film 108, a seam phenomenon occurs in the second interval (W2 in FIG. 1A) to form the groove S. That is, the groove S is formed along the center between the first conductive films 104 having the second interval (W2 in FIG. 1A). Preferably, the second conductive layer 110 is formed in a manner having good step coverage (eg, chemical vapor deposition (CVD)) so that the grooves S are generated.

도 1c 및도 2c를 참조하면, 홈(S)이 형성된 제2 도전막(110)의 상부에 저항을 낮추기 위한 금속막(112)을 형성한다. 예를 들면, 금속막(112)은 텅스텐(tungsten) 또는 텅스텐실리사이드(WSi2)막으로 형성할 수 있다. 1C and 2C, a metal film 112 for lowering resistance is formed on the second conductive film 110 having the groove S formed therein. For example, the metal film 112 may be formed of a tungsten or tungsten silicide (WSi 2 ) film.

특히, 금속막(112)은 제2 도전막(112)에 형성된 홈(S)을 경계로 하여 전기적으로 서로 격리된다. 도면에서는 이해의 편의를 위하여 홈(S)의 폭을 넓게 도시하였지만, 실질적으로 홈(S)은 매우 좁은 폭으로 형성된다. 이에 따라, 금속막(112)은 제2 도전막(110)의 상부에 주로 형성되고, 홈(S)의 저면으로는 형성되기가 어렵다. 한편, 홈(S)의 저면으로 금속막(112)의 일부가 형성될 수도 있지만, 이는 매우 얇은 두께로 형성될 수 있기 때문에 후속 실시하는 식각 공정 시 용이하게 제거될 수 있다(도 3a 참조). In particular, the metal films 112 are electrically isolated from each other on the basis of the grooves S formed in the second conductive film 112. Although the width of the groove S is shown wide for the sake of understanding, the groove S is formed to have a very narrow width. Accordingly, the metal film 112 is mainly formed on the upper portion of the second conductive film 110, and it is difficult to form the bottom surface of the groove S. On the other hand, a portion of the metal film 112 may be formed on the bottom surface of the groove S, but since the metal film 112 may be formed to a very thin thickness, it may be easily removed in a subsequent etching process (see FIG. 3A).

도 1d 및 도 2d를 참조하면, 금속막(112)의 상부에 하드 마스크막(114)을 형성한다. 특히, 금속막(112)을 형성함으로 인해 홈(S)의 폭이 더욱 좁아졌으므로, 하드 마스크막(114)은 금속막(112)의 상부에 형성되고 홈(S)의 내부를 채우기는 어렵다. 1D and 2D, a hard mask layer 114 is formed on the metal layer 112. In particular, since the width of the groove S is narrower by forming the metal film 112, the hard mask film 114 is formed on the metal film 112 and it is difficult to fill the inside of the groove S.

이어서, 스페이서 패터닝 기술(spacer patterning technic; SPT)을 사용하기 위하여, 하드 마스크막(114)의 상부에 보조패턴(116)을 형성한다. 보조패턴(116)은 최종 형성할 패턴의 피치(pitch)보다 더 넓은 폭으로 형성하며, 바람직하게는 2배의 폭이 되도록 형성한다. Subsequently, in order to use a spacer patterning technique (SPT), an auxiliary pattern 116 is formed on the hard mask layer 114. The auxiliary pattern 116 is formed to have a wider width than the pitch of the pattern to be finally formed, and is preferably formed to be twice the width.

도 1e 및 도 2e를 참조하면, 보조패턴(116)의 측벽을 따라 스페이서(118)를 형성한다. 구체적으로, 보조패턴(116) 및 하드 마스크막(114)의 상부에 스페이서(118)용 스페이서막을 형성한 후, 보조패턴(116)이 드러나도록 이방성 건식식각 공정을 실시하여 보조패턴(116)의 측벽에 스페이서(118)를 잔류시킬 수 있다. 스페이서(118) 역시 홈(S)의 저면까지 형성되기는 어렵기 때문에 하드 마스크막(114)의 상부에 주로 형성된다. 이때, 스페이서(118)도 홈(S)의 상부에서 서로 격리될 수도 있으나, 홈(S)의 폭이 일정 폭 이하로 좁아지면 오버행(overhang)이 발생할 수 있으므로 홈(S)을 포함한 하드 마스크막(114)의 상부에 형성될 수 있다. 1E and 2E, spacers 118 are formed along sidewalls of the auxiliary pattern 116. Specifically, after forming the spacer film for the spacer 118 on the auxiliary pattern 116 and the hard mask layer 114, an anisotropic dry etching process is performed to expose the auxiliary pattern 116 to the auxiliary pattern 116. Spacers 118 may be left on the sidewalls. Since the spacer 118 is also difficult to be formed to the bottom of the groove S, it is mainly formed on the hard mask layer 114. In this case, the spacers 118 may also be isolated from each other in the upper portion of the groove S, but when the width of the groove S is narrowed to a predetermined width or less, an overhang may occur, so that the hard mask layer including the groove S is included. It may be formed on top of 114.

이로써, 보조패턴(116) 및 스페이서(118)가 형성된 영역 이외의 영역으로는 하드 마스크막(114)이 노출되며, 하드 마스크막(114)의 홈(S)을 통하여 제2 도전막(110)의 일부가 노출된다. As a result, the hard mask film 114 is exposed to regions other than the regions where the auxiliary pattern 116 and the spacer 118 are formed, and the second conductive film 110 is formed through the grooves S of the hard mask film 114. Part of is exposed.

도 1f 및 도 2f를 참조하면, 보조패턴(도 1e 및 도 2e의 116)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 습식공정으로 실시하는 것이 바람직하다.1F and 2F, an etching process for removing the auxiliary pattern 116 of FIGS. 1E and 2E is performed. It is preferable to perform an etching process by a wet process.

도 1g 및 도 2g를 참조하면, 스페이서(도 1f 및 도 2f의 118)에 따라 노출된 하드 마스크막(114), 금속막(112), 제2 도전막(110), 유전체막(108) 및 제1 도전막(104)을 순차적으로 제거하기 위한 식각 공정을 실시한다. 식각 공정 시, 스페이서(도 1f 및 도 2f의 118)는 모두 제거될 수 있으며, 스페이서(도 1f 및 도 2f의 118)가 제거되더라도 패터닝된 하드 마스크막(114)에 따라 식각 공정을 계속 진행 할 수 있다. 한편, 식각 공정 시, 홈(S)이 드러날 수 있다. 이때, 홈(S)의 저면에 잔류하는 불순물들(예컨대, 금속막(112), 하드 마스크막(114), 보조패턴(116) 또는 스페이서(118)의 일부)도 동시에 제거할 수 있다. 1G and 2G, the hard mask layer 114, the metal layer 112, the second conductive layer 110, the dielectric layer 108, and the exposed portion may be exposed along the spacers 118 of FIGS. 1F and 2F. An etching process for sequentially removing the first conductive film 104 is performed. During the etching process, all of the spacers 118 of FIGS. 1F and 2F may be removed, and even if the spacers 118 of FIGS. 1F and 2F are removed, the etching process may continue according to the patterned hard mask layer 114. Can be. Meanwhile, in the etching process, the groove S may be exposed. In this case, impurities (for example, the metal layer 112, the hard mask layer 114, the auxiliary pattern 116, or a part of the spacer 118) remaining on the bottom surface of the groove S may be removed at the same time.

도 1h 및 도 2h를 참조하면, 홈(S)의 내부로 노출된 제2 도전막(110)을 제거하기 위한 식각 공정을 실시한다. 바람직하게는, 홈(S)의 내부로 소자 분리막(106) 또는 유전체막(108)이 노출되도록 식각 공정을 실시한다. 이를 위해, 식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하다. 또한, 식각 공정은 금속막(112) 및 하드 마스크막(114)보다 제2 도전막(110)에 대한 식각 공정이 빠른 조건으로 실시하는 것이 바람직하다. 1H and 2H, an etching process for removing the second conductive layer 110 exposed into the groove S is performed. Preferably, an etching process is performed to expose the device isolation layer 106 or the dielectric layer 108 into the groove S. For this purpose, the etching process is preferably carried out by a wet etching process. In addition, the etching process may be performed under the condition that the etching process for the second conductive film 110 is faster than the metal film 112 and the hard mask film 114.

이로써, 홈(S)을 경계로 하여 게이트 라인(GL)용 패턴이 형성된 제1 영역(A)과 잔류영역인 제2 영역(B)이 형성되며, 제1 영역(A)과 제2 영역(B)의 게이트 라인(GL)들은 전기적으로 서로 격리된다(도 3b 참조).As a result, the first region A in which the pattern for the gate line GL is formed and the second region B, which is the remaining region, are formed with the groove S as a boundary, and the first region A and the second region ( The gate lines GL of B) are electrically isolated from each other (see FIG. 3B).

특히, 제2 영역(B)을 제거하기 위한 마스크(미도시)를 사용하지 않으므로, 마스크 형성 공정 및 제거 공정을 생략할 수 있으므로 플래시 메모리 소자의 제조 공정에 걸리는 시간 및 비용을 감소시킬 수 있다. In particular, since a mask (not shown) for removing the second region B is not used, the mask forming process and the removing process can be omitted, thereby reducing the time and cost required for the manufacturing process of the flash memory device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 2a 내지 도 2h는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 평면도이다.2A to 2H are plan views illustrating a method of manufacturing a flash memory device according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 플래시 메모리 소자의 사진이다.3A and 3B are photographs of a flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 소자 분리막104: first conductive film 106: device isolation film

108 : 유전체막 110 : 제2 도전막108: dielectric film 110: second conductive film

112 : 금속막 114 : 하드 마스크막112: metal film 114: hard mask film

116 : 보조패턴 118 : 스페이서116: auxiliary pattern 118: spacer

TC : 트렌치 S : 홈TC: Trench S: Groove

Claims (15)

게이트 절연막 및 제1 도전막이 형성된 반도체 기판의 제1 영역에 제1 간격을 갖는 제1 스트링들을 형성하고, 제2 영역에는 상기 제1 간격보다 넓은 간격을 갖는 제2 스트링들을 형성하는 단계;Forming first strings having a first gap in a first region of the semiconductor substrate on which the gate insulating film and the first conductive layer are formed, and forming second strings having a gap wider than the first gap in the second region; 상기 제1 및 제2 스트링들의 사이에 소자 분리막을 형성하는 단계;Forming an isolation layer between the first and second strings; 상기 제2 간격에 홈이 형성되도록 상기 소자 분리막이 형성된 상기 반도체 기판의 상부에 유전체막 및 제2 도전막을 형성하는 단계;Forming a dielectric film and a second conductive film on the semiconductor substrate on which the device isolation film is formed such that grooves are formed in the second gap; 상기 제2 도전막의 상부에 금속막, 하드 마스크막 및 보조패턴을 순차적으로 형성하는 단계;Sequentially forming a metal film, a hard mask film, and an auxiliary pattern on the second conductive film; 상기 보조패턴의 측벽을 따라 스페이서를 형성하는 단계;Forming a spacer along sidewalls of the auxiliary pattern; 상기 보조패턴을 제거하는 단계;Removing the auxiliary pattern; 상기 스페이서를 따라 게이트 라인용 패턴을 형성하기 위한 패터닝 공정을 실시하는 단계; 및Performing a patterning process for forming a pattern for a gate line along the spacer; And 상기 홈의 내부로 노출된 상기 제2 도전막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Removing the second conductive layer exposed to the inside of the groove. 제 1 항에 있어서,The method of claim 1, 상기 제2 간격은 상기 제1 간격보다 1.1배 내지 2.5배 더 넓은 폭이 되도록 하는 플래시 메모리 소자의 제조방법.And the second interval is 1.1 to 2.5 times wider than the first interval. 제 1 항에 있어서,The method of claim 1, 상기 제1 영역은 게이트 라인(gate line)이 형성될 영역이고, 상기 제2 영역은 후속 제거될 영역인 플래시 메모리 소자의 제조방법.The first region is a region where a gate line is to be formed, and the second region is a region to be subsequently removed. 제 1 항에 있어서,The method of claim 1, 상기 게이트 절연막 및 상기 제1 도전막은 상기 제1 스트링들 및 상기 제2 스트링들의 상부에 순차적으로 형성된 플래시 메모리 소자의 제조방법.And the gate insulating layer and the first conductive layer are sequentially formed on the first strings and the second strings. 제 1 항에 있어서,The method of claim 1, 상기 소자 분리막은 상기 제1 및 제2 스트링들 사이의 트렌치 내부에 형성하는 플래시 메모리 소자의 제조방법.And the device isolation layer is formed in a trench between the first and second strings. 제 1 항에 있어서,The method of claim 1, 상기 홈은 상기 유전체막의 상부에 형성하는 상기 제2 도전막의 스텝 커버리지(step coverage)로 인해 형성되는 플래시 메모리 소자의 제조방법.And the groove is formed by the step coverage of the second conductive layer formed on the dielectric layer. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 상기 홈을 경계로 하여 전기적으로 격리되도록 형성하는 플래시 메모리 소자의 제조방법.And the metal film is formed to be electrically isolated with the groove as a boundary. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 텅스텐(tungsten) 또는 텅스텐실리사이드(WSi2)로 형성하는 플래시 메모리 소자의 제조방법.And the metal film is formed of tungsten or tungsten silicide (WSi 2 ). 제 1 항에 있어서,The method of claim 1, 상기 보조패턴은 상기 게이트 라인용 패턴보다 두 배 더 넓은 피치(pitch)로 형성하는 플래시 메모리 소자의 제조방법.And the auxiliary pattern has a pitch twice as wide as that of the gate line pattern. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,The method of claim 1, wherein the forming of the spacers comprises: 상기 보조패턴 및 상기 하드 마스크막의 상부에 스페이서막을 형성하는 단계; 및Forming a spacer layer on the auxiliary pattern and the hard mask layer; And 상기 보조패턴이 드러나도록 식각 공정을 실시하되, 상기 스페이서막의 일부가 상기 보조패턴의 측벽에 잔류하도록 하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Performing an etching process to reveal the auxiliary pattern, wherein a part of the spacer layer remains on sidewalls of the auxiliary pattern. 제 1 항에 있어서,The method of claim 1, 상기 보조패턴을 제거하는 단계는 습식 식각 공정으로 실시하는 플래시 메모리 소자의 제조방법.The removing of the auxiliary pattern may be performed by a wet etching process. 제 1 항에 있어서,The method of claim 1, 상기 홈의 내부로 노출된 상기 제2 도전막을 제거하는 단계는 습식 식각 공정으로 실시하는 플래시 메모리 소자의 제조방법.The removing of the second conductive layer exposed to the inside of the groove is performed by a wet etching process. 제 12 항에 있어서,The method of claim 12, 상기 습식 식각 공정은 상기 금속막 및 상기 하드 마스크막보다 상기 제2 도전막에 대한 식각 공정이 더 빠른 조건으로 실시하는 플래시 메모리 소자의 제조방법.The wet etching process may be performed under conditions in which the etching process for the second conductive layer is faster than the metal layer and the hard mask layer. 제 1 항에 있어서,The method of claim 1, 상기 보조패턴을 제거하는 단계 및 상기 스페이서를 따라 게이트 라인용 패턴을 형성하기 위한 패터닝 공정을 실시하는 단계에서, 상기 홈의 저면에 잔류할 수 있는 불순물들을 동시에 제거하는 플래시 메모리 소자의 제조방법.And removing the auxiliary pattern and a patterning process for forming a pattern for a gate line along the spacers, simultaneously removing impurities that may remain on the bottom of the groove. 제 14 항에 있어서,The method of claim 14, 상기 불순물들은 상기 금속막, 상기 하드 마스크막, 상기 보조패턴 또는 스페이서의 일부가 되는 플래시 메모리 소자의 제조방법.And the impurities are part of the metal film, the hard mask film, the auxiliary pattern, or the spacer.
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