KR20100039290A - 하이퍼업럽트 접합을 갖는 접합 전계 효과 트랜지스터 - Google Patents

하이퍼업럽트 접합을 갖는 접합 전계 효과 트랜지스터 Download PDF

Info

Publication number
KR20100039290A
KR20100039290A KR1020097027261A KR20097027261A KR20100039290A KR 20100039290 A KR20100039290 A KR 20100039290A KR 1020097027261 A KR1020097027261 A KR 1020097027261A KR 20097027261 A KR20097027261 A KR 20097027261A KR 20100039290 A KR20100039290 A KR 20100039290A
Authority
KR
South Korea
Prior art keywords
gate
conductivity type
source
layer
semiconductor
Prior art date
Application number
KR1020097027261A
Other languages
English (en)
Other versions
KR101137196B1 (ko
Inventor
에베네져 이. 이션
제프리 비. 죤슨
리차드 에이. 펠프스
로버트 엠. 라셀
마이클 엘. 지에락
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20100039290A publication Critical patent/KR20100039290A/ko
Application granted granted Critical
Publication of KR101137196B1 publication Critical patent/KR101137196B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

접합 전계 효과 트랜지스터(junction field effect transitor, JFET)(도 4)는 하이퍼업럽트 접합층(hyperabrupt junction layer)(54)을 가지며, 이 하이퍼업럽트 접합층(54)은 JFET의 채널로서 기능한다. 하이퍼업럽트 접합층(54)은 하나의 불순몰 농도 프로파일이 다른 불순물 프로파일의 테일 엔드(tail end)에서 피크 농도 깊이를 갖도록 반대 형의 두 개의 불순물 프로파일들(50, 52)에 의해 형성된다. 채널에 대한 전압 바이어스는 바디(16)에 의해 제공되며, 이 바디(16)는 게이트와 동일한 형의 불순물들로써 도핑된다. 이는 게이트와 반대의 도전형으로써 도핑되는 바디를 갖는 종래의 JFET들과는 대조적이다. 바디(16)는 바디와 기판 사이 또는 매립 도전체 층(바디와 기판(도 8의 16 및 110) 아래의) 사이에 형성된 또 다른 역 바이어스 접합에 의해 기판으로부터 전기적으로 분리될 수 있다(도 4의 10 및 30). 얇은 하이퍼업럽트 접합층(54)을 형성할 수 있는 능력(capability)은 SOI(semicouductor-on-insulator) 기판(도 11의 210 및 230)에 JFET의 형성을 허용한다.

Description

하이퍼업럽트 접합을 갖는 접합 전계 효과 트랜지스터{JUNCTION FIELD EFFECT TRANSISTOR WITH A HYPERABRUPT JUNCTION}
본 발명은 반도체 구조와 관련되고, 특히 하이퍼업럽트 접합(hyperabrupt junction)을 갖는 접합 전계 효과 트랜지스터(junction field effect transitor, JFET), 이의 제조 방법 및 이의 작동(operating) 방법에 관한 것이다.
고체 전력 증폭기들(solid state power amplifiers, SSPAs)은 컴팩트한 사이즈 및 반도체 회로 컴포넌트들 내의 용이한 집적화에 이점이 있다. 불행하게도, 오늘날 반도체 전력 증폭기들의 제조 방법들은, 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 디바이스들 또는 그들의 변형들을 위한 통상의 반도체 공정 단계들에 추가로 전력 증폭기 디바이스들 전용의(dedicated) 반도체 기판 또는 많은 공정 단계들을 필요로 한다.
예를 들어, 고성능(high-end)의 전력 증폭기들은 갈륨 아세나이드(gallium arsenide, GaAs) 기술들로 만들어지는데, 이 갈륨 아세나이드 기술들은 GaAs 기판, 및 실리콘 기반의 CMOS 기술들과 양립할 수 없는 전용의 공정 방법을 필요로 한다. 그 결과, GaAs 기술들을 이용하는 전력 증폭기들은 비용이 많이 드는 경향이 있다. 중간 성능의 전력 증폭기들은 고 전압 전력 어플리케이션들을 위해 개발된 실리콘 게르마늄 바이폴라 상보형 금속 산화물 반도체(silicon germanium bipolar complementary metal-oxide-semiconductor, SiGe BiCMOS) 기술들로 만들어진다. 수정된(modified) SiGe BiCMOS 기술들일지라도, 전력 증폭기들을 가능하게 하는 것과 관련하여 비용을 증가시키는 경향이 있다. 또한 표준 CMOS 기술들에서 전력 증폭기들을 가능하게 하는 것은, 전력 증폭기들이 필요로 하는 고 전압들을 수용(accommodate)하기 위한 많은 새로운 공정 단계들 및 디바이스 변경들(modifications)을 도입시키는 경향이 있고, 따라서 전력 증폭기들에 대한 제조 비용을 또한 증가시킨다.
JFET는 소스와 드레인 사이의 전류가 접합 게이트 단(junction gate terminal), 또는 "게이트"에 인가된 전압에 의해 제어되는 반도체 디바이스이다. 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transitor, MOSFET)와 달리, JFET의 게이트는 소스와 드레인으로부터 절연되지 않는다. 그 대신에, 트랜지스터의 바디 및 트랜지스터의 게이트는 역 바이어스된 게이트와 바디 둘 다에 공핍 영역들(depletion regions)을 갖는 pn 접합을 형성한다. 그러므로, JFET는 고 입력 임피던스를 갖는 공핍 모드 디바이스(depletion mode device)이다. 입력 신호는 전형적으로 전압 입력의 형태로 게이트에 공급된다. 출력은 소스와 드레인 사이의 전류이며, 이 전류는 게이트에서의 입력 전압에 의해 조절된다.
전형적인 JFET는, 약 1.0x1020/cm3 내지 약 3.0x1021/cm3 범위에 있는 피크 불 순물 농도(peak dopant concentration)의 제1 도전형(conductivity type)(즉 p형 또는 n형) 불순물들로써 고농도로 도핑된(heavily doped) 소스 및 드레인을 포함한다. 또한 JFET의 바디는 전형적으로 약 1.0x1017/cm3 내지 약 1.0x1019/cm3 범위에 있는 불순물 농도의 제1 도전형의 불순물들로써 도핑된다. 채널은 pn 접합 경계를 따라 바디 내에 형성된다. 게이트는, 바디 상에 위치하고 소스 및 드레인으로부터 분리되며, 제2 도전형 불순물들로써 고농도로 도핑된다. 상기 제2 도전형 불순물들은 제1 도전형의 반대형이며, 전형적으로 약 1.0x1020/cm3 내지 약 3.0x1021/cm3 범위의 피크 불순물 농도를 갖는다. 게이트 접촉부(gate contact)와 바디 접촉부(body contact) 사이에 전압 바이어스가 인가되어 게이트와 바디 사이에 역 바이어스된 pn 접합을 형성한다. 상기 게이트 접촉부 및 바디 접촉부는 각각 상기 게이트 및 바디에 직접 접촉하고, 전형적으로 금속 반도체 합금이다.
회로 레벨에서, JFET 게이트는 작은 전류 부하를 제공하는데, 이 작은 전류 부하는 게이트-대-채널 접합(gate-to-channel junction)의 역 바이어스 누설(reverse bias leakage)이다. JFET의 전류 부하, 즉 게이트 전류는 전형적인 MOSFET의 전류 부하보다 더 높다. 왜냐하면 MOSFET는 게이트와 채널 사이의 절연체, 즉 게이트 유전체로 인해 매우 낮은 게이트 전류, 예를 들면, pA(picoamperes) 범위의 게이트 전류를 갖기 때문이다. 그러나, 전형적인 JFET의 게이트 전류는 전형적인 바이폴라 접합 트랜지스터(bipolar junction transitor, BJT)의 베이스 전류에 비해 훨씬 낮으며, 전형적인 JFET의 트랜스컨덕턴스(transconductance)는 전 형적인 MOSFET의 트랜스컨덕턴스보다 더 높으므로, 더 높은 전류의 취급을 가능하게 한다. 이러한 이유로 인해, JFET들은 고 입력 임피던스 선형 증폭기 회로들(high-input impedance linear amplifier circuits)에 사용된다. 또한 전력 반도체 회로들에서 JFET들을 스위치로서 사용하는 것이 알려져 있다. JFET들의 전력 증폭기 특징들은 바람직하지만, 표준 CMOS 공정 집적 설계 내에 종래의 JFET들을 집적하기 위해서는, 표준 반도체 기술들 내에 전력 증폭기들을 포함(incorporate)시키기 위해 다른 시도들과 유사한 방법으로 많은 공정 단계들 추가해야 한다.
그러므로, 전력 증폭기를 제공하고, 표준 CMOS 기술과 양립할 수 있으며, 최소의 추가 공정 단계들을 필요로 하는, 반도체 구조, 및 그러한 반도체 구조를 제조하는 방법이 필요하다.
특히, 표준 CMOS 기술과 양립할 수 있는 JFET 구조 및 공정 비용의 증가를 최소로 하는 JFET 구조를 제조하는 방법이 필요하다.
본 발명은, 제조를 위한 비용 증가를 최소로 하면서 통상적으로 사용되는 CMOS 공정 단계들을 이용하여 전력 증폭을 하는 반도체 구조를 제공함으로써, 상술한 필요사항들을 해결한다.
특히, 본 발명은 JFET를 제공하는데, 상기 JFET는 상기 JFET의 채널로서 기능하는 하이퍼업럽트(hyperabrupt) 접합을 갖는다. 제1 불순물 프로파일이 제2 불순물 프로파일의 테일 엔드(tail end)에서 피크 농도 깊이(peak concentration depth)를 갖도록, 상기 하이퍼업럽트 접합층(hyperabrupt junction layer)은 반대 형들의 두 개의 중첩하는(overlapping) 불순물 프로파일들(dopant profiles)에 의해 형성된다. 상기 제1 불순물 프로파일의 상기 피크 농도 깊이는 상기 제2 불순물 프로파일의 테일 엔드에 대응한다. 상기 피크 농도 깊이에서, 상기 제1 불순물 프로파일의 불순물 농도가 상기 제2 불순물 프로파일의 불순물 농도를 넘어서지 않는다. 하이퍼업럽트 접합은 네트 불순물 농도(net dopant concentration)가 하나의 형으로부터 다른 형으로 깊이에 따라 급격하게(sharply) 변한다. 상기 하이퍼업럽트 접합층의 네트 불순물은 상기 JFET의 소스 및 드레인과 동일한 도전형을 갖는다. 상기 JFET의 게이트 및 채널은 상기 JFET에 고 입력 임피던스를 제공하기 위해 역 바이어스된다.
본 발명의 일 측면에서, 상기 채널에 대한 상기 전압 바이어스는 본 발명에 따른 하이퍼업럽트 접합이고, 게이트와 동일한 형의 불순물들로써 도핑되는 바디에 의해 제공된다. 이는 게이트와 반대 형의 도전형으로써 도핑되는 바디를 갖는 종래의 JFET들과 대조적이다. 바람직하게는, 상기 바디와 상기 기판 사이 또는 상기 바디와 상기 기판 아래에 매립(buried) 도전체 층 사이에 형성된 또 하나의 역 바이어스 접합에 의해, 상기 바디는 상기 기판으로부터 전기적으로 분리(decoupled)된다. 얇은(thin) 하이퍼업럽트 접합층을 형성할 수 있는 능력(capability)은 SOI(semiconductor-on-insulator) 기판에 JFET의 형성을 허용한다.
본 발명에 따라, 반도체 구조는, 제1 도전형의 게이트 - 상기 게이트는 반도체 기판의 상부 표면(top surface) 바로 아래(directly beneath)에 위치함 - ; 제2 도전형의 소스 - 상기 소스는 상기 상부 표면 바로 아래에 위치하고 상기 게이트에 인접(abut)하며, 상기 제2 도전형은 상기 제1 도전형의 반대임 - ; 상기 제2 도전형의 드레인 - 상기 드레인은 상기 상부 표면 아래에 위치하고, 상기 게이트에 인접하며, 상기 소스로부터 분리(disjoin)됨 - ; 상기 제2 도전형의 하이퍼업럽트 접합층(hyperabrupt junction layer) - 상기 하이퍼업럽트 접합층은 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치함 - ; 및 상기 제1 도전형의 바디 - 상기 바디는 상기 하이퍼업럽트 접합층 바로 아래에 위치하고 상기 게이트, 상기 소스, 및 상기 드레인으로부터 분리됨 - 를 포함한다.
상기 반도체 기판은 벌크 기판(bulk substrate), SOI(semiconductor-on-insulator) 기판, 또는 벌크 부분과 SOI 부분을 포함하는 하이브리드 기판일 수 있다.
상기 반도체 구조는 상기 드레인 또는 상기 소스에 연결된 전기 부하(electrical load)를 더 포함할 수 있되, 상기 소스, 상기 하이퍼업럽트 접합층, 상기 드레인, 및 상기 전기 부하를 통해 실질적으로 동일한 전류가 흐른다.
바람직하게는, 상기 반도체 구조는 상기 게이트, 상기 하이퍼업럽트 접합층, 및 상기 바디 각각에 공핍 영역들(depletion zones)을 더 포함한다. 상기 소스와 상기 하이퍼업럽트 접합층 사이의 pn 접합은 상기 게이트에서의 제1 공핍 영역 및 상기 하이퍼업럽트 접합층에서의 제2 공핍 영역을 유도(induce)하며, 상기 제1 공핍 영역은 상기 제2 공핍 영역에 접촉한다. 상기 바디와 상기 하이퍼업럽트 접합층 사이의 pn 접합은 상기 게이트에서의 제3 공핍 영역과 상기 하이퍼업럽트 접합층에서의 제4 공핍 영역을 유도하며, 상기 제3 공핍 영역은 상기 제4 공핍 영역에 접촉한다.
바람직하게는, 상기 반도체 구조는, 상기 게이트에 직접 접촉하는 게이트 접촉부; 상기 소스에 직접 접촉하는 소스 접촉부; 및 상기 드레인에 직접 접촉하는 드레인 접촉부를 더 포함하되, 상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 드레인 접촉부 각각은 금속 반도체 합금을 포함한다.
바람직하게는, 상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 드레인 접촉부 각각은 적어도 금속배선 차단 유전체층(metallization blocking dielectric layer) 또는 쉘로우 트렌치 절연(shallow trench isolation)에 의해 다른 것들과 분리된다.
반도체 구조는 상기 제1 도전형의 바디 리치스루(body reachthrough) - 상기 바디 리치스루는 상기 바디와, 상기 반도체 기판의 상부 표면에 직접 접촉함 - ; 및 상기 바디 리치스루에 직접 접촉하며 금속 반도체 합금을 포함하는 바디 접촉부를 더 포함할 수 있다.
상기 반도체 구조는 쉘로우 트렌치 절연 - 상기 쉘로우 트렌치 절연은 상기 바디 리치스루를 상기 게이트, 상기 소스, 상기 드레인, 및 상기 하이퍼업럽트 접합층으로부터 분리함 - 을 더 포함할 수 있다.
상기 소스, 상기 게이트, 및 상기 드레인은 수직 불순물 농도 프로파일(vertical dopant concentration profile)에서 약 5.0x1019/cm3 내지 약 5.0x1021/cm3 범위에 있는 피크 불순물 농도(peak dopant concentration) 또는 최대 불순물 농도를 가질 수 있으며, 상기 하이퍼업럽트 접합층은 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위에 있는 피크 불순물 농도 또는 최대 불순물 농도를 가질 수 있으며, 상기 바디는 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위에 있는 피크 불순물 농도를 가질 수 있다.
바람직하게는, 상기 소스 및 상기 드레인 각각은 약 20nm 내지 약 300nm 범위의 두께를 가지며, 상기 하이퍼업럽트 접합층은 약 15nm 내지 약 270nm 범위의 깊이에서 상기 게이트에 인접하며, 상기 하이퍼업럽트 접합층은 약 15nm 내지 약 300nm 범위의 두께를 갖는다.
상기 반도체 기판이 상기 제2 도전형의 도핑(doping)을 갖는 실시예들에서, 상기 반도체 구조는, 상기 바디 바로 아래 및 상기 반도체 기판 내에 위치하며 상기 제2 도전형의 도핑을 갖는 기판층(substrate layer); 및 상기 바디와 상기 기판층 사이의 pn 접합을 더 포함할 수 있다.
상기 반도체 기판이 상기 제1 도전형의 도핑을 갖는 실시예들에서, 상기 반도체 구조는, 제2 도전형의 매립 도핑층(buried doped layer) - 상기 매립 층은 상기 바디 바로 아래에 위치하고 상기 제2 도전형의 도핑을 가짐 -; 상기 제2 도전형의 매립 도핑층 리치스루(buried doped layer reachthrough) - 상기 매립 도핑층 리치스루는 상기 매립 도핑층 및 상기 반도체 기판의 상부 표면에 직접 접촉함 - ; 및 상기 매립 도핑층 바로 아래 및 상기 반도체 기판 내에 위치하며 상기 제1 도전형의 도핑을 갖는 기판층(substrate layer)을 더 포함할 수 있다.
상기 바디와 상기 매립 도핑층 사이의 인터페이스는 바람직하게는 약 80nm 내지 1200nm 범위의 깊이에 위치하고 상기 매립 도핑층은 약 3.0x1016/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 갖는다.
상기 하이퍼업럽트 접합층은 3.0x1017/cm3과 동일하거나 그보다 높은 불순물 농도의 중간 레벨 도핑 부분(medium-level doped portion) 및 3.0x1017/cm3 아래의 불순물 농도의 저 레벨 도핑 부분(low-level doped portion) - 상기 저 레벨 도핑 부분은 상기 중간 레벨 도핑 부분 바로 아래에 위치함 - 을 포함할 수 있다.
상기 반도체 기판이 SOI 기판 또는 하이브리드 기판의 SOI 부분이며, 상기 반도체 기판은 상기 바디에 직접 접촉하고 상기 하이퍼업럽트 접합층으로부터 분리된 매립 절연층(buried insulator layer)을 더 포함한다.
본 발명은 반도체 구조를 제조하는 방법을 제공하며, 그 방법은, 제1 도전형의 바디 - 상기 바디는 반도체 기판 내에 매립(buried)됨 - 를 형성하는 단계; 상기 반도체 기판의 상부 표면 바로 아래에 상기 제1 도전형의 게이트를 형성하는 단계; 소스 및 드레인 - 상기 소스 및 상기 드레인 둘 다는 상기 게이트에 인접하고, 제2 도전형을 가지며, 상기 상부 표면 바로 아래에 위치하며, 상기 소스 및 상기 드레인은 서로 간에 인접하지 않으며, 상기 제2 도전형은 상기 제1 도전형의 반대임 - 을 형성하는 단계; 및 상기 제2 도전형의 하이퍼업럽트 접합층 - 상기 하이퍼업럽트 접합층은 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치하고 인접하며, 상기 바디 바로 위에(directly above) 위치함 - 을 형성하는 단계를 포함한다.
상기 방법은 MOSFET 소스 및 MOSFET 드레인을 갖는 적어도 하나의 MOSFET - 상기 소스, 상기 드레인, 및 상기 발명의 JFET(the inventive JFET)의 게이트는 상기 MOSFET 소스 및 상기 MOSFET 드레인을 형성하는 것과 동일한 공정 단계들 동안 형성됨 - 를 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 하이퍼업럽트 접합층의 형성과 동일한 공정 단계 동안 적어도 하나의 하이퍼업럽트 접합 다이오드 버랙터(hyperabrupt junction diode varactor)의 하이퍼업럽트 접합을 형성하는 단계를 더 포함할 수 있다.
상기 하이퍼업럽트 접합층은, 상기 제2 불순물들의 농도가 상기 제1 불순물들의 농도를 넘어서도록, 상기 하이퍼업럽트 접합층 내에 상기 제1 도전형의 제1 불순물들을 주입하고 상기 하이퍼업럽트 접합층 내에 상기 제2 도전형의 제2 불순물을 주입함에 의해 형성될 수 있다.
상기 방법은 쉘로우 트렌치 절연 및 상기 제1 도전형의 바디 리치스루 - 상기 바디 리치스루는 상기 바디 및 상기 반도체 기판의 상부 표면에 직접 접촉하고 상기 쉘로우 트렌치 절연은 상기 바디 리치스루를 상기 게이트, 상기 소스, 상기 드레인, 및 상기 하이퍼업럽트 접합층으로부터 분리함 - 를 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 제2 도전형의 매립 도핑층을 형성하는 단계; 및 상기 제2 도전형의 매립 도핑층 리치스루를 형성하는 단계를 더 포함할 수 있으며, 상기 반도체 기판은 벌크 기판이고 상기 제1 도전형의 도핑을 가지며, 상기 매립 도핑층 리치스루는 상기 매립 도핑층 및 상기 반도체 기판의 상부 표면에 직접 접촉한다.
상기 방법은 상기 반도체 기판의 표면 상에 게이트 접촉부, 소스 접촉부, 드레인 접촉부, 및 바디 접촉부를 형성하는 단계를 더 포함할 수 있으며, 상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 바디 접촉부 각각은 금속 반도체 합금을 포함하며 상기 게이트, 상기 소스, 상기 드레인, 및 상기 바디에 각각 그 순서대로 직접 접촉한다.
상기 방법은 금속배선 차단 유전체층을 형성하는 단계를 더 포함할 수 있으며, 상기 게이트 접촉부, 상기 소스 접촉부, 상기 드레인 접촉부, 및 상기 바디 접촉부 각각은 적어도 상기 금속배선 차단 유전체층 또는 상기 쉘로우 트렌치 절연에 의해 다른 것들로부터 분리된다.
본 발명은 반도체 구조를 작동(operate)하는 방법을 제공하며, 상기 작동 방법은, 반도체 구조를 제공하는 단계 - 상기 반도체 구조는, 반도체 기판의 상부 표면(top surface) 바로 아래에(directly beneath) 위치하는 제1 도전형의 게이트와, 상기 상부 표면 아래에 위치하고 상기 게이트에 인접(abut)하는 제2 도전형의 소스(여기서 상기 제2 도전형은 상기 제1 도전형의 반대임)와, 상기 상부 표면 아래에 위치하고 상기 게이트에 인접하며 상기 소스로부터 분리(disjoin)되는 상기 제2 도전형의 드레인과, 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치하는 상기 제2 도전형의 하이퍼업럽트 접합층(hyperabrupt junction layer)과, 상기 제1 도전형의 바디(상기 바디는 상기 하이퍼업럽트 접합층 바로 아래에 위치하고 상기 게이트, 상기 소스, 및 상기 드레인으로부터 분리됨)를 가짐 -; 상기 소스와 상기 드레인 사이에 전압 바이어스를 공급하는 단계; 및 상기 게이트와 상기 바디 사이에 인가되는 입력 전기 신호를 상기 소스, 상기 하이퍼업럽트 접합층, 및 상기 드레인을 통하여 전류의 형태로 증폭시키는 단계를 포함한다.
바람직한 작동 모드에서, 상기 방법은 상기 게이트와 상기 바디 사이에 직류(direct current, DC) 전압을 인가하여, 상기 게이트와 상기 하이퍼업럽트 접합층 사이에 역 바이어스된(reversed biased) pn 접합 및 상기 바디와 상기 하이퍼업럽트 접합층 사이에 순 바이어스된(forward biased) pn 접합을 형성하는 단계를 더 포함할 수 있다.
다른 작동 모드에서, 상기 방법은 상기 게이트와 상기 바디 사이에 직류 전압을 인가하여, 상기 게이트와 상기 하이퍼업럽트 접합층 사이에 순 바이어스된 pn 접합 및 상기 바디와 상기 하이퍼업럽트 접합층 사이에 역 바이어스된 pn 접합을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 바디와 상기 반도체 기판 사이에 역 바이어스된 pn 접합 바이어스를 인가하는 단계를 더 포함하되, 상기 반도체 기판은 상기 제2 도전형의 도핑을 가질 수 있다. 바람직하게는, 상기 반도체 기판은 이 경우 벌크 기판이다.
다르게는, 상기 방법은 매립 도핑층과 상기 바디 사이에 역 바이어스된 pn 접합 바이어스를 인가하는 단계를 더 포함하되, 상기 반도체 기판은 상기 바디와 상기 반도체 기판을 분리하는 상기 제2 도전형의 상기 매립 도핑층을 더 포함하며, 상기 반도체 층은 상기 제1 도전형의 도핑을 가질 수 있다. 바람직하게는, 상기 반도체 기판은 이 경우 벌크 기판이다.
상기 반도체 기판은 상기 바디에 직접 접촉하는 매립 절연층을 포함하는 SOI 기판일 수 있다.
상기 입력 전기 신호는 상기 반도체 기판 상에 위치한 반도체 디바이스에 의해 제공될 수 있으며, 상기 반도체 디바이스는 적어도 하나의 MOSFET, 적어도 하나의 BJT, 및 이들의 조합으로 구성되는 그룹으로부터 선택된다.
도 1-4는 본 발명의 제1 실시예에 따른 제1 예시적인 구조의 순차적인 수직 단면도들이다.
도 5는 본 발명의 제1 실시예에 따른 도 4에서의 평면 Z-Z'에서 제1 예시적인 구조의 불순물 농도 프로파일을 반도체 기판의 상부 표면으로부터 깊이의 함수로 보여주는 그래프이다.
도 6-9는 본 발명의 제2 실시예에 따른 제2 예시적인 반도체 구조의 순차적인 수직 단면도들이다.
도 10은 본 발명의 제2 실시예에 따른 도 9에서의 평면 Z-Z'에서 제2 예시적인 구조의 불순물 농도 프로파일을 반도체 기판의 상부 표면으로부터 깊이의 함수로 보여주는 그래프이다.
도 11은 본 발명의 제3 실시예에 따른 제3 예시적인 반도체 구조의 순차적인 수직 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 도 11에서의 평면 Z-Z'에서 제3 예시 적인 구조의 불순물 농도 프로파일을 반도체 기판의 상부 표면으로부터 깊이의 함수로 보여주는 그래프이다.
도 13은 본 발명에 따른 제4 예시적인 구조의 수직 단면도이다.
상술한 바와 같이, 본 발명은 하이퍼업럽트 접합을 갖는 JFET들, 이들의 제조 방법들 및 이들을 작동시키는 방법과 관련되며, 이들은 이제 첨부되는 도면들을 참조하여 설명된다. 유사 및 대응 엘리먼트들은 유사한 참조 번호들로 언급됨을 주목하자.
도 1-4는 본 발명의 반도체 구조를 제조하는 방법을 보여주는 예시적인 제조 순서를 도시한다. 도 1을 참조하면, 반도체 기판(8)이 제공된다. 바람직하게는, 반도체 기판(8)은 실리콘, 게르마늄, 실로콘-게르마늄 합금, 실리콘 탄소 합금, 및 실리콘-게르마늄-탄소 합금과 같은 표준 CMOS 기판 재료를 포함한다. 그러나, 본 발명은 갈륨 아세나이드, 인듐 아세나이드, 인듐 포스파이드, III-V 화합물 반도체 재료들, II-VI 화합물 반도체 재료들, 유기 반도체 재료들, 및 다른 화합물 반도체 재료들과 같은 다른 반도체 재료를 갖는 반도체 기판(8)으로써 실행될 수도 있다.
반도체 기판(8)은 벌크 기판, SOI 기판, 또는 적어도 하나의 벌크 부분과 적어도 하나의 SOI 부분을 갖는 하이브리드 기판일 수 있다. 반도체 기판은 전형적으로 약 5.0x1015/cm3 내지 약 3.0x1017/cm3 범위의 불순물 농도로써 p-도핑 또는 n-도핑될 수 있다.
도 1에 도시된 제1 예시적인 구조에서, 반도체 기판(8)은 벌크 반도체 기판이다. 반도체 기판(8)은 제1 도전형의 불순물로써 도핑되며, 이 제1 도전형은 p 형 또는 n 형일 수 있다. 쉘로우 트렌치 절연(20)은 계속해서 형성될 반도체 디바이스들의 경계들을 따라 반도체 기판(8)의 상부 표면(top surface)(11) 아래에 형성된다. 쉘로우 트렌치 절연(20)을 형성하는 방법들은 당해 기술 분야에서 잘 알려져 있다. 제2 도전형의 매립 도핑층(30)은 이온 주입에 의해 반도체 기판(8) 내에 형성된다. 상기 제2 도전형은 상기 제1 도전형의 반대이다. 즉, 만약 상기 제1 도전형이 p 형이면 상기 제2 도전형은 n 형이고, 그 반대인 경우에는 반대이다. 이온 주입의 종들(species)은 p 형 이온 주입을 위한 B, BF2, In, Ga, 또는 이들의 조합일 수 있으며, 또는 이와는 달리, n 형 이온 주입을 위한 P, As, Sb, 또는 이들의 조합일 수 있다. 전형적으로, 반도체 기판(8)의 상부 표면(11)으로부터 매립 도핑층(30)의 상부(top)까지 측정하면, 상기 반도체 기판(8)의 상부 표면(11)에서부터 매립 도핑층(30)은, 약 80nm 내지 약 1200nm 범위에 있고, 전형적으로는 약 300nm 내지 약 900nm 범위에 있다. 매립 도핑층(30)은 약 3.0x1016/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 가지며, 전형적으로는 약 1.0x1017/cm3 내지 약 1.0x1021/cm3 범위의 피크 불순물 농도를 가진다. 매립 도핑층(30)은 전체 반도체 기판(8)에 걸쳐 확장(span)되는 연속적인 층일 수 있고, 또는 다르게는 이온 주입 동안, 포토레지스트(photoresist)와 같은 패턴된 주입 마스크를 이용함에 의해 형성된 패턴층일 수 있다. 쉘로우 트렌치 절연(12)은 매몰된 도핑층(30)의 형성 전 에 또는 매몰된 도핑층(30)의 형성 후에 형성될 수 있다.
이온 주입은 반도체 기판(8)을 세 부분으로 나누는데, 이 세 부분에는 매립 도핑층(30), 액티브 영역(12), 및 기판층(10)을 포함한다. 액티브 영역(12)은 매립 도핑층(30) 위에 반도체 기판(8)의 부분을 포함한다. 기판층(10)은 매립 도핑층(30) 아래에 반도체 기판(8)의 부분을 포함한다. 액티브 영역(12)과 기판층(10) 둘 다는 매립 도핑층(30)의 형성 전에 반도체 기판(8)의 원 도핑 레벨(original doping level)과 실질적으로 동일한 도핑을 갖는다. 액티브 영역(12)은 쉘로우 트렌치 절연(20)에 의해 점유된 반도체 기판의 부분을 배제한다.
도 2를 참조하면, 액티브 영역(12)의 다양한 부분들은 마스크된 이온 주입 단계들에 의해 도핑되며, 그에 의해 본 발명의 반도체 디바이스의 컴포넌트들, 예를 들면 적어도 하나의 바디 리치스루(36), 적어도 하나의 매립 도핑층 리치스루(38), 소스(40), 드레인(42), 및 게이트(44)와 같은 컴포넌트들을 형성한다.
적어도 하나의 바디 리치스루(36)는 제1 도전형 불순물들의 이온 주입에 의해 액티브 영역(12)의 부분에 형성된 고농도로 도핑된 반도체 영역이다. 적어도 하나의 바디 리치스루(36)는 바디(16)에 접촉한다. 적어도 하나의 바디 리치스루(36)는 하나의 바디 리치스루 또는 다수의 바디 리치스루들을 포함할 수 있다. 적어도 하나의 바디 리치스루(36)는 약 3.0x1017/cm3 내지 약 5.0x1012/cm3 범위의 불순물 농도를 가지며, 바람직하게는 약 1.0x1018/cm3 내지 약 1.0x1021/cm3 범위의 불순물 농도를 갖는다. 반도체 기판(8)의 상부 표면(11)에서부터 적어도 하나의 바디 리치스 루(36)의 하부(bottom)까지 측정할 때, 적어도 하나의 바디 리치스루(36)의 깊이는 약 40nm 내지 약 1200nm 범위에 있으며, 바람직하게는 약 100nm 내지 약 900nm 범위에 있다. 또한, 적어도 하나의 바디 리치스루(36)의 깊이는 게이트(44)의 깊이와 동일할 수 있으며, 경제적인 제조를 용이하게 하도록 게이트(44)와 동시에 형성될 수 있다. 적어도 하나의 바디 리치스루(36)는 바디(16)에 전기적으로 도전성 경로를 제공한다.
적어도 하나의 매립 도핑층 리치스루(38)는 제2 도전형의 불순물들의 이온 주입에 의해 액티브 영역(12)의 또 다른 부분에 형성된 고농도로 도핑된 반도체 영역이다. 적어도 하나의 매립 도핑층 리치스루(38)는 매립 도핑층(30)에 접촉한다. 적어도 하나의 매립 도핑층 리치스루(38)는 하나의 매립 도핑층 리치스루 또는 다수의 매립 도핑층 리치스루들을 포함할 수 있다. 적어도 하나의 매립 도핑층 리치스루(38)는 약 3.0x1017/cm3 내지 약 5.0x1021/cm3 범위의 불순물 농도를 가지며, 바람직하게는 약 1.0x1018/cm3 내지 약 1.0x1021/cm3 범위의 불순물 농도를 갖는다. 반도체 기판(8)의 상부 표면(11)에서부터 적어도 하나의 매립 도핑층 리치스루(38)의 하부까지 측정할 때, 적어도 하나의 매립 도핑층 리치스루(38)는 매립 도핑층(30)의 깊이와 적어도 동일하다. 적어도 하나의 매립 도핑층 리치스루(38)는 반도체 기판(8)의 상부 표면(11)에서부터 매립 도핑층(30)까지 전기적 도전성 경로를 제공한다.
소스(40) 및 드레인(42)은 이온 주입, 즉, 제2 도전형의 불순물들의 JFET 소 스 및 드레인 주입에 의해 액티브 영역(12)의 또 다른 부분들에 형성된 고농도로 도핑된 반도체 영역들이다. 소스(40)와 드레인(42) 둘 다는 반도체 기판의 상부 표면(11)의 아래에 형성된다. 즉, 소스(40)의 상부와 드레인(42)의 상부 둘 다는 반도체 기판(8)의 상부 표면에 인접한다. 소스(40)와 드레인(42)은 서로 간에 인접하지 않는다. 즉, 소스(40)는 드레인(42)으로부터 분리되어 있다. 이온 주입 공정들의 불순물 농도 프로파일들에서는 전형적인 바와 같이, 소스(40)와 드레인(42)의 수직 불순물 농도 프로파일은 반도체 기판(8)의 상부 표면(11) 아래 깊이에서 피크(peak)를 가지며 상부 표면(11)으로부터 특정 깊이 아래에서 지수적(exponential) 감소를 갖는다. 소스(40) 및 드레인(42)은 상부 표면(11)에서부터 불순물 농도가 피크 농도보다 20(two decades) 더 낮은 깊이까지 정의될 때, 약 20nm 내지 약 300nm 범위의 두께를 가지며, 바람직하게는 약 40nm 내지 약 150nm 범위의 두께를 가진다. 소스(40)와 드레인(42) 둘 다는 약 3.0x1019/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 가지며, 바람직하게는, 약 1.0x1020/cm3 내지 약 1.0x1021/cm3 범위의 피크 불순물 농도를 갖는다.
선택적으로, 그러나 바람직하게, 제2 도전형의 적어도 하나의 MOSFET(미도시)는 반도체 기판(8) 상에 형성된다. 예를 들어, 만약 매립 도핑층(30)이 n 형 도핑을 갖는다면, n 형 MOSFET가 형성된다. 바람직하게는, 제2 도전형 MOSFET의 소스, 또는 제2 도전형 "MOSFET 소스" 및 MOSFET의 드레인, 또는 제2 도전형 "MOSFET 드레인"은 소스(40) 및 드레인(42)과 동일한 공정 단계들 동안 형성된다. 바꿔 말 하면, JFET 소스 및 드레인 주입은 제2 도전형 MOSFET의 소스 및 드레인 주입과 동일한 단계들 동안 형성된다. 이 경우, 소스(40) 및 드레인(42)은 제2 도전형 MOSFET 소스와 제2 도전형 MOSFET 드레인과 동일한 깊이를 갖는다.
게이트(44)는 이온 주입, 즉, 제1 도전형의 불순물들의 JFET 게이트 주입에 의해 소스(40)와 드레인(42) 사이의 액티브 영역(12)의 부분에 형성된 고농도로 도핑된 반도체 영역이다. 게이트(44)는 반도체 기판(8)의 상부 표면(11) 사이에 형성된다. 즉, 게이트(44)는 반도체 기판(8)의 상부 표면(11)에 인접한다. 게이트(44)는 소스(40) 및 드레인(42) 둘 다에 인접한다. 소스(40) 및 드레인(42)의 수직 불순물 농도 프로파일들에서와 같이, 게이트(44)의 수직 불순물 농도 프로파일은 반도체 기판(8)의 상부 표면(11) 아래의 깊이에서 피크를 가지며 상부 표면(11)으로부터 특정 깊이 아래에서 지수적 감소를 갖는다. 게이트(44)는 상부 표면(11)에서부터 불순물 농도가 피크 농도보다 20(two decades) 더 낮은 깊이까지 정의될 때, 약 20nm 내지 약 300nm 범위의 두께를 가지며, 바람직하게는 약 40nm 내지 약 150nm 범위의 두께를 가진다. 바람직하게는, 게이트(44)는 약 3.0x1019/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 가지며, 바람직하게는 약 1.0x1020/cm3 내지 약 1.0x1021/cm3 범위의 피크 불순물 농도를 갖는다.
선택적으로, 그러나 바람직하게, 제1 도전형의 적어도 하나의 MOSFET(미도시)는 반도체 기판(8) 상에 형성된다. 예를 들어, 만약 반도체 기판(8)이라면, 게이트(44)는 p 형 도핑을 가지며, p 형 MOSFET가 형성된다. 바람직하게는, 제1 도전 형 MOSFET의 소스, 또는 제1 도전형 MOSFET 소스, MOSFET의 드레인, 또는 제1 도전형 MOSFET 드레인은 게이트(44)와 동일한 공정 단계들 동안 형성된다. 바꿔 말하면, JFET 게이트 주입은 제1 도전형 MOSFET의 소스 및 드레인 주입과 동일한 단계 동안 형성된다. 이 경우, 게이트(44)는 제1 도전형 MOSFET 소스 및 제1 도전형 MOSFET 드레인과 동일한 깊이를 갖는다.
바디(16)는 소스(40), 드레인(42), 게이트(42), 바디 리치스루(36), 및 매립 도핑층 리치스루(38)를 형성한 후에 액티브 영역(12)의 남는 부분으로부터 형성된다. 바디(16) 내로의 어떤 주입 이전에, 상기 바디는 기판층(10)과 동일한 도핑을 갖는다. 즉, 제1 도전형의 저 레벨 도핑을 갖고서 도핑된다. 바람직하게는, 상기 바디에서의 제1 도전형 불순물들의 피크 농도가 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 갖도록, 제1 도전형의 불순물들이 바디(16) 내에 주입된다.
도 3을 참조하면, 하이퍼업럽트 접합층(54)은 하이퍼업럽트 접합 주입 동안 제2 도전형의 불순물들의 이온 주입에 의해 형성된다. 하이퍼업럽트 접합층(54)은 JFET 게이트 주입의 불순물 농도 프로파일의 지수적 감쇄(exponentially decaying) 테일(tail) 상에 하이퍼업럽트 접합 주입의 불순물 농도 프로파일을 포개놓음(superposing)으로써 형성된다. 하이퍼업럽트 접합의 불순물 농도 프로파일의 피크 농도는 JFET 게이트 주입의 불순물 농도 프로파일의 테일 엔드(tail end)에 위치한다. 하이퍼업럽트 접합 주입의 불순물 농도 프로파일의 피크 농도는 JFET 게이 트 주입의 불순물 농도 프로파일의 동일한 깊이에서 불순물 농도를 넘어서며, 그리하여 네트 불순물 농도 프로파일 - 즉, 하이퍼업럽트 접합 주입의 불순물 농도 프로파일로부터 JFET 게이트 주입의 불순물 농도 프로파일을 뺌(subtract)으로써 획득된 총 불순물 농도 프로파일 - 에서 변화의 하이퍼업럽트니스(hyperabruptness)를 생성(produce)한다.
네트 도핑이 양(positive)인 반도체 기판(8)의 영역, 즉, 하이퍼업럽트 접합 주입이 반대 불순물 형의 다른 모든 불순물들의 합을 넘어서는 반도체 기판(8)의 영역은 하이퍼업럽트 접합층(54)을 포함한다. 하이퍼업럽트 접합층(54)의 네트 도핑은 JFET의 소스 및 드레인과 동일한 도전형을 갖는다. 즉, 하이퍼업럽트 접합층(54)의 네트 도핑은 제2 도전형을 갖는다. 하이퍼업럽트 접합층(54)은 네트 도핑에 의해 측정될 때, 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 가지며, 바람직하게는 약 3.0x1017/cm3 내지 약 1.0x1019/cm3 범위의 피크 불순물 농도를 갖는다. 만약 하이퍼업럽트 접합층(54)의 피크 불순물 농도가 3.0x1017/cm3를 넘어선다면, 하이퍼업럽트 접합층(54)은 3.0x1017/cm3와 동일하거나 더 높은 불순물 농도의 중간 레벨 도핑 부분(50)과 3.0x1017/cm3 아래의 불순물 농도의 저 레벨 도핑 부분(52)을 포함한다. 저 레벨 도핑 부분(52)은 중간 레벨 도핑 부분(50) 바로 아래에 위치한다.
하이퍼업럽트 접합은 게이트(44)와 하이퍼업럽트 접합층(54) 사이의 경계에 형성된다. 하이퍼업럽트 접합의 깊이, 즉, 반도체 기판(8)의 상부 표면(11)에서부터 하이퍼업럽트 접합층(54)의 상부까지의 수직 거리는 약 15nm 내지 약 270nm 범위에 있고, 바람직하게는 약 20nm 내지 약 100nm 범위에 있다. 하이퍼업럽트 접합층(54)은 약 15nm 내지 약 300nm 범위의 두께를 가지며, 바람직하게는 약 20nm 내지 약 100nm 범위의 두께를 갖는다. 바람직하게는, 하이퍼업럽트 접합의 깊이는 게이트(44)의 두께보다 작다. 즉 하이퍼업럽트 접합 주입의 불순물 농도는, JFET 게이트 주입의 불순물 농도가 JFET 게이트 주입의 피크 농도보다 20(two decades) 더 낮은 레벨 아래로 떨어지는 깊이보다 높은 JFET 게이트 주입의 불순물 농도를 넘어선다. 이 경우, 하이퍼업럽트 접합은 게이트의 원 두께보다 더 위에 위치한다. 그러므로, 게이트(44)의 두께는 원 두께로부터 감소된다.
"하이퍼업럽트 접합" 이라는 용어는, 불순물 농도 프로파일이, 불순물의 농도가 그 접합 방향으로 증가하고 그 접합에서 0으로 급격하게 떨어지면서(drop) 제어된 비선형 방향(controlled non-linear way)으로 변하는 pn 접합의 한 형(type)을 표기하기 위해 사용된다. 이온 주입된 하이퍼업럽트 접합을 포함하는 버랙터들(varactors)은 당해 기술 분야에서는 "하이퍼업럽트 접합 버랙터들"로서 알려져 있다. 예를 들어, Goodwin 등의 미국특허번호 제4,226,648호, Pavlidis 등의 미국특허번호 제4,827,319호, Nguyen 등의 미국특허번호 제5,557,140호를 참조할 수 있다. 하이퍼업럽트 접합을 포함하는 반도체 구조들을 형성하는 방법들은 양도되어 계류중인 미국특허출원번호 제10/905,486호(공개번호 US2006/0145300A1) 및 제11/004,877호(공개번호 US2005/0161770A1)에 기술되어 있으며, 이 내용들은 본 명 세서에 참조로 포함된다. 하이퍼업럽트 접합층(54)은 게이트(44) 및 바디(16)와 반대 형의 도핑을 가지므로, pn 접합들은 하이퍼업럽트 접합층(54)과 게이트(44) 및 바디(16) 각각 사이에 형성된다. 이와 대응하게, 공핍 영역들은 게이트(44), 하이퍼업럽트 접합층(54), 및 바디 각각에 형성된다.
도 4를 참조하면, 금속배선 차단 유전체 층(60)은 반도체 기판(8)의 상부 표면(11) 상에 형성되고 리소그래피(lithographic) 방법들 및 반응성 이온 식각(reactive ion etch)에 의해 패턴된다. 금속배선 차단 유전체 층(60)은 금속배선이 요구되지 않는 반도체 기판(8)의 부분들 위에 남아 있으며, 반면에 금속배선이, 예를 들어, 소스(40), 드레인(42), 게이트, 적어도 하나의 바디 리치스루(36), 및 적어도 하나의 매립 도핑층 리치스루(38) 위에 요구되는 반도체 기판의 부분들 위에서는 제거된다. 금속배선 차단 유전체 층(60)은 실리콘 산화물(silicon oxide), 또는 더 바람직하게는 실리콘 질화물(silicon nitride)을 포함한다. 금속배선 차단 유전체 층(60)은 약 10nm 내지 약 100nm 범위의 두께를 가지며, 바람직하게는 약 20nm 내지 약 70nm 범위의 두께를 갖는다.
당해 기술 분야에서 잘 알려진 바와 같이, 금속 반도체 합금들은 금속층(metal layer)을 증착(deposit)함에 의해(미도시) 그리고 그 금속층을 금속배선 공정 동안 하부(underlying)의 반도체 재료와 반응(react)시킴에 의해 노출된 반도체 표면들 상에 형성된다. 전형적으로 금속층은 도전성 금속을 포함하는데, 이러한 도전성 금속의 예에는, Ti, Ta, Ni, Co, W, Pd, Pt, Rh, Ir, Au 및 이들의 합금들이 있다. 상기 금속배선 공정은 반도체 합금 형성을 위한 적어도 하나의 어 닐(anneal)을 포함하고 반도체 합금들의 품질을 최적화하기 위한 다수의 어닐들을 포함할 수 있다. 상기 금속층은 계속해서, 예를 들면, 습식식각(wet etch)에 의해 제거된다. 만약 반도체 기판(8)에서의 하부 반도체 재료(underlying semiconductor material)가 다른 재료를 갖는 실리콘의 합금이라면 금속 실리사이드 합금(metal silicide alloy)이 형성된다. 만약 그 다른 재료가 게르마늄 및/또는 탄소를 포함한다면, 금속 실리사이드 합금은 실리사이드 게르마늄 합금 및/또는 실리사이드 탄화물 합금(silicide-carbide alloy)을 포함한다. 몇몇 반도체 재료는 금속배선 공정 동안 그 반도체 합금에 반도체 재료를 제공하기 위해 소모(consume)된다.
금속 반도체 합금들은 다양한 접촉 구조들을 형성한다. 예를 들어, 소스 접촉부(70)는 소스(40) 상에 직접 형성되며, 드레인 접촉부(72)는 드레인(42) 상에 직접 형성되며, 게이트 접촉부(74)는 게이트(44) 상에 직접 형성되며, 바디 접촉부(76)는 바디 리치스루(36) 상에 직접 형성되며, 매립 도핑층 접촉부(78)는 매립 도핑층 리치스루(38) 상에 직접 형성된다. 다양한 접촉 구조들 각각은, 적어도 금속배선 차단 유전체 층(60)에 의해 또는 쉘로우 트렌치 절연(20)에 의해 다른 접촉 구조들로부터 분리된다. 다른 접촉 구조는 다른 금속배선 공정들에 의해 형성될 수 있지만, 제조 시퀀스의 단순화를 위해 동일한 공정 단계들 동안에 상기 접촉 구조들을 형성하는 것이 바람직하다.
도 5를 참조하면, 개략적인 총 불순물 농도 프로파일은 도 4에서의 평면 Z-Z'를 따라 게이트(44)의 상부 표면으로부터 측정된 다양한 이온 주입 공정들의 개별 불순물 농도 프로파일들을 보여준다. 수평축은 반도체 기판(8)의 상부 표면(11) 으로부터의 깊이를 나타내며, 여기서 원점(origin)은 상부 표면을 나타낸다. 수직축은 로그 스케일(logarithmic scale) 상에서 다양한 이온 주입 공정들로부터의 불순물 농도를 나타낸다. 제1 도전형의 불순물들의 불순물 농도 프로파일들은 점선들로 도시되어 있다. 제2 도전형의 불순물들의 불순물 농도 프로파일들은 선(solid line)들로 도시되어 있다.
선(111)은 반도체 기판(8)의 원 도핑 레벨을 나타내는데, 이는 매립 도핑층(30) 아래에 위치하는 기판층(10)의 도핑 레벨과 동일하다. 전형적으로, 반도체 기판(8)의 도핑 레벨은 약 5.0x1015/cm3 내지 약 3.0x1017/cm3 범위에 있다. 곡선(130)은 매립 도핑층(30)의 불순물 농도 프로파일을 나타내는데, 이는 약 3.0x1016/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 가지며, 전형적으로는 약 1.0x1017/cm3 내지 약 1.0x1021/cm3 범위의 피크 불순물 농도를 갖는다. 곡선(116)은 바디 주입의 불순물 농도 프로파일을 나타내는데, 이는 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 갖는다. 곡선(144)은 JFET 게이트 주입의 불순물 농도 프로파일을 나타내는데, 이는 약 3.0x1019/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 가지며, 바람직하게는, 약 1.0x1020/cm3 내지 약 1.0x1021/cm3 범위의 피크 불순물 농도를 갖는다. 곡선(150)은 하이퍼업럽트 접합 주입을 나타내는데, 이는 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 농도를 가지며, 바람직하게는 약 3.0x1017/cm3 내지 약 1.0x1019/cm3 범위의 피크 농도를 갖는다.
도 5는 또한 반도체 기판의 도핑 형이 게이트(44) 아래에서 변하는 깊이들을 도시한다. 하이퍼업럽트 접합은 깊이 Z1에 위치하는데, 이는 약 15nm 내지 약 270nm 범위에 있고, 바람직하게는 약 20nm 내지 약 100nm 범위에 있다. 하이퍼업럽트 접합층(54)과 바디(16) 사이의 인터페이스는 깊이 Z3에 위치하는데, 이는 약 30nm 내지 약 570nm 범위에 있고, 바람직하게는 약 40nm 내지 약 200nm 범위에 있다. 하이퍼업럽트 접합 주입의 피크 농도에 의존하여, 중간 레벨 도핑 부분(50)은 하이퍼업럽트 접합층(54)에 존재할 수도 있고, 그렇지 않을 수도 있다. 만약 중간 레벨 도핑 부분이 존재한다면, 중간 레벨 도핑 부분(50)과 저 레벨 도핑 부분(52) 사이의 경계의 깊이(Z2)는 Z1과 Z2 사이에 있다. 매립 도핑층(30)의 상부의 깊이(Z4)는 약 80nm 내지 약 1200nm 범위에 있고, 전형적으로는 약 300nm 내지 약 900nm 범위에 있다. 매립 주입층의 하부의 깊이(Z5)는 약 120nm 내지 약 2400nm 범위에 있고, 전형적으로는 약 360nm 내지 약 2000nm 범위에 있다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 제2 예시적인 구조가 도시되어 있다. 반도체 기판(8')은 벌크 반도체 기판이고 제2 도전형의 불순물들로써 도핑되며, 이 제2 도전형은 계속해서 형성될 JFET의 게이트의 반대 도전형이다. 본 발명의 제1 실시예에 따른 원 반도체 기판(9)은 게이트(44)와 동일한 도핑 형을 갖는데, 이는 제2 실시예의 반대라는 점을 주목하자.
쉘로우 트렌치 절연(20)은 제1 실시예에서와 동일한 방법들을 채용하여 혀엉된다. 쉘로우 트렌치 절연에 의해 점유되지 않는 반도체 기판(8')의 부분은 이 점에서 기판층(110)을 포함한다.
도 7을 참조하면, 기판층(110)의 다양한 부분들은 마스크된 이온 주입 공정들 동안 도핑되며, 그에 의해, 예를 들어 적어도 하나의 바디 리치스루(36), 소스(40), 드레인(42), 및 게이트(44)를 형성한다. 기판층(110)은 부피(volume)에서 상당히 감소된다. 어떤 매립 도핑층도 제2 예시적인 구조에서는 형성되지 않는다. 적어도 하나의 바디 리치스루(36), 소스(40), 드레인(42), 및 게이트(44) 각각은 동일한 공정 단계들에 의해 형성되며, 제2 실시예에서의 매립 도핑층(존재하지 않음) 대신에 남은 기판층(110)에 바디(16)가 직접 접촉하는 것을 제외하고서는 제1 예시적인 구조와 동일한 구조를 갖는다. pn 접합은 본 발명의 제2 실시예에 따른 바디(16)와 기판층(110) 사이에 형성됨을 주목하자. 비교하면, pn 접합은 본 발명의 제1 실시예에 따라 바디(16)와 매립 도핑층(30) 사이에 형성된다. 양 실시예들에서, pn 접합은 바디(16)와 도핑된 반도체 층 사이에서 바로 아래에(directly underneath) 형성된다.
소스(40)의 상부(top)와 드레인(42)의 상부는 반도체 기판(8')의 상부 표면(11)에 인접(abut)한다. 소스(40)와 드레인(42)은 서로 간에 인접하지 않는다. 즉, 소스(40)는 드레인(42)으로부터 분리된다. 게이트(44)는 반도체 기판(8')의 상 부 표면(11)에 인접한다. 또한 게이트(44)는 소스(40)와 드레인(42) 둘 다에 인접한다. 불순물 농도 프로파일에 따른 다른 구조적 특성들 및 소스(40)의 두께, 드레인(42), 및 게이트(44)는 제1 실시예에 따른 것들과 동일하다.
선택적으로, 그러나 바람직하게, 제2 도전형의 적어도 하나의 MOSFET(미도시)는 반도체 기판(8') 상에 형성된다. 이 경우, JFET 소스 및 드레인 주입은 제2 도전형 MOSFET의 소스 및 드레인 주입과 동일한 단계 동안 수행된다. 또한 선택적으로, 그러나 바람직하게는, 제1 도전형의 적어도 하나의 MOSFET(미도시)는 반도체 기판(8') 상에 형성된다. JFET 게이트 주입은 제1 도전형 MOSFET의 소스 및 드레인 주입과 동일한 단계 동안 수행된다.
바람직하게는, 제1 도전형의 도핑 량이 기판층(110)의 도핑 레벨, 즉 반도체 기판(8')의 원 도핑 레벨을 넘어서도록, 제1 도전형의 불순물들은 소스(40), 드레인(42), 및 게이트(44) 바로 아래에 위치하는 기판층(110)의 부분 내에 바디 주입 동안 주입된다. 바디 주입 레벨이 반도체 기판(8')의 원 도핑 레벨을 넘어서고 그래서 제1 도전형의 도핑을 갖는 반도체 기판(8')의 부분은, 바디(16)를 형성한다. 이 바디는 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 갖는다.
도 8을 참조하면, 하이퍼업럽트 접합층(54)은 본 발명의 제1 실시예에 따른 것과 동일한 공정 단계들을 사용하여 형성된다. 하이퍼업럽트 접합층(54)은 본 발명의 제1 실시예에 따른 것과 동일한 구조적 특성들을 갖는다. 또한, 만약 하이퍼업럽트 접합층(54)의 피크 농도가 3.0x1017/cm3를 넘어선다면, 하이퍼업럽트 접합 층(54)은, 본 발명의 제1 실시예에서와 같이 3.0x1017/cm3와 동일한 불순물 농도 또는 그보다 더 높은 불순물 농도의 중간 레벨 도핑 부분(50) 및 3.0x1017/cm3 아래의 불순물 농도의 저 레벨 도핑 부분(52)을 포함한다.
도 9를 참조하면, 금속배선 차단 유전체 층(60) 및 다양한 접촉 구조들은 제1 실시예에 따른 것과 동일한 공정 단계들을 채용함에 의해 반도체 기판 상에 형성된다. 제2 실시예에 따른 다양한 접촉 구조들은 또한 제1 실시예에서와 동일한 구조적 특성들을 갖는다. 특히, 소스 접촉부(70)는 소스(40) 상에 직접 형성되고, 드레인 접촉부(72)는 드레인(42) 상에 직접 형성되고, 게이트 접촉부(74)는 게이트(44) 상에 직접 형성되고, 바디 접촉부(76)는 바디 리치스루(36) 상에 직접 형성된다. 다양한 접촉 구조들 각각은 적어도 금속배선 차단 유전체 층(60)에 의해 또는 쉘로우 트렌치 절연(20)에 의해 다른 접촉 구조들로부터 분리된다.
도 10을 참조하면, 개략적 총 불순물 농도 프로파일은 도 9에서의 평면 Z-Z'를 따른 게이트(44)의 상부 표면으로부터 측정된 다양한 이온 주입 공정들의 개별 불순물 농도 프로파일들을 보여준다. 수평축은 반도체 기판(8')의 상부 표면(11)으로부터의 깊이를 나타내며, 원점은 상부 표면을 나타낸다. 수직축은 로그 스케일 상에 다양한 이온 주입 공정들로부터의 불순물 농도를 나타낸다. 제1 도전형의 불순물들의 불순물 농도 프로파일들은 점선들로 도시되어 있다. 제2 도전형의 불순물들의 불순물 농도 프로파일들은 선들로 도시되어 있다.
선(111')은 반도체 기판(8')의 원 도핑 레벨을 나타내는데, 이는 바디(16) 바로 아래에 위치한 기판층(110)의 도핑 레벨과 동일하다. 전형적으로, 반도체 기판(8')의 도핑 레벨은 전형적으로 약 5.0x1015/cm3 내지 약 3.0x1017/cm3 범위에 있다. 곡선(116)은 바디 주입의 불순물 농도 프로파일을 나타내며, 곡선(144)은 JFET 게이트 주입의 불순물 농도 프로파일을 나타내며, 곡선(150)은 하이퍼업럽트 접합 주입을 나타낸다. 제2 실시예에 따른 바디 주입, JFET 게이트 주입, 및 하이퍼업럽트 접합 주입에 대한 불순물 농도 프로파일들은 본 발명의 제1 실시예에 따른 것들과 동일하다.
나아가, 하이퍼업럽트 접합의 깊이(Z1), 하이퍼업럽트 접합층(54)과 바디(16) 사이의 인터페이스의 깊이(Z3)는 제1 실시예에서와 동일하다. 하이퍼업럽트 접합 주입의 피크 농도에 의존하여, 중간 레벨 도핑 부분(50)은 하이퍼업럽트 접합층(54)에 존재할 수도 있고, 그렇지 않을 수도 있다. 만약 중간 레벨 도핑 부분이 존재한다면, 중간 레벨 도핑 부분(50)과 저 레벨 도핑 부분(52) 사이의 경계의 깊이(Z2 )는, Z1과 Z3 사이에 있다. 바디(16)의 하부의 깊이(Z6)는 약 80nm 내지 약 1,200nm 범위에 있고, 전형적으로는 약 300nm 내지 약 800nm 범위에 있다.
도 11을 참조하면, 본 발명의 제3 실시예에 따른 제3 예시적인 반도체 구조가 도시되어 있다. 반도체 기판(8'')은 SOI 기판이고 p 형 도핑 또는 n 형 도핑을 가질 수 있다. 반도체 기판(8'')은 매립 절연층(230), 매립 절연층(230) 아래에 위치한 기판층(210), 및 상부 반도체 층(212)을 포함한다. 상부 반도체 층(212)은 매립 절연층(230)에 접촉하는 쉘로우 트렌치 절연(220)을 포함한다.
소스(40), 드레인(42), 게이트(44), 적어도 하나의 바디 리치스루(36), 및 하이퍼업럽트 접합층(54)은 본 발명의 제2 실시예에 따른 것과 동일한 공정 방법들에 의해 형성된다. 바디(16), 적어도 하나의 바디 리치스루(36), 게이트(44)는 제1 도전형의 불순물들로써 도핑된다. 소스(40), 드레인(42), 및 하이퍼업럽트 접합층(54)은 제2 도전형의 불순물들로써 도핑된다. 소스(40)의 상부 및 드레인(42)의 상부는 반도체 기판(8)의 상부 표면(11)에 인접한다. 소스(40) 및 드레인(42)은 서로 간에 인접하지 않는다. 즉, 소스(40)는 드레인(42)으로부터 분리된다. 게이트(44)는 반도체 기판(8)의 상부 표면(11)에 인접한다. 또한 게이트(44)는 소스(40) 및 드레인(42) 둘 다에 인접한다. 불순물 농도 프로파일과 같은 다른 구조적 특성들 및 소스(40), 드레인(42), 및 게이트(44)의 두께는 제2 실시예에 따른 것들과 동일하다.
바람직하게는, 스페이서 영역(spacer region)(214)은 또한 적어도 하나의 바디 리치스루(36)와 소스(40), 드레인(42), 및 게이트(44) 중 적어도 하나 사이에 제공된다. 스페이서 영역(214)은 반도체 기판(8'')의 원 불순물 농도로부터 상부 반도체 층(212)의 부분의 불순물 농도를 변경하지 않음에 의해, 또는 상부 반도체 층(212)의 역도핑(counterdoping)에 의해 형성되어 네트 도핑 레벨을 감소시킨다. 스페이서 영역(214)의 저 도핑(low doping)은 제3 예시적인 구조의 인접한 컴포넌트들과 적어도 하나의 바디 리치스루(36) 사이의 전기적 절연을 제공한다.
만약 하이퍼업럽트 접합층(54)의 피크 농도가 3.0x1017/cm3를 넘어선다면, 본 발명의 제2 실시예에서와 같이 하이퍼업럽트 접합층(54)은 3.0x1017/cm3와 동일한 불순물 농도 또는 그보다 높은 불순물 농도의 중간 레벨 도핑 부분(50), 및 3.0x1017/cm3 아래의 불순물 농도의 저 레벨 도핑 부분(52)을 포함한다.
도 12를 참조하면, 개략적인 총 불순물 농도 프로파일은 도 11에서의 평면 Z-Z'를 따른 게이트(44)의 상부 표면으로부터 측정되는 다양한 이온 주입 공정들의 개별 불순물 농도 프로파일들을 보여준다. 수평축은 반도체 기판(8'')의 상부 표면(11)으로부터의 깊이를 나타내며, 원점은 상부 표면을 나타낸다. 수직축은 로그 스케일 상의 다양한 이온 주입 공정들로부터의 불순물 농도를 나타낸다. 제1 도전형의 불순물들의 불순물 농도 프로파일들은 점선들로 도시되어 있다. 제2 도전형의 불순물들의 불순물 농도 프로파일들은 선들로 도시되어 있다.
곡선(116)은 바디 주입의 불순물 농도 프로파일을 나타내며, 곡선(144)은 JFET 게이트 주입의 불순물 농도 프로파일을 나타내며, 곡선(150)은 하이퍼업럽트 접합 주입을 나타낸다. 제3 실시예에 따른 바디 주입, JFET 게이트 주입, 및 하이퍼업럽트 접합 주입에 대한 불순물 농도 프로파일들은 본 발명의 제1 실시예에 따른 것들과 동일하다. 반도체 기판(8'')의 원 도핑 레벨(미도시)은 매립 절연층(230) 바로 아래에 위치하는 기판층(210)의 도핑 레벨과 동일하며, 제1 도전형을 가질 수도 있고, 또는 제2 도전형을 가질 수도 있다. 전형적으로, 반도체 기판(8'')의 도핑 레벨은 약 5.0x1015/cm3 내지 약 3.0x1017/cm3 범위에 있다.
나아가, 하이퍼업럽트 접합의 깊이(Z1), 하이퍼업럽트 접합층(54)과 바디(16) 사이의 인터페이스의 깊이(Z3)는 제1 실시예와 동일하다.하이퍼업럽트 접합 주입의 피크 농도에 의존하여, 중간 레벨 도핑 부분(50)은 하이퍼업럽트 접합층(54)에 존재할 수도 있고, 또는 그렇지 않을 수도 있다. 만약 중간 레벨 도핑 부분이 존재한다면, 중간 레벨 도핑 부분(50)과 저 레벨 도핑 부분(52) 사이의 경계의 깊이(Z2)는 Z1과 Z3 사이에 있다. 바디(16)의 하부는 매립 절연층(230)의 상부와 일치하고, 이 매립 절연층(230)의 깊이(ZBIL)는 약 50nm 내지 약 300nm 범위에 있고, 전형적으로는 약 80nm 내지 약 200nm 범위에 있다.
본 발명에 따른 반도체 구조들의 작동(operation)은 도 13에 보여진 제4 예시적인 반도체 구조로써 여기에서 설명된다. 제4 예시적인 구조는 본 발명의 반도체 구조를 포함하며, 이는 여기서는 "예시적인 본 발명의 JFET(exemplary inventive JFET)"(100)로 일컬어진다. 예시적인 본 발명의 JFET(100)는 본 발명의 제2 실시예에 따른 구조이지만, 본 발명의 제1 또는 제3 실시예에 따른 또 다른 구조가 예시적인 본 발명의 JFET을 대체할 수도 있고, 동일한 방식으로 작동될 수 있다. 제4 예시적인 구조는 MOSFET(96) 및 폴리실리콘 저항(98)을 더 포함할 수 있다. MOSFET(96)는 게이트 유전체(22), 게이트 폴리실리콘(24), 게이트 스페이서(26), 소스 및 드레인 영역(28), 소스 및 드레인 실리사이드(75), 및 게이트 실리사이드(77)를 포함한다. 폴리실리콘 저항(98)은 도핑된 폴리실리콘(24')를 포함하는데, 이 도핑된 폴리실리콘(24')은 전형적으로 게이트 폴리실리콘(24), 게이트 스페이서(26), 및 게이트 실리사이드들(77)과 동일한 재료를 포함한다.
예시적인 본 발명의 JFET(100)는 스위치 또는 하나의 증폭기로서 기능한다. 게이트 접촉부(74) 또는 바디 접촉부(76)는 예시적인 본 발명의 JFET(100)의 입력단(input terminal)이다. 소스(40) 또는 드레인(42)은 예시적인 본 발명의 JFET(100)의 전류 출력을 제공한다. 입력 신호는 게이트(44)와 바디(16) 사이에 제공되는데, 이들 둘은 동일 형의 불순물들, 즉 제1 도전형 불순물들로써 도핑된다. 예시적인 본 발명의 JFET의 채널은 하이퍼업럽트 접합층(54)을 포함하는데, 이는 제2 도전형의 불순물들로써 도핑된다. 역 바이어스된 pn 접합은 바디(16)와 하이퍼업럽트 접합층(54) 사이에 형성되며, 또는 바람직하게는, 게이트(44)와 하이퍼업럽트 접합층(54) 사이에 형성된다. 하이퍼업럽트 접합층(54)에 대해 역 바이어스된 pn 접합층을 갖는 단(terminal), 즉 게이트(44) 또는 바디(16)는 고 입력 임피던스를 갖는 입력단이다. 바람직하게는 게이트(44)는 입력단이다. 그러나, 몇몇 어플리케이션들 있어서는, 바디(16)는 입력단 대신으로 기능할 수 있다. 소스(40) 또는 드레인(42)은 전류 출력을 제공하는 출력단으로 기능한다.
제4 예시적인 구조에서, MOSFET(96)의 소스 또는 드레인은 컨택 비아들(contact vias)(80) 및 M1 레벨 와이어(90)를 통해 예시적인 본 발명의 JFET(100)의 게이트(44)에 입력 신호를 제공한다. 이와 유사하게, 예시적인 본 발명의 JFET(100)의 출력 전류는 다른 컨택 비아들(80) 및 또 다른 M1 레벨 와이어(90)를 통해 폴리실리콘 저항(98) 내에 공급된다. MOSFET(96)는 단지 JFET(100)에 대한 입력을 제공할 수 있는 표준 반도체 디바이스의 일 예로서 본 발명의 설명 에서 제공된다. 따라서, 설명된 것으로 한정되는 것은 아니다. 또한, 폴리실리콘 저항(98)은 단지 JFET(100)로부터의 출력 전류를 이용하는 표준 반도체 디바이스의 일 예로서 제공된다. 따라서, 설명된 것으로 한정되는 것은 아니다. 당해 기술 분야에서 통상의 기술을 가진 자라면 예시적인 본 발명의 JFET(100)에 대한 입력은 위에서 설명된 본 발명의 세 가지 실시예들 중 어떤 것에서의 동일 반도체 기판(8, 8', 또는 8'') 상에 형성된, CMOS 디바이스, 바이폴라 반도체 디바이스, BiCMOS 디바이스, 또는 SiGe BiCMOS 디바이스에 의해 제공될 수 있다는 것을 알 수 있을 것이다. 이와 유사하게, 예시적인 본 발명의 JFET(100)의 출력은 다른 어떤 표준 반도체 디바이스들 내에 또는 심지어 반도체 기판(8, 8', 또는 8'')으로부터 분리된 외부 부하 컴포넌트에 연결될 수 있는 출력 패드(output pad) 내에 공급될 수도 있다. 그러므로, 본 발명의 설명에서 MOSFET(96) 및 폴리실리콘 저항(98)의 사용은 어쨌든 제4 예시적인 구조들에 대한 본 발명의 적용을 제한하는 것이 아니라, 본 발명의 실행(practicability)을 설명하기 위해 제공된 것이다. 본 발명의 세 개의 실시예들 중 어떤 것의 JFET에 부착(attach)된 입력 디바이스들 및 출력 디바이스들을 위한 다른 반도체 컴포넌트들의 이용은 당해 기술 분야에서 통상의 기술을 가진 자의 지식 내에 있으며, 여기서는 이러한 점이 명백하게 고려된다.
일 측면에서, 본 발명의 JFET는 전력 증폭(power amplification)을 위해 사용될 수 있다. 나아가, 본 발명의 JFET의 제조 공정은 표준 CMOS 공정 단계들과 양립가능하다. 그러나, 전통적인 JFET들과는 달리, 바디(16)가 게이트(44)와 동일한 형의 불순물들, 즉, 제1 도전형의 불순물들, 즉 n 형 또는 p 형으로써 도핑된다. 하이퍼업럽트 접합층(54)은 본 발명의 JFET의 채널이며, 양 형들(both types)의 불순물들로써 도핑된다. 그러나, 제2 도전형, 즉 n 형 또는 p 형의 액티브 불순물들의 량은 제1 도전형, 즉, p 형 또는 n 형의 액티브 불순물들의 량을 넘어선다.
본 발명의 세 개의 실시예들 중 어느 하나로부터의 JFET의 작동 동안, 전압 바이어스는 소스(40)와 드레인(42) 사이에 공급되고 게이트(44)와 바디(16) 사이에 인가되는 입력 전기 신호는 소스(40), 하이퍼업럽트 접합층(54), 및 드레인(42)을 통해 전류의 형태로 증폭된다.
하나의 작동 모드에서, 직류 전압 바이어스는 게이트(44)와 바디(16) 사이에 인가되어 게이트(44)와 하이퍼업럽트 접합층(54) 사이에 역 바이어스된 pn 접합 및 바디(16)와 하이퍼업럽트 접합층(54) 사이에 순 바이어스된 pn 접합을 형성할 수 있다. 또 다른 동작 모드에서, 직류 전압 바이어스는 게이트(44)와 바디(16) 사이에 인가되어 게이트(44)와 하이퍼업럽트 접합층(54) 사이에 순 바이어스된 pn 접합 및 바디(16)와 하이퍼업럽트 접합층(54) 사이에 역 바이어스된 pn 접합을 형성할 수 있다.
바람직하게는, 예시적인 본 발명의 JFET는 기판층(10, 110, 또는 210)으로부터 전기적으로 절연된다. 상기 전기적 절연은 본 발명의 제1 실시예에 따른 반도체 구조들에서 매립 도핑층(30)과 기판 층(10) 사이에 역 바이어스된 pn 접합에 의해 제공될 수 있다. 상기 전기적 절연은 본 발명의 제2 실시예에 따른 반도체 구조들에서 바디(16)와 기판 층(110) 사이에 역 바이어스된 pn 접합에 의해 제공될 수 있다. 상기 전기적 절연은 본 발명의 제3 실시예에 따른 반도체 구조들에서 매립 절 연층(230)에 의해 제공될 수 있다. 제1 실시예의 바디(16)와 기판 층(10)은 제1 도전형의 도핑을 갖는 반면, 제2 실시예의 매립 도핑층(30)과 기판층(110)은 제2 도전형의 도핑을 갖는다.
입력 전기 신호는 어떤 반도체 디바이스, 및 특히 적어도 하나의 MOSFET, 적어도 하나의 BJT, 또는 이들의 조합을 포함하는 회로에 의해 제공될 수 있다. 이와 유사하게, 출력 전류는 어떤 반도체 디바이스로 특히 적어도 하나의 MOSFET, 적어도 하나의 BJT, 저항, 인덕터, 커패시터, LED(light emitting diode), 또는 이들의 조합을 포함하는 회로에 공급될 수 있다.
발명은 구체적인 실시예들에 의해 기술되었으나, 수많은 대체들, 개조들, 및 변경들이 있을 수 있다는 것은 당해 기술 분야에서 숙련된 자들에게는 분명함을 앞서의 설명에 비춰볼 때 명백하다. 따라서, 발명은 발명의 범위 및 사상 및 청구범위들 내에 들어오는 그러한 모든 대체들, 개조들 및 변경들을 다 포함하는 것으로 의도된다.

Claims (35)

  1. 반도체 구조에 있어서,
    제1 도전형의 게이트 - 상기 게이트는 반도체 기판의 상부 표면(top surface) 바로 아래에 위치함 -;
    제2 도전형의 소스 - 상기 소스는 상기 상부 표면 바로 아래에 위치하고 상기 게이트에 인접하며, 상기 제2 도전형은 상기 제1 도전형의 반대임 -;
    상기 제2 도전형의 드레인 - 상기 드레인은 상기 상부 표면 바로 아래에 위치하고, 상기 게이트에 인접하며, 상기 소스로부터 분리(disjoin)됨 -;
    상기 제2 도전형의 하이퍼업럽트 접합층(hyperabrupt junction layer) - 상기 하이퍼업럽트 접합층은 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치함 -; 및
    상기 제2 도전형의 바디 - 상기 바디는 상기 하이퍼업럽트 접합층 바로 아래에 위치하고 상기 게이트, 상기 소스, 및 상기 드레인으로부터 분리됨 - 를 포함하는,
    반도체 구조.
  2. 청구항 1에 있어서, 상기 반도체 구조는 상기 드레인 또는 상기 소스에 연결된 전기 부하를 더 포함하되, 상기 소스, 상기 하이퍼업럽트 접합층, 상기 드레인, 및 상기 전기 부하를 통해 실질적으로 동일한 전류가 흐르는,
    반도체 구조.
  3. 청구항 1에 있어서, 상기 반도체 구조는 상기 게이트, 상기 하이퍼업럽트 접합층, 상기 바디 각각에 공핍 영역들(depletion zones)을 더 포함하는,
    반도체 구조.
  4. 청구항 1에 있어서, 상기 반도체 구조는,
    상기 게이트에 직접 접촉하는 게이트 접촉부;
    상기 소스에 직접 접촉하는 소스 접촉부; 및
    상기 드레인에 직접 접촉하는 드레인 접촉부를 더 포함하되,
    상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 드레인 접촉부 각각은 금속 반도체 합금을 포함하는,
    반도체 구조.
  5. 청구항 4에 있어서, 상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 드레인 접촉부 각각은 적어도 금속배선 차단 유전체층(metallization blocking dielectric layer) 또는 쉘로우 트렌치 절연(shallow trench isolation)에 의해 다른 것들과 분리되는,
    반도체 구조.
  6. 청구항 1에 있어서, 상기 반도체 구조는,
    상기 제1 도전형의 바디 리치스루(body reachthrough) - 상기 바디 리치스루는 상기 바디 및 상기 반도체 기판의 상기 상부 표면에 직접 접촉함 -; 및
    상기 바디 리치스루에 직접 접촉하며 금속 반도체 합금을 포함하는 바디 접촉부(body contact)를 더 포함하는,
    반도체 구조.
  7. 청구항 6에 있어서, 상기 반도체 구조는,
    쉘로우 트렌치 절연(shallow trench isolation) - 상기 쉘로우 트렌치 절연은 상기 바디 리치스루를 상기 게이트, 상기 소스, 상기 드레인, 및 상기 하이퍼업럽트 접합층으로부터 분리함 - 을 더 포함하는,
    반도체 구조.
  8. 청구항 6에 있어서, 상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘-탄소 합금, 실리콘-게르마늄-탄소 합금, 갈륨 아세나이드, 인듐 아세나이드, 인듐 포스파이트, III-V 화합물 반도체 재료들, II-VI 화합물 반도체 재료들, 유기 반도체 재료들, 및 기타 화합물 반도체 재료들로 구성되는 그룹으로부터 선택되는 재료를 포함하는,
    반도체 구조.
  9. 청구항 1에 있어서, 상기 소스, 상기 게이트, 및 상기 드레인은 약 5.0x1019/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 가지며, 상기 하이퍼업럽트 접합층은 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 가지며, 상기 바디는 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 갖는,
    반도체 구조.
  10. 청구항 1에 있어서, 상기 소스 및 상기 드레인 각각은 약 20nm 내지 약 300nm 범위의 두께를 가지며, 상기 하이퍼업럽트 접합층은 약 15nm 내지 약 270nm 범위의 깊이에서 상기 게이트에 인접하며, 상기 하이퍼업럽트 접합층은 약 15nm 내지 약 300nm 범위의 두께를 갖는,
    반도체 구조.
  11. 청구항 1에 있어서, 상기 반도체 구조는,
    상기 바디 바로 아래 및 상기 반도체 기판 내에 위치하며 상기 제2 도전형의 도핑을 갖는 기판층; 및
    상기 바디와 상기 기판층 사이의 pn 접합을 더 포함하는,
    반도체 구조.
  12. 청구항 1에 있어서, 상기 반도체 구조는,
    제2 도전형의 매립 도핑층(buried doped layer) - 상기 매립층은 상기 바디 바로 아래에 위치하고 상기 제2 도전형의 도핑을 가짐 - ;
    상기 제2 도전형의 매립 도핑층 리치스루(buried doped layer reachthrough) - 상기 매립 도핑층 리치스루는 상기 매립 도핑층 및 상기 반도체 기판의 상기 상부 표면에 직접 접촉함 - ; 및
    상기 매립 도핑층 바로 아래 및 상기 반도체 기판 내에 위치하고 상기 제1 도전형의 도핑을 갖는 기판층(substrate layer)을 더 포함하는,
    반도체 구조.
  13. 청구항 12에 있어서, 상기 바디와 상기 매립 도핑층 사이의 인터페이스는 약 80nm 내지 약 1200nm 범위의 깊이에 위치하고 상기 매립 도핑층은 약 3.0x1016/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도를 갖는,
    반도체 구조.
  14. 청구항 1에 있어서, 상기 하이퍼업럽트 접합층은 3.0x1017/cm3과 동일하거나 그보다 높은 불순물 농도의 중간 레벨 도핑 부분(medium-level doped portion) 및 3.0x1017/cm3 아래의 불순물 농도의 저 레벨 도핑 부분(low-level doped portion) - 상기 저 레벨 도핑 부분은 상기 중간 레벨 도핑 부분 바로 아래에 위치함 - 을 포 함하는,
    반도체 구조.
  15. 반도체 구조에 있어서,
    제1 도전형의 게이트 - 상기 게이트는 SOI(semiconductor-on-insulator) 기판의 상부 표면(top surface) 바로 아래에 위치함 -;
    제2 도전형의 소스 - 상기 소스는 상기 상부 표면 바로 아래에 위치하고 상기 게이트에 인접하며, 상기 제2 도전형은 상기 제1 도전형의 반대임 -;
    상기 제2 도전형의 드레인 - 상기 드레인은 상기 상부 표면 바로 아래에 위치하고, 상기 게이트에 인접하며, 상기 소스로부터 분리(disjoin)됨 -;
    상기 제2 도전형의 하이퍼업럽트 접합층(hyperabrupt junction layer) - 상기 하이퍼업럽트 접합층은 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치함 -;
    상기 제1 도전형의 바디 - 상기 바디는 상기 하이퍼업럽트 접합층 바로 아래에 위치하고 상기 게이트, 상기 소스, 및 상기 드레인으로부터 분리됨 -; 및
    상기 바디에 직접 접촉하고 상기 하이퍼업럽트 접합층으로부터 분리된 매립 절연층(buried insulator layer)을 포함하는,
    반도체 구조.
  16. 청구항 15에 있어서, 상기 반도체 구조는,
    상기 게이트에 직접 접촉하는 게이트 접촉부(gate contact);
    상기 소스에 직접 접촉하는 소스 접촉부(source contact); 및
    상기 드레인에 직접 접촉하는 드레인 접촉부(drain contact)를 더 포함하되,
    상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 드레인 접촉부 각각은 금속 반도체 합금을 포함하는,
    반도체 구조.
  17. 청구항 15에 있어서, 상기 반도체 구조는,
    상기 제1 도전형의 바디 리치스루(body reachthrough) - 상기 바디 리치스루는 상기 바디 및 상기 반도체 기판의 상기 상부 표면에 직접 접촉함 -;
    상기 바디 리치스루에 직접 접촉하고 금속 반도체 합금을 포함하는 바디 접촉부(body contact)를 더 포함하는,
    반도체 구조.
  18. 청구항 19에 있어서, 상기 반도체 구조는 쉘로우 트렌치 절연(shallow trench isolation)을 더 포함하되,
    상기 쉘로우 트렌치 절연은 상기 바디 리치스루를 상기 게이트, 상기 소스, 상기 드레인, 및 상기 하이퍼업럽트 접합층으로부터 분리하는,
    반도체 구조.
  19. 청구항 16에 있어서, 상기 소스, 상기 게이트, 및 상기 드레인은 약 5.0x1019/cm3 내지 약 5.0x1021/cm3 범위의 피크 불순물 농도(peak dopant concentration)를 가지며, 상기 하이퍼업럽트 접합층은 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 가지며, 상기 바디는 약 1.0x1016/cm3 내지 약 3.0x1019/cm3 범위의 피크 불순물 농도를 갖는,
    반도체 구조.
  20. 청구항 16에 있어서, 상기 소스 및 상기 드레인 각각은 약 20nm 내지 약 300nm 범위의 두께를 가지며, 상기 하이퍼업럽트 접합층은 약 15nm 내지 약 270nm 범위의 깊이에서 상기 게이트에 인접하며, 상기 하이퍼업럽트 접합층은 약 15nm 내지 약 300nm 범위의 두께를 갖는,
    반도체 구조.
  21. 청구항 16에 있어서, 상기 하이퍼업럽트 접합층은 3.0x1017/cm3과 동일하거나 그보다 높은 불순물 농도의 중간 레벨 도핑 부분(medium-level doped portion) 및 3.0x1017/cm3 아래의 불순물 농도의 저 레벨 도핑 부분(low-level doped portion) - 상기 저 레벨 도핑 부분은 상기 중간 레벨 도핑 부분 바로 아래에 위치함 - 을 포 함하는,
    반도체 구조.
  22. 반도체 구조 제조 방법에 있어서,
    상기 제1 도전형의 바디 - 상기 바디는 반도체 기판 내에 매립(buried)됨 - 를 형성하는 단계;
    상기 반도체 기판의 상부 표면(top surface) 바로 아래에 상기 제1 도전형의 게이트를 형성하는 단계;
    소스 및 드레인 - 상기 소스 및 상기 드레인 둘 다는 상기 게이트에 인접하고, 제2 도전형을 가지며, 상기 상부 표면 바로 아래에 위치하며, 상기 소스 및 상기 드레인은 서로 간에 인접하지 않으며, 상기 제2 도전형은 상기 제1 도전형의 반대임 - 을 형성하는 단계; 및
    상기 제2 도전형의 하이퍼업럽트 접합층(hyperabrupt junction layer) - 상기 하이퍼업럽트 접합층은 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치하고 인접하며, 상기 바디 바로 위에 위치함 - 을 형성하는 단계를 포함하는,
    반도체 구조 제조 방법.
  23. 청구항 22에 있어서, 상기 반도체 구조 제조 방법은 MOSFET 소스 및 MOSFET 드레인을 갖는 적어도 하나의 MOSFET를 형성하는 단계를 더 포함하되,
    상기 소스, 상기 드레인, 및 상기 게이트는 상기 MOSFET 소스 및 상기 MOSFET 드레인을 형성하는 것과 동일한 공정 단계들 동안 형성되는,
    반도체 구조 제조 방법.
  24. 청구항 22에 있어서, 상기 반도체 구조 제조 방법은 상기 하이퍼업럽트 접합층의 상기 형성과 동일한 공정 단계 동안 적어도 하나의 MOS 하이퍼업럽트 접합 버랙터(hyperabrupt junction varactor)의 하이퍼업럽트 접합을 형성하는 단계를 더 포함하는,
    반도체 구조 제조 방법.
  25. 청구항 22에 있어서, 상기 제2 불순물들의 불순물 농도가 상기 제1 불순물들의 불순물 농도를 넘어서도록, 상기 제1 도전형의 제1 불순물들은 상기 하이퍼업럽트 접합층 내에 주입되고 상기 제2 도전형의 제2 불순물들은 상기 하이퍼업럽트 접합층 내에 주입되는,
    반도체 구조 제조 방법.
  26. 청구항 22에 있어서, 상기 반도체 구조 제조 방법은 쉘로우 트렌치 절연(shallow trench isolation) 및 상기 제1 도전형의 바디 리치스루(body reachthrough)를 형성하는 단계를 더 포함하되,
    상기 바디 리치스루는 상기 바디 및 상기 반도체 기판의 상기 상부 표면에 직접 접촉하고 상기 쉘로우 트렌치 절연은 상기 바디 리치스루를 상기 게이트, 상 기 소스, 상기 드레인, 및 상기 하이퍼업럽트 접합층으로부터 분리하는,
    반도체 구조 제조 방법.
  27. 청구항 22에 있어서, 상기 반도체 구조 제조 방법은,
    상기 제2 도전형의 매립 도핑층(buried doped layer)을 형성하는 단계; 및
    상기 제2 도전형의 매립 도핑층 리치스루(buried doped layer reachthrough)를 형성하는 단계를 더 포함하되,
    상기 반도체 기판은 벌크 기판이고 상기 제1 도전형의 도핑을 가지며, 상기 매립 도핑층 리치스루는 상기 매립 도핑층 및 상기 반도체 기판의 상부 표면에 직접 접촉하는,
    반도체 구조 제조 방법.
  28. 청구항 22에 있어서, 상기 반도체 구조 제조 방법은,
    상기 반도체 기판의 상기 표면 상에 게이트 접촉부(gate contact), 소스 접촉부(source contact), 및 바디 접촉부(body contact)를 형성하는 단계를 더 포함하되,
    상기 게이트 접촉부, 상기 소스 접촉부, 및 상기 바디 접촉부 각각은 금속 반도체 합금을 포함하며 상기 게이트, 상기 소스, 상기 드레인, 및 상기 바디에 각각 그 순서대로 직접 접촉하는,
    반도체 구조 제조 방법.
  29. 반도체 구조 작동 방법에 있어서,
    반도체 구조를 제공하는 단계 - 여기서, 상기 반도체 구조는, 반도체 기판의 상부 표면(top surface) 바로 아래에 위치하는 제1 도전형의 게이트; 상기 상부 표면 바로 아래에 위치하고 상기 게이트에 인접하는 제2 도전형의 소스 - 상기 제2 도전형은 상기 제1 도전형의 반대임 -; 상기 상부 표면 바로 아래에 위치하고 상기 게이트에 인접하며, 상기 소스로부터 분리되는 상기 제2 도전형의 드레인; 상기 게이트, 상기 소스, 및 상기 드레인 바로 아래에 위치하는 상기 제2 도전형의 하이퍼업럽트 접합층(hyperabrupt junction layer); 및 상기 제1 도전형의 바디 - 상기 바디는 상기 하이퍼업럽트 접합층 바로 아래에 위치하고 상기 게이트, 상기 소스, 및 상기 드레인으로부터 분리됨 - 를 가짐 -;
    상기 소스와 상기 드레인 사이에 전압 바이어스를 제공하는 단계; 및
    상기 게이트와 상기 바디 사이에 인가되는 입력 전기 신호를 상기 소소, 상기 하이퍼업럽트 접합층, 및 상기 드레인을 통하여 전류의 형태로 증폭시키는 단계를 포함하는,
    반도체 구조 작동 방법.
  30. 청구항 29에 있어서, 상기 반도체 구조 작동 방법은,
    상기 게이트와 상기 바디 사이에 직류 전압을 인가하여 상기 게이트와 상기 하이퍼업럽트 접합층 사이에 역 바이어스된(reversed biased) pn 접합 및 상기 바 디와 상기 하이퍼업럽트 접합층 사이에 순 바이어스된(forward biased) pn 접합을 형성하는 단계를 더 포함하는,
    반도체 구조 작동 방법.
  31. 청구항 29에 있어서, 상기 반도체 구조 작동 방법은,
    상기 게이트와 상기 바디 사이에 직류 전압을 인가하여, 상기 게이트와 상기 하이퍼업럽트 접합층 사이에 순 바이어스된 pn 접합 및 상기 바디와 상기 하이퍼업럽트 접합층 사이에 역 바이어스된 pn 접합을 형성하는 단계를 더 포함하는,
    반도체 구조 작동 방법.
  32. 청구항 29에 있어서, 상기 반도체 구조 작동 방법은,
    상기 바디와 상기 반도체 기판 사이에 역 바이어스된 pn 접합 바이어스를 인가하는 단계를 더 포함하되, 상기 반도체 기판은 상기 제2 도전형의 도핑을 갖는,
    반도체 구조 작동 방법.
  33. 청구항 29에 있어서, 상기 반도체 구조 작동 방법은,
    매립 도핑층과 상기 바디 사이에 역 바이어스된 pn 접합 바이어스를 인가하는 단계를 더 포함하되, 상기 반도체 기판은 상기 바디와 상기 반도체 기판을 분리하는 상기 제2 도전형의 상기 매립 도핑층을 더 포함하며, 상기 반도체 층은 상기 제1 도전형의 도핑을 갖는,
    반도체 구조 작동 방법.
  34. 청구항 29에 있어서, 상기 반도체 기판은 상기 바디에 직접 적촉하는 매립 절연층(buried insulator layer)을 포함하는 SOI 기판인,
    반도체 구조 작동 방법.
  35. 청구항 29에 있어서, 상기 입력 전기 신호는 상기 반도체 기판 상에 위치한 반도체 디바이스에 의해 제공되되,
    상기 반도체 디바이스는 적어도 하나의 MOSFET, 적어도 하나의 BJT, 및 이들의 조합으로 구성된 그룹으로부터 선택되는,
    반도체 구조 작동 방법.
KR1020097027261A 2007-06-25 2008-06-25 하이퍼업럽트 접합을 갖는 접합 전계 효과 트랜지스터 KR101137196B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/767,627 2007-06-25
US11/767,627 US7825441B2 (en) 2007-06-25 2007-06-25 Junction field effect transistor with a hyperabrupt junction
PCT/US2008/068139 WO2009003012A1 (en) 2007-06-25 2008-06-25 Junction field effect transistor with a hyperabrupt junction

Publications (2)

Publication Number Publication Date
KR20100039290A true KR20100039290A (ko) 2010-04-15
KR101137196B1 KR101137196B1 (ko) 2012-04-19

Family

ID=40135556

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097027261A KR101137196B1 (ko) 2007-06-25 2008-06-25 하이퍼업럽트 접합을 갖는 접합 전계 효과 트랜지스터

Country Status (6)

Country Link
US (1) US7825441B2 (ko)
EP (1) EP2168163B1 (ko)
KR (1) KR101137196B1 (ko)
CN (1) CN101681934B (ko)
TW (1) TWI423347B (ko)
WO (1) WO2009003012A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060273379A1 (en) * 2005-06-06 2006-12-07 Alpha & Omega Semiconductor, Ltd. MOSFET using gate work function engineering for switching applications
US8111724B2 (en) * 2009-07-07 2012-02-07 International Business Machines Corporation Temperature control device for optoelectronic devices
US8058674B2 (en) * 2009-10-07 2011-11-15 Moxtek, Inc. Alternate 4-terminal JFET geometry to reduce gate to source capacitance
US8466501B2 (en) 2010-05-21 2013-06-18 International Business Machines Corporation Asymmetric silicon-on-insulator (SOI) junction field effect transistor (JFET) and a method of forming the asymmetrical SOI JFET
US8481380B2 (en) * 2010-09-23 2013-07-09 International Business Machines Corporation Asymmetric wedge JFET, related method and design structure
CN102130053B (zh) * 2010-12-03 2014-08-13 华东光电集成器件研究所 一种n沟道jfet集成放大器的制造方法
US10269658B2 (en) * 2012-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit devices with well regions and methods for forming the same
US9722097B2 (en) * 2015-09-16 2017-08-01 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
US9825169B2 (en) * 2015-12-16 2017-11-21 Nxp Usa, Inc. Partial, self-biased isolation in semiconductor devices
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US10825901B1 (en) * 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
TWI751609B (zh) 2019-07-17 2022-01-01 美商安托梅拉公司 設有含超晶格之突陡接面區之可變電容器及相關方法
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
TWI772839B (zh) 2019-07-17 2022-08-01 美商安托梅拉公司 設有含分隔超晶格之突陡接面區之可變電容器及相關方法
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10825902B1 (en) * 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
TWI747377B (zh) 2019-07-17 2021-11-21 美商安托梅拉公司 設有含超晶格之突陡接面區之半導體元件及相關方法
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4226648A (en) 1979-03-16 1980-10-07 Bell Telephone Laboratories, Incorporated Method of making a hyperabrupt varactor diode utilizing molecular beam epitaxy
FR2592527B1 (fr) 1985-12-31 1988-02-05 Thomson Csf Diode a capacite variable, a profil hyperabrupt et structure plane, et son procede de realisation
US5008719A (en) * 1989-10-20 1991-04-16 Harris Corporation Dual layer surface gate JFET having enhanced gate-channel breakdown voltage
JPH07263721A (ja) 1994-03-25 1995-10-13 Nippondenso Co Ltd 半導体装置及びその製造方法
US5557140A (en) 1995-04-12 1996-09-17 Hughes Aircraft Company Process tolerant, high-voltage, bi-level capacitance varactor diode
SE515783C2 (sv) 1997-09-11 2001-10-08 Ericsson Telefon Ab L M Elektriska anordningar jämte förfarande för deras tillverkning
US6608679B1 (en) 1998-12-21 2003-08-19 Xerox Corporation Spectrophotometric analysis of input light
US6171885B1 (en) 1999-10-12 2001-01-09 Taiwan Semiconductor Manufacturing Company High efficiency color filter process for semiconductor array imaging devices
US6611037B1 (en) 2000-08-28 2003-08-26 Micron Technology, Inc. Multi-trench region for accumulation of photo-generated charge in a CMOS imager
US6465847B1 (en) * 2001-06-11 2002-10-15 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device with hyperabrupt source/drain junctions
US6429054B1 (en) * 2001-06-11 2002-08-06 Advanced Micro Devices, Inc. Method of fabricating semiconductor-on-insulator (SOI) device with hyperabrupt source/drain junctions
US6930336B1 (en) 2001-06-18 2005-08-16 Foveon, Inc. Vertical-color-filter detector group with trench isolation
US6774436B1 (en) * 2001-07-05 2004-08-10 Advanced Micro Devices, Inc. SOI MOSFET with asymmetrical source/body and drain/body junctions
US6521506B1 (en) 2001-12-13 2003-02-18 International Business Machines Corporation Varactors for CMOS and BiCMOS technologies
US7187045B2 (en) 2002-07-16 2007-03-06 Osemi, Inc. Junction field effect metal oxide compound semiconductor integrated transistor devices
KR100529455B1 (ko) * 2003-07-23 2005-11-17 동부아남반도체 주식회사 부분 공핍형 ｓｏｉ 모스 트랜지스터 및 그 제조 방법
KR20070020166A (ko) 2003-08-26 2007-02-20 레드시프트 시스템즈 코포레이션 적외선 카메라 시스템
CN1311560C (zh) * 2003-10-16 2007-04-18 电子科技大学 横向低侧高压器件及高侧高压器件
US7253073B2 (en) 2004-01-23 2007-08-07 International Business Machines Corporation Structure and method for hyper-abrupt junction varactors
US7262110B2 (en) 2004-08-23 2007-08-28 Micron Technology, Inc. Trench isolation structure and method of formation
US7518215B2 (en) 2005-01-06 2009-04-14 International Business Machines Corporation One mask hyperabrupt junction varactor using a compensated cathode contact
US20070212859A1 (en) * 2006-03-08 2007-09-13 Paul Carey Method of thermal processing structures formed on a substrate
US20080272409A1 (en) * 2007-05-03 2008-11-06 Dsm Solutions, Inc.; JFET Having a Step Channel Doping Profile and Method of Fabrication
US7902606B2 (en) * 2008-01-11 2011-03-08 International Business Machines Corporation Double gate depletion mode MOSFET

Also Published As

Publication number Publication date
KR101137196B1 (ko) 2012-04-19
US7825441B2 (en) 2010-11-02
TW200913082A (en) 2009-03-16
WO2009003012A1 (en) 2008-12-31
EP2168163B1 (en) 2013-08-07
CN101681934B (zh) 2011-07-06
TWI423347B (zh) 2014-01-11
EP2168163A1 (en) 2010-03-31
CN101681934A (zh) 2010-03-24
EP2168163A4 (en) 2012-08-01
US20080315266A1 (en) 2008-12-25

Similar Documents

Publication Publication Date Title
KR101137196B1 (ko) 하이퍼업럽트 접합을 갖는 접합 전계 효과 트랜지스터
EP2389688B1 (en) Asymmetric junction field effect transistor and method of manufacturing the same
US7642566B2 (en) Scalable process and structure of JFET for small and decreasing line widths
US6307223B1 (en) Complementary junction field effect transistors
US11264471B2 (en) Junction gate field-effect transistor (JFET) having source/drain and gate isolation regions
US7977714B2 (en) Wrapped gate junction field effect transistor
US9287413B2 (en) Junction gate field-effect transistor (JFET) and semiconductor device
JPH1012887A (ja) トランジスタ素子及びその製造方法
JPH07202051A (ja) ゲート制御横型バイポーラ接合トランジスタ及びその製造方法
US8390039B2 (en) Junction field effect transistor
US8415720B2 (en) Vertically pinched junction field effect transistor
US6919590B2 (en) Heterojunction bipolar transistor with monolithically integrated junction field effect transistor and method of manufacturing same
US8541840B2 (en) Structure and method for semiconductor power devices
US9071203B2 (en) CMOS cascode power cells
JP2016522994A (ja) 絶縁ゲートバイポーラトランジスタ増幅回路
TW201021132A (en) Semiconductor structure and fabrication method thereof
US20090134435A1 (en) Method to reduce excess noise in electronic devices and monolithic integrated circuits

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee