KR20100037277A - 플래시 메모리 소자의 소거 동작 방법 - Google Patents

플래시 메모리 소자의 소거 동작 방법 Download PDF

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Abstract

본 발명은 선택된 모든 메모리 셀들에 대하여 소거 동작을 수행하는 단계, 소거 동작이 완료된 메모리 셀들의 문턱전압 분포를 상승시키기 위하여 제1 포스트 프로그램 동작 및 제1 포스트 프로그램 검증 동작을 실시하는 단계, 제1 포스트 프로그램 검증 동작을 패스한 스트링의 채널전압을 높이는 단계, 모든 메모리 셀들에 대하여 제2 포스트 프로그램 동작 및 제2 포스트 프로그램 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 소거 동작 방법으로 이루어진다.
포스트 프로그램, 소거 동작, ISPP, 채널전압, 검증

Description

플래시 메모리 소자의 소거 동작 방법{Erase method of flash memory device}
본 발명은 플래시 메모리 소자의 소거 동작 방법에 관한 것으로, 특히 소거 동작시 실시하는 소프트 프로그램 동작을 포함하는 플래시 메모리 소자의 소거 동작 방법에 관한 것이다.
플래시 메모리 소자의 동작은 프로그램(program), 소거(erase) 및 독출(read) 동작으로 구분할 수 있다. 프로그램 동작은 선택된 메모리 셀의 문턱전압을 소거전압보다 높이는 동작이며, 소거 동작은 문턱전압을 소거전압으로 낮추는 동작이라 할 수 있다. 또한, 독출 동작은 선택된 메모리 셀의 문턱전압을 센싱(sensing)하여 프로그램 또는 소거 여부를 판단하는 동작이라 할 수 있다.
특히, 프로그램 동작 및 소거 동작은 각각의 동작이 제대로 이루어졌는지는 판단하는 검증(verify) 동작을 더 포함한다.
기존의 플래시 메모리 소자의 경우, 문턱전압 분포는 프로그램 상태 및 소거 상태의 2 비트(bit)로 정의되는 싱글 레벨 셀(single level cell) 방식으로 동작하였지만, 최근에는 하나의 메모리 셀이 적어도 4 비트의 문턱전압 상태를 정의할 수 있는 멀티 레벨 셀(multi level cell; MLC) 방식이 각광받고 있다.
도 1은 멀티 레벨 셀 방식의 문턱전압 분포를 설명하기 위한 그래프이다.
도 1을 참조하면, 문턱전압 분포 구간이 4개의 상태로 정의되는 멀티 레벨 셀(MLC) 방식을 예를 들어 설명하면 다음과 같다. 멀티 레벨 셀(MLC) 방식을 적용한 플래시 메모리 소자의 문턱전압 분포는 소거 상태(ER), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)로 구분할 수 있다. 일반적으로, 소거 상태의 문턱전압 분포는 0V 보다 낮은 상태를 의미하며, 제1 내지 제3 프로그램 상태(PV1 내지 PV3)의 문턱전압 분포는 0V보다 높은 상태를 의미한다. 이때, 제2 프로그램 상태(PV2)는 제1 프로그램 상태(PV1)의 문턱전압 분포보다 높으며, 제3 프로그램 상태(PV3)는 제2 프로그램 상태(PV2)의 문턱전압 분포보다 높다.
특히, 소거 상태(ER)에서 제1 내지 제3 프로그램 상태(PV1 내지 Pv3) 중 어느 하나의 상태로 프로그램 동작을 실시하는 경우, 소거 상태(ER)의 문턱전압 분포 폭이 넓을수록 오랜 시간 동안의 프로그램 동작을 수행해야 하며, 또한 프로그램 동작이 완료된다 하더라도 프로그램 상태의 문턱전압 분포 폭이 넓어질 수 있다. 이때, 멀티 레벨 셀(MLC)의 경우, 프로그램 상태의 문턱전압 분포가 넓어질수록 서로 다른 프로그램 상태와 중복될 확률이 커지게 되고, 이로 인해 플래시 메모리 소자의 신뢰도가 저하될 수 있다.
이를 해결하기 위하여 소거 상태(ER)의 문턱전압 분포를 프로그램 상태의 문턱전압 분포와 가깝게 증가시키는 포스트 프로그램(post program) 동작을 실시할 수 있다.
도 2는 종래 기술에 따른 소거 및 포스트 프로그램 동작의 순서를 설명하기 위한 순서도이다.
도 2를 참조하면, 소거 명령어를 입력(20)하여 메모리 셀 블럭(memory cell block) 또는 스트링(string)을 선택한다. 선택된 메모리 셀 블럭 또는 스트링에 포함된 메모리 셀들의 게이트에는 접지전압(예컨대, 0V)을 인가하고, 채널(channel)에는 소거 전압(예컨대, 20V)을 인가하여 소거 동작을 실시(21)한다. 소거 검증(erase verify) 동작(22)을 실시하여 소거 동작이 제대로 실시되었는지를 검증하고, 소거가 안 되었으면 소거 동작(21)을 다시 실시하고 소거가 되었으면 포스트 프로그램 동작(23)을 실시한다. 포스트 프로그램 동작은 선택된 메모리 셀 블럭 또는 스트링의 채널에는 접지전압(예컨대, 0V)을 인가하고, 워드라인에는 포스트 프로그램 전압(예컨대, 12V)을 인가하여 실시할 수 있다. 이어서, 포스트 프로그램 검증 동작(24)을 실시하여 포스트 프로그램 동작이 제대로 실시되었는지를 검증한다. 포스트 프로그램 동작이 안 되었으면 워드라인에 인가하는 포스트 프로그램 전압 레벨(ΔV)을 상승시켜(25) 포스트 프로그램 동작을 다시 실시하고, 포스트 프로그램 동작이 완료되었으면 종료한다. 한편, 플래시 메모리 소자의 집적도가 증가함에 따라, 더욱 좁은 폭의 소거 또는 프로그램 상태의 문턱전압 분포가 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 소거동작 후 실시하는 포스트 프로그램(post program) 동작을 다수번의 포스트 프로그램 동작으로 나누어 실시하며, 검증 동작에서 패스된 스트링은 채널전압을 증가시킨 후에 다음 포스트 프로그램 동작을 실시함으로써 소거 상태의 문턱전압 분포 증가를 억제할 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 소거 동작 방법은, 선택된 모든 메모리 셀들에 대하여 소거 동작을 수행한다. 소거 동작이 완료된 메모리 셀들의 문턱전압 분포를 상승시키기 위하여 제1 포스트 프로그램 동작 및 제1 포스트 프로그램 검증 동작을 실시한다. 제1 포스트 프로그램 검증 동작을 패스한 스트링의 채널전압을 높인다. 모든 메모리 셀들에 대하여 제2 포스트 프로그램 동작 및 제2 포스트 프로그램 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 소거 동작 방법으로 이루어진다.
메모리 셀들의 문턱전압 분포를 상승시킬 때, 문턱전압 분포는 소거 상태의 문턱전압 분포 범위 내에서 상승시킨다.
제1 및 제2 포스트 프로그램 동작은 ISPP(Increasement Step Pulse Program)로 실시한다. 제1 포스트 프로그램 동작의 ISPP 회수와 제2 포스트 프로그램 동작의 ISPP 회수는 동일하게 실시한다.
제1 포스트 프로그램 동작은, 모든 메모리 셀들과 각각 연결된 워드라인들에 12V 내지 14V의 포스트 프로그램 전압을 인가하며, 비트라인에 제1 채널전압을 인가하여 실시한다. 이때, 제1 채널전압은 접지전압이다.
제1 포스트 프로그램 검증 동작을 패스한 스트링의 채널전압을 높이는 단계에서 채널전압은 제1 채널전압보다 높은 레벨의 제2 채널전압을 상기 비트라인에 인가한다. 이때, 제2 채널전압은 0.1V 내지 3.0V의 레벨을 유지한다.
제1 포스트 프로그램 동작 시, ISPP는 제1 전압으로 0.2V 만큼 증가시키면서 워드라인에 인가한다.
제2 포스트 프로그램 동작은, 워드라인에 제2 전압의 스텝 바이어스로 증가하는 포스트 프로그램 전압을 인가하며, 제1 포스트 프로그램 검증 동작을 패스하지 못한 메모리 셀을 포함하는 스트링(string)의 채널에는 제 2 채널전압을 인가한다.
본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 소거 동작 방법은, 모든 메모리 셀들에 소거 동작을 실시한다. 소거 상태의 문턱전압이 기준레벨에 도달할 때까지 포스트 프로그램 동작 및 포스트 프로그램 검증 동작 단계를 반복하되, 포스트 프로그램 동작을 패스한 스트링은 채널전압을 상승시키고 패스하지 못한 스트링은 최초의 채널전압을 유지하는 플래시 메모리 소자의 소거 동작 방법으로 이루어진다.
최초의 채널전압은 0V를 유지하며, 채널전압을 상승시킬 때, 0.2V의 증가율로 상승시킨다. 포스트 프로그램 동작은 ISPP로 실시한다.
본 발명은, 소거동작 후 실시하는 포스트 프로그램(post program) 동작을 다수번의 포스트 프로그램 동작으로 나누어 실시하며, 검증 동작에서 패스된 스트링은 채널전압을 증가시킨 후에 다음 포스트 프로그램 동작을 실시함으로써 소거 상태의 문턱전압 분포 증가를 억제할 수 있다.
이로써, 프로그램 동작시간을 단축할 수 있으며, 프로그램 상태의 문턱전압 분포를 좁힐 수 있으므로 플래시 메모리 소자의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 소거 및 포스트 프로그램 동작의 순서를 설명하기 위한 순서도이다.
도 3을 참조하면, 소거 동작 시 실시하는 포스트 프로그램 동작을 다수개의 단계로 나누어 실시할 수 있다. 예를 들어, 제1 및 제2 포스트 프로그램 동작의 두 단계로 나누어 실시하는 경우, 제1 포스트 프로그램 동작에 대한 검증(verify)이 패스(pass)된 메모리 셀 블럭 또는 스트링의 채널 전압을 높인 후에 제2 포스트 프로그램 동작을 실시하는 것이 바람직하다. 이에 대하여 구체적으로 설명하면 다음과 같다.
소거 명령어를 입력하여(300) 소거 대상이 되는 메모리 셀 블럭(memory cell block) 또는 스트링(string)을 선택한다. 선택된 메모리 셀 블럭 또는 스트링에 포함된 모든 메모리 셀들에 소거 동작을 실시(301)한다. 예를 들면, 소거 동작은 워드라인에 접지전압(예컨대, 0V)을 인가하고, 채널(channel)에는 소거 전압(예컨대, 20V)을 인가하여 실시할 수 있다. 이어서, 소거 검증(erase verify; 302) 동작을 실시한다. 소거 검증 동작은 선택된 메모리 셀 블럭 또는 스트링에 포함된 모든 메모리 셀들이 소거되었는지를 검증하는 단계이다. 소거가 완료되지 않았으면 소거 동작(301)을 다시 실시하고, 소거가 완료되었으면 소거 상태의 문턱전압 분포를 상승시킴과 동시에 분포 폭을 좁히기 위한 제1 포스트 프로그램(post program) 동작을 실시(303)한다.
제1 포스트 프로그램 동작을 실시한 후에는 제1 포스트 프로그램 동작에 대한 검증(verify) 동작을 실시(304)하여 제1 포스트 프로그램이 완료되지 않았으면 포스트 프로그램 전압을 제1 전압(ΔV1) 만큼 증가시켜 제1 포스트 프로그램 동작(303)을 재실시한다. 제1 포스트 프로그램 검증 동작이 패스되면, 패스된 메모리 셀 블럭 또는 스트링의 채널전압을 증가(306)시킨다. 이어서, 제2 포스트 프로그램 동작에 대한 검증(verify) 동작을 실시(308)하여, 제2 포스트 프로그램 동작(307)이 완료되지 않았으면 채널전압을 더 증가시키고(306) 제2 포스트 프로그램 동 작(307)을 실시한다. 제2 포스트 프로그램 검증 동작(308)이 패스되어 소거 상태의 문턱전압 분포가 기준레벨까지 도달하면 소거 동작을 종료한다.
본 순서도에서는 포스트 프로그램 동작을 제1 및 제2 포스트프로그램 동작의 두 단계로 나누어서 실시하였으나, 다수개의 단계(k번; k는 정수)로 나누어서 실시할 수도 있다. 이때, 각각의 포스트 프로그램 동작을 패스할 때마다 패스된 메모리 셀 블럭 또는 스트링의 채널전압을 증가시키고, 패스되지 않은 스트링의 채널전압은 최초의 채널전압을 유지하며 수행하는 것이 바람직하다.
상술한 소거 및 포스트 프로그램 동작 순서 중에서, 제1 포스트 프로그램 동작 및 제2 포스트 프로그램 동작에 대하여 구체적으로 설명하면 다음과 같다.
도 4는 플래시 메모리 소자의 메모리 셀 어레이를 설명하기 위한 회로도이고, 도 5는 본 발명에 따른 포스트 프로그램 동작을 설명하기 위한 그래프이다.
도 4를 참조하면, 플래시 메모리 소자의 메모리 셀 어레이(memory cell arry)의 일부를 나타낸 회로도이다. 메모리 셀 어레이는 다수개의 스트링들(STe 및 STo)을 포함한다. 예를 들면, 이븐 스트링(STe) 및 오드 스트링(STo)으로 구분할 수 있으며, 다수개의 이븐 및 오드 스트링들(STe 및 STo)이 교호적으로 배열될 수 있다. 이븐 및 오드 스트링들(STe 및 STo) 각각은 드레인 셀렉트 트랜지스터(drain select transistor; DST), 소스 셀렉트 트랜지스터(source select transistor; SST) 및 직렬 연결된 다수개의 메모리 셀들(F0 내지 Fn; n은 정수)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인(drain)이 비트라인(bit line; BLe 또는 BLo)과 연결되는 트랜지스터이며, 소스 셀렉트 트랜지스터(SST)는 소스(source)가 공통 소스 라인(CSL)과 연결되는 트랜지스터이다. 메모리 셀들(F0 내지 Fn)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에서 직렬로 연결된다.
이븐 및 오드 스트링들(STe 및 STo)에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트 단은 서로 연결되어 드레인 셀렉트 라인(drain select line; DSL)이 되며, 소스 셀렉트 트랜지스터(SST)들의 게이트 단은 서로 연결되어 소스 셀렉트 라인(source select line; SSL)이 된다. 또한, 이븐 및 오드 스트링들(STe 및 STo)에 형성된 메모리 셀들(F0 내지 Fn)의 콘트롤 게이트(control gate)가 연결되어 제0 워드라인(WL0) 내지 제n 워드라인(WLn)이 된다. 또한, 소스 셀렉트 트랜지스터(SST)들의 소스(source)는 공통 소스 라인(common source line; CSL)에 공통으로 연결되고, 리드(read) 또는 검증(verify) 동작 시 공통 소스 라인(CSL)에는 접지전압(Vss)이 인가될 수 있다.
다음으로, 상술한 메모리 셀 어레이 구조를 가진 플래시 메모리 소자의 포스트 프로그램 동작을 설명하도록 한다.
도 4 및 도 5를 참조하면, 포스트 프로그램 동작은 ISPP(Increasement Step Pulse Program) 방식으로 실시하는 것이 바람직하다. ISPP는 워드라인에 인가하는 프로그램 전압을 낮은 레벨에서부터 점차 증가시켜가며 프로그램하는 방식을 말한다. 이때, 각각의 메모리 셀들(F0 내지 Fn)의 동작(프로그램 또는 소거) 속도는 모두 동일한 것이 이상적인 경우이지만, 실질적으로는 제조 공정의 조건상 약간의 동작 속도 차이가 발생하게 된다. 이로 인해, ISPP 방식으로 포스트 프로그램 동작을 실시하다보면 먼저 프로그램되는 메모리 셀이 있을 수도 있고, 나중에 프로그램되는 메모리 셀이 있을 수도 있다.
이때, 포스트 프로그램 동작이 이미 완료된 메모리 셀의 경우, 아직 완료되지 않은 메모리 셀에 대한 포스트 프로그램 동작 시 인가되는 포스트 프로그램 전압으로부터 전기적인 영향을 계속 받게 되므로 문턱전압 분포가 넓어질 수 있다.
이를 해결하기 위하여, 포스트 프로그램 동작을 다수개의 단계(k 단계)로 나누어 실시하고, 각 단계마다 포스트 프로그램 검증을 패스한 메모리 셀 블럭 또는 스트링에는 채널전압을 증가시키는 것이 바람직하다.
포스트 프로그램 동작을 제1 및 제2 포스트 프로그램 동작의 두 단계로 구분하는 경우를 예를 들어 설명하면 다음과 같다.
제1 포스트 프로그램 동작은, 선택된 메모리 셀 블럭 내의 모든 워드라인(WL0 내지 WLn)에 일반적인 프로그램 전압(예컨대, 20V 내지 24V)보다 충분히 낮은 레벨의 전압(예를 들면, 12V 내지 14V)을 인가하여 실시할 수 있다. 이때, 제1 전압(ΔV1)의 스텝 바이어스를 가하여 ISPP 방식으로 제1 포스트 프로그램 동작을 수행할 수 있다. 예를 들면, 제1 포스트 프로그램의 ISPP는 제1 전압(ΔV1)을 0.2V의 스텝 바이어스로 인가하여 실시할 수 있으며, 이때 ISPP의 회수는 임의로(예컨대, 전체 포스트 프로그램 동작에서 수행하는 ISPP 회수의 1/2번) 정할 수 있다. 또한, 채널(channel)에는 제1 채널전압(C1)을 인가하는데, 예를 들면 비트라인(BLe 및 BLo)을 통하여 '0V'를 인가하는 것이 바람직하다.
제1 포스트 프로그램 및 제1 포스트 프로그램 검증 동작을 완료한 후에는 모 든 메모리 셀들이 패스(pass)된 스트링들(STe 또는 STo)의 채널전압을 제1 채널전압(C1)보다 높은 제2 채널전압(C2)으로 유지시킨다. 이는, 후속 실시하는 제2 포스트 프로그램 동작시, 제1 포스트 프로그램 동작이 패스된 메모리 셀들의 문턱전압 분포 증가를 방지하기 위하여 실시하는 것이 바람직하다.
예를 들면, 이븐 스트링(STe)이 선택된 스트링(제1 포스트 프로그램 검증 동작에서 패스된 스트링)이고 오드 스트링(STo)이 비선택된 스트링(제1 포스트 프로그램 검증 동작에서 패스되지 않은 스트링)인 경우, 선택된 이븐 스트링(STe)의 제2 채널전압(C2)을 높이기 위하여 이븐 비트라인(BLe)에 0.1V 내지 3.0V의 전압을 인가할 수 있다. 즉, 패스된 스트링의 채널전압을 증가시키면, 상대적으로 워드라인을 통하여 인가되는 제2 포스트 프로그램 전압의 레벨이 낮아지는 효과를 얻을 수 있기 때문에 문턱전압 분포 증가를 억제할 수 있다. 바람직하게는, 선택된 이븐 비트라인(BLe)에 인가되는 전압은 후속 실시할 제2 포스트 프로그램 동작의 ISPP에서 증가시키는 제2 전압(ΔV2) 레벨만큼 높이도록 한다. 제2 포스트 프로그램 동작에서 제2 전압(ΔV2)을 0.2V만큼 높이는 경우, 이븐 비트라인(BLe)에도 0.2V의 전압을 인가하여 선택된 이븐 스트링(STe)의 제2 채널전압(C2)을 높일 수 있다. 이때, 비선택된 오드 스트링(STo)의 채널전압은 제1 채널전압(C1)을 유지하도록 한다.
도 6은 본 발명에 따른 문턱전압 분포 변화를 설명하기 위한 그래프이다.
도 6을 참조하면, 상술한 바와 같이 포스트 프로그램 동작을 다수개의 단위로 나누어 실시하되, 각 단위마다 포스트 프로그램 검증 동작을 패스한 스트링의 채널전압을 증가시킴으로써 포스트 프로그램 동작에 의한 문턱전압 분포 증가를 억제시킬 수 있다. 'A'는 종래의 문턱전압 분포를 나타내며, 'B'는 본 발명에 따른 문턱전압 분포를 나타낸다.
이처럼, 문턱전압 분포를 좁힘으로써 소거 상태(ER)에서 제1 내지 제3 프로그램 상태(PV1 내지 PV3) 중 어느 하나의 상태로 프로그램하는 시간을 단축할 수 있다. 또한, 각각의 제1 내지 제3 프로그램 상태(PV1 내지 PV3)의 문턱전압 분포를 좁힐 수 있으므로 플래시 메모리 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 멀티 레벨 셀 방식의 문턱전압 분포를 설명하기 위한 그래프이다.
도 2는 종래 기술에 따른 소거 및 포스트 프로그램 동작의 순서를 설명하기 위한 순서도이다.
도 3은 본 발명에 따른 소거 및 포스트 프로그램 동작의 순서를 설명하기 위한 순서도이다.
도 4는 플래시 메모리 소자의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 포스트 프로그램 동작을 설명하기 위한 그래프이다.
도 6은 본 발명에 따른 문턱전압 분포 변화를 설명하기 위한 그래프이다.

Claims (10)

  1. 선택된 모든 메모리 셀들에 대하여 소거 동작을 수행하는 단계;
    상기 소거 동작이 완료된 메모리 셀들의 문턱전압 분포를 상승시키기 위하여 제1 포스트 프로그램 동작 및 제1 포스트 프로그램 검증 동작을 실시하는 단계;
    상기 제1 포스트 프로그램 검증 동작을 패스한 스트링의 채널전압을 높이는 단계; 및
    상기 모든 메모리 셀들에 대하여 제2 포스트 프로그램 동작 및 제2 포스트 프로그램 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 소거 동작 방법.
  2. 제 1 항에 있어서,
    상기 메모리 셀들의 문턱전압 분포를 상승시킬 때, 상기 문턱전압 분포는 소거 상태의 문턱전압 분포 범위 내에서 상승시키는 플래시 메모리 소자의 소거 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 포스트 프로그램 동작은 ISPP(Increasement Step Pulse Program)로 실시하는 플래시 메모리 소자의 소거 동작 방법.
  4. 제 3 항에 있어서,
    상기 ISPP의 회수는 상기 제1 포스트 프로그램 동작과 상기 제2 포스트 프로그램 동작의 회수가 동일하게 실시하는 플래시 메모리 소자의 소거 동작 방법.
  5. 제 1 항에 있어서, 상기 제1 포스트 프로그램 동작은,
    상기 모든 메모리 셀들과 각각 연결된 워드라인들에 12V 내지 14V의 포스트 프로그램 전압을 인가하며, 비트라인에 제1 채널전압을 인가하여 실시하는 플래시 메모리 소자의 소거 동작 방법.
  6. 제 5 항에 있어서,
    상기 제1 채널전압은 접지전압인 플래시 메모리 소자의 소거 동작 방법.
  7. 제 5 항에 있어서,
    상기 제1 포스트 프로그램 검증 동작을 패스한 스트링의 채널전압을 높이는 단계에서 상기 채널전압은 상기 제1 채널전압보다 높은 레벨의 제2 채널전압을 상기 비트라인에 인가하는 플래시 메모리 소자의 소거 동작 방법.
  8. 제 7 항에 있어서,
    상기 제2 채널전압은 0.1V 내지 3.0V의 레벨을 유지하는 플래시 메모리 소자의 소거 동작 방법.
  9. 제 3 항에 있어서,
    상기 제1 포스트 프로그램 동작 시, 상기 ISPP 는 제1 전압으로 0.2V 만큼 증가시키면서 워드라인에 인가하는 플래시 메모리 소자의 소거 동작 방법.
  10. 제 7 항에 있어서, 상기 제2 포스트 프로그램 동작은,
    상기 워드라인에 제2 전압의 스텝 바이어스로 증가하는 포스트 프로그램 전압을 인가하며, 상기 제1 포스트 프로그램 검증 동작을 패스하지 못한 메모리 셀을 포함하는 스트링(string)의 채널에는 상기 제2 채널전압을 인가하는 플래시 메모리 소자의 소거 동작 방법.
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* Cited by examiner, † Cited by third party
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KR20130100460A (ko) * 2012-03-02 2013-09-11 삼성전자주식회사 저항성 메모리 장치
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