KR20100036719A - 커패시터 및 그 제조방법 - Google Patents

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Abstract

커패시터 및 그 제조방법이 개시된다. 하부전극; 하부전극 상에 형성되는 TiOx층; TiOx층 상에 형성되는 납(Pb) 계열의 유전층; 및 유전층 상에 형성되는 상부전극을 포함하는 커패시터는, 하부전극에 TiOx층을 형성하고 납(Pb) 계열의 유전층을 형성함으로써, 높은 온도의 열처리 조건에서도 우수한 강유전특성, 유전특성, 누설(leakage) 특성을 나타낼 수 있다.
커패시터, 임베디드

Description

커패시터 및 그 제조방법{Capacitor and manufacturing method thereof}
본 발명은 커패시터 및 그 제조방법에 관한 것이다.
최근 디지털 IC칩의 동작주파수가 더 고주파화되고 동작전압이 낮아지면서, 안정적인 전원의 공급 및 스위칭 노이즈(switching noise)를 제거하기 위한 저임피던스 디커플링 커패시터(low impedance decoupling capacitor)의 필요성이 증가하고 있다. 이들 디커플링 커패시터(decoupling capacitor)는 IC 칩에 근접할수록 임피던스를 낮출 수 있어 IC 칩 위에 이들 커패시터를 형성하는 기술에 대한 연구가 진행되고 있다.
오프-칩 커패시터(off-chip capacitor)를 이용하는 방법의 경우, 커패시터를 PCB나 IC 패키지에 부착하여 사용한다. 이 경우 칩에서 이들 커패시터까지 배선 길이(wiring length)에 따른 기생 인덕턴스(parasitic inductance)로 인하여 고주파특성이 나빠지는 문제점이 있다.
또한, 실리콘을 이용하여 트랜지스터를 형성하는 공정 중에 이들 커패시터를 형성하는 방법의 경우, 가장 근접하기 때문에 이상적이긴 하나 다음의 두 가지 점 때문에 디커플링 커패시터를 트랜지스터 옆에 배치하는 것은 효율적이지 못하다.
먼저, 이들 칩 내부의 전극재료로 사용하는 물질이 저항값이 크기 때문에, 제작된 커패시터의 Q 값이 10 이상인 커패시터를 만들기가 대단히 어렵다. 또 칩 내부에 수동소자를 만들 경우 제작공정이 복합해져 공정 비용이 올라가고 또 디지털 성분이 들어설 자리에 커패시터가 형성됨으로써 단위면적당 비용이 증가하게 되는 문제가 있다.
이와 같은 이유로, 커패시터를 칩 상에 적용하기 위하여, uF/cm2　의 큰 정전 용량을 갖는 박막 유전체가 요구되고 있다.
종래기술에 따르면, 높은 커패시턴스 밀도(capacitance density)를 구현하기 위하여는 높은 유전율의 박막이 필요하며 이를 위하여 강유전체 박막에 대한 많은 연구들을 행하였다. 예를 들면, 바륨스트론튬티타네이트(Barium strontium titanate, BSTO), 리드지르코늄티타네이트(lead zirconium titanate, PZT), 바륨지르코늄티타네이트(Barium zirconium titanate, BZTO), 탄탈티타네이트(tantalum titanate, TTO) 등과 같은 강유전체에 대한 연구들이 많이 이루어졌다.
이들 강유전체가 높은 유전율을 가지기 위해서는 좋은 결정성을 가져야 하며 이를 위하여는 500C 이상의 높은 열처리 온도에서 공정이 이루어져야 한다. 그러나 이런 경우 높은 열처리 온도로　인해, 기판으로 동박적층판(copper clad laminate, CCL)을 사용할 수 없으며　동박을 사용하는 경우 동박이 산화되어 강유전체의 특성 이 크게 저하되어 높은 정전 용량을 얻을 수 없는 문제점이 있다.
동박의 산화를 방지하기 위해 열처리 분위기를 조절하거나 내 산화성이 강한 니켈 층을 동박 위에 형성한 후 강유전박막을 증착, 열처리하는 연구도 진행 되고 있으나, 여러 가지 문제점으로 인해 정전용량 값은 매우 떨어지는 것으로 나타났다.
본 발명은 높은 온도의 열처리 조건에서도 우수한 강유전특성, 유전특성, 누설(leakage) 특성을 보이는 박막형 캐퍼시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 하부전극; 하부전극 상에 형성되는 TiOx층; TiOx층 상에 형성되는 납(Pb) 계열의 유전층; 및 유전층 상에 형성되는 상부전극을 포함하는 커패시터가 제공된다.
TiOx층의 두께는 10nm 이하일 수 있으며, 유전층의 두께는 100nm 내지 700nm일 수 있다.
한편, 상부전극은 구리(Cu), 니켈(Ni), 알루미늄(Al), 백금(Pt), 탄탈(Ta), 은(Ag), 금(Au), 티타늄(Ti) 및 이들의 합금으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 재질로 이루어질 수 있다.
본 발명의 다른 측면에 따르면, 하부전극을 준비하는 단계; 하부전극 상에 TiOx층을 형성하는 단계; TiOx층 상에 납(Pb) 계열의 유전층을 형성하는 단계; 열처리 하는 단계; 및 유전층 상에 상부전극을 형성하는 단계를 포함하는 커패시터 제조방법이 제공된다.
TiOx층을 형성하는 단계는 반응성 스퍼터링 방식에 의해 수행될 수 있다.
TiOx층의 두께는 10nm 이하일 수 있으며, 유전층의 두께는 100nm 내지 700nm일 수 있다.
한편, 상부전극은 구리(Cu), 니켈(Ni), 알루미늄(Al), 백금(Pt), 탄탈(Ta), 은(Ag), 금(Au), 티타늄(Ti) 및 이들의 합금으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 재질로 이루어질 수 있다.
본 발명의 바람직한 실시예에 따르면, 하부전극에 TiOx층을 형성하고 납(Pb) 계열의 유전층을 형성함으로써, 높은 온도의 열처리 조건에서도 우수한 강유전특성, 유전특성, 누설(leakage) 특성을 보이는 박막형 캐퍼시터를 구현할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것 으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 커패시터 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 측면에 따른 커패시터를 나타내는 단면도이다. 도 1을 참조하면, 하부전극(10), TiOx층(20), PZT(30), 상부전극(40)이 도시되어 있다.
본 실시예에 따른 커패시터는, 이에 본 발명에서는 하부전극(10)에 TiOx(20)층을 형성하고, 그 위에 납(Pb) 계열의 유전층(30)을 형성하는 것에 그 특징이 있다. 이러한 구조를 바탕으로, 본 실시예에 따른 커패시터는, 높은 온도의 열처리 조건에서도 우수한 강유전특성, 유전특성, 누설특성을 나타낼 수 있게 된다.
하부전극(10)으로는 구리박 등이 이용될 수 있으나, 반드시 구리 재질일 필요는 없으며, 커패시터의 전극으로서 기능을 수행할 수 있는 금속 재질이라면 어느 것이라도 적용 가능하다.
이러한 하부전극(10) 상에 TiOx층(20)이 형성된다. TiOx층(20)은 반응성 스퍼터링(reactive sputtering) 방식 등에 의해 형성될 수 있으며, 그 위에 PZT와 같은 납 계열의 유전층(30)이 형성된다.
이 때, TiOx층(20)은 10nm 이하의 두께로 형성되는 것이 좋다. TiOx층(20)이 10nm를 넘어서는 경우에는 TiOx층(20)이 존재하지 않는 경우보다도 유전율이 떨어질 염려가 있기 때문이다.
한편, 본 실시예에서는 TiOx층(20) 상에 형성되는 유전층(30)으로서 PZT를 제시하였으나, 이에 한정되는 것은 아니며, 고유전성을 갖는 납 계열의 재질이라면 어느 것이라도 적용될 수 있을 것이다. 그 예로 PLZT(Lead Lanthanum Zirconate Titanate), PLT(Lead Lanthanum Titanate), 납 마그네슘 니오브산염-티탄산염(PMN-PT), PbTiO3(Lead Titanate)를 들 수 있다
한편, 유전층(30)의 10nm 내지 700nm의 두께로 형성되는 것이 좋다. 유전체의 두께가 10nm보다 얇을 경우에는 누설 특성이 좋지 않아 구동 전압보다 낮은 전압에서 브레이크 다운(break down)이 발생할 염려가 있으며, 700 nm보다 두꺼울 경우에는 두꺼운 유전층에 의해 높은 커패시턴스 밀도(capacitance density)를 구현하지 못할 염려가 있다.
이렇게 유전층(30)을 형성한 다음, 고온 열처리를 수행한 후, 유전층(30) 상에 상술한 하부전극(10)과 쌍을 이루는 상부전극(40)을 형성한다. 상부전극(40)으로는 구리(Cu), 니켈(Ni), 알루미늄(Al), 백금(Pt), 탄탈(Ta), 은(Ag), 금(Au), 티타늄(Ti), 이들의 합금 등이 이용될 수 있다.
한편, 고온 열처리 공정은 산소분압이 1 X 10-17 atm 이하인 분위기에서 수행될 수 있다.
이상에서는 본 발명의 일 측면에 따른 커패시터 및 이를 제조하는 방법에 대해 간략히 설명하였으며, 이하에서는 본 발명의 일 측면에 따른 커패시터의 성능 시험 결과에 대해 살펴보도록 한다.
도 2는 TiOx층 상에 형성된 PZT의 X-ray 회절현상을 나타내는 그래프이다. 결정화(Crystallization)는 pO2~1x10-17atm의 환경 하에서, 약 700℃에서 약 15분간 수행되었다.
도 2를 참조하면, 오직 금속구리상(metallic copper phase)과 무작위 배향된 페로브스카이트상(randomly oriented perovskite phases)만이 관찰되며, 파이로클로르상(pyrochlore phase)이나 산화구리상(cupric oxide phase)과 같은 2차상(secondary phase)은 관찰되지 않음을 확인할 수 있다.
또한, 도 2를 참조하면, TiOx층의 두께가 증가함에 따라 PZT의 상대 피크 강도(relative peak intensity) 역시 증가함을 확인할 수 있다. 이는 TiOx층이 PZT의 결정생성(nucleation)의 시드(seed)가 됨으로써, PZT가 최소의 활성화 에너지로 성장할 수 있도록 하는 역할을 하는 것으로 판단된다.
도 3의 (a)는 전압에 따른 유전특성을 나타내는 그래프이다. 도 3의 (a)를 통해 확인할 수 있는 바와 같이, 모든 캐퍼시터들은 깨끗한 이력반응(hysteretic response)를 보이고 유전율과 손실계수는 TiOx층의 두께와 상관없이 높은 전압에서 포화 된다. TiOx층이 없을 때 PZT의 최대 유전율은 760이며 5nm의 TiOx층이 있을 경우에는 870이나, 10nm의 TiOx층이 있을 경우의 유전율은 700으로 떨어진다. 5nm의 TiOx층이 있을 경우 유전율 향상의 원인은 PZT의 결정생성과 성장이 TiOx층에 의해 촉진되기 때문인 것으로 판단된다. 그러나, TiOx층이 10nm를 넘어서는 경우에는 직렬 연결된 커패시터 모델에 따라 유전율이 낮은 TiOx층에 의한 영향에 의해 유전율이 떨어지는 것으로 판단된다.
한편, 도 3의 (b)는 TiOx층 상에 형성된 PZT의 분극에 의한 이력곡선을 나타내는 그래프로서, 도 3의 (b)를 참조하면, TiOx층이 이력곡선(hysteresis loop)에 미치는 영향을 확인할 수 있다.
즉, TiOx층이 없는 경우와 5nm의 TiOx층이 있는 경우는 높은 필드(field)에서 이력곡선이 포화(saturation)되는 것을 확인할 수 있다. 5nm TiOx의 경우에 잔류분극(remanent polarization, Pr)과 포화분극(saturated polarization, Ps) 모두 약간 높으며 이는 유전율의 결과와 일치하는 반면, 10nm의 TiOx층의 경우 항전계(coercive field, Ec)가 이동(shift) 했으며 경사진 이력곡선을 보인다.
도 4는 PZT의 표면을 나타내는 사진이다. 보다 구체적으로, 도 4의 (a)는 맨 구리박(bare copper foil) 상에 형성된 PZT의 표면을 나타내는 사진이고, 도 4의 (b)와 (c)는 각각 5nm와 10nm 두께의 TiOx층이 형성된 구리박(하부전극) 상에 형성된 PZT의 표면을 나타내는 사진이다.
도 4를 참조하면, TiOx층 없이 하부전극에 직접 형성된 PZT의 경우 불규칙한 모양의 작은 입자(grain)들로 구성되어 있는 반면, TiOx층 상에 형성된 PZT의 경우 치밀하고 균일한 모양의 입자들로 구성되어 있고 rms roughness 역시 작음을 확인 할 수 있다.
도 5는 PZT의 누설특성을 나타내는 그래프이다. 도 5를 통해 확인할 수 있는 바와 같이, TiOx층이 없을 경우에는 150 kV/cm에서 1 x 10-4　A/cm2 이상으로 전류밀도가 증가하지만 TiOx층이 있는 경우에는 200 kV/cm에서도 1 x 10-7　A/cm2 의 우수한 누설전류 특성을 보인다. 이는 Pt/Ti/SiO2/Si 기판에 형성된 PZT의 값과 한 자릿수 밖에 차이가 나지 않는 우수한 특성이다. 이 역시 TiOx층이 PZT의 결정생성과 성장의 시드로 작용하여 치밀한 구조로 박막이 형성되게 함으로써 누설전류 특성을 향상시키는 것으로 판단된다.
한편, 맨 구리박의 표면에 얇은 중금속 산화물(heavy metal oxide)이 존재하게 되고, 이 것이 PZT와 반응을 일으켜 누설전류 특성을 저하시키는 것에 반해. TiOx층이 존재하는 경우에는 구리박과 PZT 사이의 계면을 화학적으로 깨끗하게 함으로써 누설전류 특성을 향상시킨 것으로 보인다.
이상에서 살펴본 바와 같이, 본 발명의 바람직한 실시예에 따른 커패시터는 하부전극에 TiOx층을 형성하고 납(Pb) 계열의 유전층을 형성함으로써, 높은 온도의 열처리 조건에서도 우수한 강유전특성, 유전특성, 누설(leakage) 특성을 보일 수 있게 된다. 이는 TiOx층이 PZT의 시드 역할을 함으로써 PZT의 결정생성과 성장을 용이하게 하여 보다 치밀한 미세 구조의 박막을 형성하게 해주기 때문인 것으로 판단 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 측면에 따른 커패시터를 나타내는 단면도.
도 2는 TiOx층 상에 형성된 PZT의 X-ray 회절현상을 나타내는 그래프.
도 3의 (a)는 전압에 따른 유전특성을 나타내는 그래프.
도 3의 (b)는 TiOx층 상에 형성된 PZT의 분극에 의한 이력곡선을 나타내는 그래프.
도 4는 PZT의 표면을 나타내는 사진.
도 5는 PZT의 누설특성을 나타내는 그래프.
<도면의 주요부분에 대한 부호의 설명>
10 : 하부전극
20 : TiOx층
30 : PZT
40 : 상부전극

Claims (9)

  1. 하부전극;
    상기 하부전극 상에 형성되는 TiOx층;
    상기 TiOx층 상에 형성되는 납(Pb) 계열의 유전층; 및
    상기 유전층 상에 형성되는 상부전극을 포함하는 커패시터.
  2. 제1항에 있어서,
    상기 TiOx층의 두께는 10nm 이하인 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서,
    상기 유전층의 두께는 100nm 내지 700nm인 것을 특징으로 하는 커패시터.
  4. 제1항에 있어서,
    상기 상부전극은 구리(Cu), 니켈(Ni), 알루미늄(Al), 백금(Pt), 탄탈(Ta), 은(Ag), 금(Au), 티타늄(Ti) 및 이들의 합금으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 재질로 이루어지는 것을 특징으로 하는 커패시터.
  5. 하부전극을 준비하는 단계;
    상기 하부전극 상에 TiOx층을 형성하는 단계;
    상기 TiOx층 상에 납(Pb) 계열의 유전층을 형성하는 단계;
    열처리하는 단계; 및
    상기 유전층 상에 상부전극을 형성하는 단계를 포함하는 커패시터 제조방법.
  6. 제5항에 있어서,
    상기 TiOx층을 형성하는 단계는 반응성 스퍼터링(reactive sputtering) 방식에 의해 수행되는 것을 특징으로 하는 커패시터 제조방법.
  7. 제5항에 있어서,
    상기 TiOx층의 두께는 10nm 이하인 것을 특징으로 하는 커패시터 제조방법.
  8. 제5항에 있어서,
    상기 유전층의 두께는 10nm 내지 700nm인 것을 특징으로 하는 커패시터 제조방법.
  9. 제5항에 있어서,
    상기 상부전극은 구리(Cu), 니켈(Ni), 알루미늄(Al), 백금(Pt), 탄탈(Ta), 은(Ag), 금(Au), 티타늄(Ti) 및 이들의 합금으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 재질로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
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