KR20100035472A - Plasma display apparatus and method for driving the same - Google Patents
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Abstract
Description
본 발명은 플라즈마 디스플레이 장치 및 이의 구동방법에 관한 것으로서, 보다 상세하게는 검출된 온도 및 연산된 평균 휘도 레벨에 따라 서브필드가 생략되는 플라즈마 디스플레이 장치 및 이의 구동방법에 관한 것이다.The present invention relates to a plasma display apparatus and a driving method thereof, and more particularly, to a plasma display apparatus and a driving method thereof, in which a subfield is omitted according to a detected temperature and a calculated average luminance level.
플라즈마 디스플레이 패널(Plasma Display Panel,이하 PDP라 함)은 불활성 혼합가스의 방전시 발생하는 진공자외선(VUV)에 의해 형광체를 여기 발광시킴으로써 화상을 표시한다.The plasma display panel (hereinafter referred to as PDP) displays an image by excitation and emitting phosphors by vacuum ultraviolet rays (VUV) generated when the inert gas is discharged.
이러한 PDP는 대형화와 박막화가 용이할 뿐만 아니라 구조가 단순해짐으로 제작이 용이해지고 아울러 다른 평면 표시장치에 비하여 휘도 및 발광효율이 높다는 장점을 가진다. 특히, 교류 면방전형 3전극 플라즈마 디스플레이 패널은 방전시 표면에 벽전하가 축적되어 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 이점을 가진다.Such a PDP is not only large in size and thin in thickness, but also has a simple structure and is easy to manufacture, and has a high luminance and high luminous efficiency compared to other flat display devices. In particular, the AC surface-discharge type 3-electrode plasma display panel has advantages of low voltage driving and long life because wall charges are accumulated on the surface during discharge to protect the electrodes from sputtering caused by the discharge.
플라즈마 디스플레이 패널은 화상의 계조를 구현하기 위하여, 모든셀을 초기화 하기 위한 리셋(Reset)기간, 셀을 선택하기 위한 어드레스 기간(Address)과 선 택된 셀에서 표시방전을 일으키는 서스테인 기간(Sustain)으로 시분할 구동된다.The plasma display panel is time-divided into a reset period for initializing all cells, an address period for selecting cells, and a sustain period for causing display discharge in the selected cells in order to realize gray levels of an image. Driven.
한편, 플라즈마 디스플레이 패널의 구동시에 방전으로 인하여 패널 주변의 온도가 상승할 수 있으며, 이에 따라 이후의 방전에 영향을 미치는 제약이 있다.On the other hand, when the plasma display panel is driven, the temperature around the panel may increase due to the discharge, thereby limiting the subsequent discharge.
본 발명이 이루고자 하는 기술적 과제는, 플라즈마 디스플레이 장치에 있어 상기와 같은 문제점을 해결하기 위해, 검출된 온도 및 연산된 평균 휘도 레벨에 따라 서브필드가 생략되는 플라즈마 디스플레이 장치 및 이의 구동방법을 제공하는데 그 목적이 있다.SUMMARY In order to solve the above problems in the plasma display device, a technical object of the present invention is to provide a plasma display device and a driving method thereof in which a subfield is omitted according to the detected temperature and the calculated average brightness level. There is a purpose.
상기한 과제를 해결하기 위한 본 발명의 실시예에 따른 플라즈마 디스플레이 장치는, 상부기판에 형성되는 복수의 스캔전극들 및 서스테인전극들과 하부기판에 형성되는 복수의 어드레스전극들을 구비하는 플라즈마 디스플레이 패널, 복수의 전극들에 구동 신호를 공급하는 구동부, 패널의 온도를 검출하는 온도 검출부, 입력되는 영상 신호의 단위 프레임 당 평균 휘도 레벨을 연산하는 APL 연산부, 및 검출된 온도 및 평균 휘도 레벨에 기초하여, 단위 프레임 내의 복수개의 서브필드 중 적어도 하나의 서브필드를 생략하는 서브필드 제어부를 포함한다.Plasma display device according to an embodiment of the present invention for solving the above problems, a plasma display panel having a plurality of scan electrodes and sustain electrodes formed on the upper substrate and a plurality of address electrodes formed on the lower substrate, On the basis of a driver for supplying a drive signal to the plurality of electrodes, a temperature detector for detecting the temperature of the panel, an APL calculator for calculating the average brightness level per unit frame of the input image signal, and based on the detected temperature and the average brightness level, And a subfield controller for omitting at least one of the plurality of subfields in the unit frame.
상기한 과제를 해결하기 위한 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구동방법은, 상부기판에 형성되는 복수의 스캔전극들 및 서스테인전극들과 하부기판에 형성되는 복수의 어드레스전극들을 구비하는 플라즈마 디스플레이 패널의 온도를 검출하며, 입력되는 영상 신호의 단위 프레임 당 평균 휘도 레벨을 연산하는 단계, 및 검출된 온도 및 연산된 평균 휘도 레벨에 따라 단위 프레임 내의 복수개의 서브필드 중 적어도 하나의 서브필드를 생략하는 단계를 포함한다.A plasma display device driving method according to an embodiment of the present invention for solving the above problems, the plasma having a plurality of scan electrodes and sustain electrodes formed on the upper substrate and a plurality of address electrodes formed on the lower substrate Detecting a temperature of the display panel, calculating an average luminance level per unit frame of the input image signal, and at least one subfield of the plurality of subfields in the unit frame according to the detected temperature and the calculated average luminance level. Omitting the step.
상기와 같이 구성되는 본 발명에 의하면, 검출된 온도 및 연산된 평균 휘도 레벨에 따라 서브필드가 생략함으로써, 방전이 수행되지 않는 서브필드의 다음 리셋 구간에서 리셋 방전이 안정적으로 수행될 수 있게 된다. 특히, 패널의 검출 온도가 고온이면서 평균 휘도 레벨이 소정치 이하인 경우에, 서브필드를 생략함으로써, 고온으로 인한 불안정한 프라이밍(priming)이 그 다음의 리셋 구간에 영향을 미치지 못하도록 할 수 있게 된다. 따라서, 리셋 방전은 안정적으로 수행되게 된다. 나아가, 생략되는 서브필드만큼 단위 프레임 내의 타이밍 마진을 확보할 수도 있게 된다. According to the present invention configured as described above, the subfield is omitted according to the detected temperature and the calculated average luminance level, so that the reset discharge can be stably performed in the next reset period of the subfield in which the discharge is not performed. In particular, when the detection temperature of the panel is high and the average luminance level is lower than or equal to the predetermined value, omitting the subfields prevents unstable priming due to high temperatures from affecting the next reset section. Thus, the reset discharge is stably performed. Furthermore, the timing margin in the unit frame can be ensured for the subfields omitted.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 장치 및 이의 구동방법에 관하여 상세히 설명한다. Hereinafter, a plasma display device and a driving method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 사시도로 도시한 것이다.1 is a perspective view illustrating an embodiment of a structure of a plasma display panel.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 상부기판(10) 상에 형성되는 유지 전극 쌍인 스캔 전극(11) 및 서스테인 전극(12), 하부기판(20) 상에 형성되는 어드레스 전극(22)을 포함한다.As shown in FIG. 1, the plasma display panel includes a
상기 유지 전극 쌍(11, 12)은 통상 인듐틴옥사이드(Indium-Tin-Oxide;ITO)로 형성된 투명전극(11a, 12a)과 버스 전극(11b, 12b)을 포함하며, 상기 버스 전극(11b, 12b)은 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적 층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있다. 버스 전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.The
한편, 본 발명의 일실시예에 따르면 유지 전극쌍(11, 12)은 투명전극(11a 12a)과 버스 전극(11b, 12b)이 적층된 구조 뿐만 아니라, 투명 전극(11a, 12a)이 없이 버스 전극(11b, 12b)만으로도 구성될 수 있다. 이러한 구조는 투명 전극(11a, 12a)을 사용하지 않으므로, 패널 제조의 단가를 낮출 수 있는 장점이 있다. 이러한 구조에 사용되는 버스 전극(11b, 12b)은 위에 열거한 재료 이외에 감광성 재료등 다양한 재료가 가능할 것이다.Meanwhile, according to the exemplary embodiment of the present invention, the
스캔 전극(11) 및 서스테인 전극(12)의 투명전극(11a, 12a)과 버스전극(11b, 11c)의 사이에는 상부 기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광차단의 기능과 상부 기판(10)의 퓨리티(Purity) 및 콘트라스트를 향상시키는 기능을 하는 블랙 매트릭스(Black Matrix, BM, 15)가 배열된다.Light between the
본 발명의 일실시예에 따른 블랙 매트릭스(15)는 상부 기판(10)에 형성되는데, 격벽(21)과 중첩되는 위치에 형성되는 제1 블랙 매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제2 블랙 매트릭스(11c, 12c)로 구성될 수 있다. 여기서, 제 1 블랙 매트릭스(15)와 블랙층 또는 블랙 전극층이라고도 하는 제 2 블랙 매트릭스(11c, 12c)는 형성 과정에서 동시에 형성되어 물리적으로 연결될 수 있고, 동시에 형성되지 않아 물리적으로 연결되지 않을 수도 있다. The
또한, 물리적으로 연결되어 형성되는 경우, 제 1 블랙 매트릭스(15)와 제 2 블랙 매트릭스(11c, 12c)는 동일한 재질로 형성되지만, 물리적으로 분리되어 형성되는 경우에는 다른 재질로 형성될 수 있다.In addition, when physically connected and formed, the first
스캔 전극(11)과 서스테인 전극(12)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(13)과 보호막(14)이 적층된다. 상부 유전체층(13)에는 방전에 의하여 발생된 하전입자들이 축적되고, 유지 전극 쌍(11, 12)을 보호하는 기능을 수행할 수 있다. 보호막(14)은 가스 방전시 발생된 하전입자들의 스피터링으로부터 상부 유전체층(13)을 보호하고, 2차 전자의 방출 효율을 높이게 된다.The upper
또한, 어드레스 전극(22)은 스캔 전극(11) 및 서스테인 전극(12)과 교차되는 방향으로 형성된다. 또한, 어드레스 전극(22)이 형성된 하부기판(20) 상에는 하부 유전체층(23)과 격벽(21)이 형성된다.In addition, the
또한, 하부 유전체층(24)과 격벽(21)의 표면에는 형광체층(23)이 형성된다. 격벽(21)은 세로 격벽(21a)와 가로 격벽(21b)가 폐쇄형으로 형성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.In addition, the
본 발명의 일실시예에는 도 1에 도시된 격벽(21)의 구조뿐만 아니라, 다양한 형상의 격벽(21)의 구조도 가능할 것이다. 예컨대, 세로 격벽(21a)과 가로 격벽(21b)의 높이가 다른 차등형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 적어도 하나 이상에 배기 통로로 사용 가능한 채널(Channel)이 형성된 채널형 격벽 구조, 세로 격벽(21a) 또는 가로 격벽(21b) 중 하나 이상에 홈(Hollow)이 형성된 홈형 격벽 구조 등이 가능할 것이다. In an embodiment of the present invention, not only the structure of the partition wall 21 illustrated in FIG. 1, but also the structure of the partition wall 21 having various shapes may be possible. For example, a channel in which a channel usable as an exhaust passage is formed in at least one of the differential partition structure, the vertical partition 21a, or the
여기서, 차등형 격벽 구조인 경우에는 가로 격벽(21b)의 높이가 높은 것이 더 바람직하고, 채널형 격벽 구조나 홈형 격벽 구조인 경우에는 가로 격벽(21b)에 채널이 형성되거나 홈이 형성되는 것이 바람직할 것이다.Here, in the case of the differential partition wall structure, the height of the
한편, 본 발명의 일실시예에서는 R, G 및 B 방전셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, R, G 및 B 방전셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전셀의 형상도 사각형상 뿐만 아니라, 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.Meanwhile, in one embodiment of the present invention, although the R, G and B discharge cells are shown and described as being arranged on the same line, it may be arranged in other shapes. For example, a Delta type arrangement in which R, G, and B discharge cells are arranged in a triangular shape may be possible. In addition, the shape of the discharge cell may be not only rectangular, but also various polygonal shapes such as a pentagon and a hexagon.
또한, 형광체층(23)은 가스 방전시 발생된 자외선에 의해 발광되어 적색(R), 녹색(G) 또는 청색(B) 중 어느 하나의 가시광을 발생하게 된다. 여기서, 상부/하부 기판(10, 20)과 격벽(21) 사이에 마련된 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입될 수 있다.In addition, the
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 도시한 것으로, 플라즈마 디스플레이 패널을 구성하는 복수의 방전셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배치되는 것이 바람직하다. 복수의 방전셀들은 각각 스캔 전극 라인(Y1 내지 Ym), 서스테인 전극 라인(Z1 내지 Zm) 및 어드레스 전극 라인(X1 내지 Xn)의 교차부에 마련된다. 스캔 전극 라인(Y1 내지 Ym)은 순차적으로 구동되거나 동시에 구동될 수 있고, 서스테인 전극 라인(Z1 내지 Zm)은 동시에 구동될 수 있다. 어드레스 전극라인(X1 내지 Xn)은 기수 번째 라인들과 우수 번째 라 인들로 분할되어 구동되거나 순차적으로 구동될 수 있다.FIG. 2 illustrates an embodiment of an electrode arrangement of a plasma display panel, and a plurality of discharge cells constituting the plasma display panel are preferably arranged in a matrix form as shown in FIG. 2. The plurality of discharge cells are provided at the intersections of the scan electrode lines Y1 to Ym, the sustain electrode lines Z1 to Zm, and the address electrode lines X1 to Xn, respectively. The scan electrode lines Y1 to Ym may be driven sequentially or simultaneously, and the sustain electrode lines Z1 to Zm may be driven simultaneously. The address electrode lines X1 to Xn may be driven by being divided into odd-numbered lines and even-numbered lines or sequentially driven.
도 2에 도시된 전극 배치는 본 발명에 따른 플라즈마 패널의 전극 배치에 대한 일실시예에 불과하므로, 본 발명은 도 2에 도시된 플라즈마 디스플레이 패널의 전극 배치 및 구동 방식에 한정되지 아니한다. 예컨데, 상기 스캔 전극 라인(Y1 내지 Ym)들 중 2 개의 스캔 전극 라인이 동시에 스캐닝되는 듀얼 스캔(dual scan) 방식도 가능하다. 또한, 상기 어드레스 전극 라인(X1 내지 Xn)은 패널의 중앙 부분에서 상하 또는 좌우로 분할되어 구동될 수도 있다.Since the electrode arrangement shown in FIG. 2 is only an embodiment of the electrode arrangement of the plasma panel according to the present invention, the present invention is not limited to the electrode arrangement and driving method of the plasma display panel shown in FIG. 2. For example, a dual scan method in which two scan electrode lines among the scan electrode lines Y1 to Ym are simultaneously scanned is possible. In addition, the address electrode lines X1 to Xn may be driven by being divided up and down or left and right in the center portion of the panel.
도 3은 하나의 프레임(frame)을 복수의 서브필드로 나누어 시분할 구동시키는 방법에 대한 일실시예를 타이밍도로 도시한 것이다. 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정 개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 서스테인 구간(S1, ..., S8)로 분할된다.3 is a timing diagram illustrating an embodiment of a time division driving method by dividing a frame into a plurality of subfields. The unit frame may be divided into a predetermined number, for example, eight subfields SF1, ..., SF8 to realize time division gray scale display. Each subfield SF1, ... SF8 is divided into a reset section (not shown), an address section A1, ..., A8 and a sustain section S1, ..., S8.
여기서, 본 발명의 일실시예에 따르면 리셋 구간은 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있다. 예컨대, 리셋 구간은 최초의 서브필드에서만 존재하거나, 최초의 서브필드와 전체 서브필드 중 중간 정도의 서브필드에서만 존재할 수도 있다.Here, according to an embodiment of the present invention, the reset period may be omitted in at least one of the plurality of subfields. For example, the reset period may exist only in the first subfield or may exist only in a subfield about halfway between the first subfield and all the subfields.
각 어드레스 구간(A1, ..., A8)에서는, 어드레스 전극(X)에 표시 데이터 신호가 인가되고, 각 스캔 전극(Y)에 상응하는 스캔 펄스가 순차적으로 인가된다.In each address section A1, ..., A8, a display data signal is applied to the address electrode X, and scan pulses corresponding to each scan electrode Y are sequentially applied.
각 서스테인 구간(S1, ...,S8)에서는, 스캔 전극(Y)과 서스테인 전극(Z)에 서스테인 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 서스테인 방전을 일으킨다.In each of the sustain periods S1, ..., S8, a sustain pulse is alternately applied to the scan electrode Y and the sustain electrode Z to form wall charges in the address periods A1, ..., A8. Sustain discharge occurs in the discharge cells.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 방전 구간(S1, ..., S8)내의 서스테인 방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 서스테인 펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 구간, 서브필드3 구간 및 서브필드8 구간 동안 셀들을 어드레싱하여 서스테인 방전하면 된다.The luminance of the plasma display panel is proportional to the number of sustain discharge pulses in the sustain discharge periods S1, ..., S8 occupied in the unit frame. When one frame forming one image is represented by eight subfields and 256 gradations, each subfield in turn has different sustains at a ratio of 1, 2, 4, 8, 16, 32, 64, and 128. The number of pulses can be assigned. In order to obtain luminance of 133 gradations, cells may be sustained by addressing the cells during the
각 서브필드에 할당되는 서스테인 방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 즉, 도 3에서는 한 프레임을 8개의 서브필드로 분할하는 경우를 예로 들어 설명하였으나 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예를 들어, 한 프레임을 12 또는 16 서브필드 등과 같이, 8 서브필드 이상으로 분할하여 플라즈마 디스플레이 패널을 구동시킬 수 있다.The number of sustain discharges allocated to each subfield may be variably determined according to weights of the subfields according to the APC (Automatic Power Control) step. That is, in FIG. 3, a case in which one frame is divided into eight subfields has been described as an example. However, the present invention is not limited thereto, and the number of subfields forming one frame may be variously modified according to design specifications. . For example, a plasma display panel may be driven by dividing one frame into eight or more subfields, such as 12 or 16 subfields.
또한 각 서브필드에 할당되는 서스테인 방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대, 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드 6 에 할당된 계조도를 32 에서 34 로 높일 수 있다.The number of sustain discharges allocated to each subfield can be variously modified in consideration of gamma characteristics and panel characteristics. For example, the gray level assigned to subfield 4 may be lowered from 8 to 6, and the gray level assigned to subfield 6 may be increased from 32 to 34.
도 4는 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호에 대한 일실시예를 타이밍도로 도시한 것이다.4 is a timing diagram illustrating an embodiment of a drive signal for driving a plasma display panel.
상기 서브필드는 스캔 전극들(Y) 상에 정극성 벽전하를 형성하고 서스테인 전극들(Z) 상에 부극성 벽전하를 형성하기 위한 프리 리셋(pre reset) 구간, 프리 리셋 구간에 의해 형성된 벽전하 분포를 이용하여 전 화면의 방전셀들을 초기화하기 위한 리셋(reset) 구간, 방전셀을 선택하기 위한 어드레스(address) 구간 및 선택된 방전셀들의 방전을 유지시키기 위한 서스테인(sustain) 구간을 포함할 수 있다.The subfield is a wall formed by a pre-reset section and a pre-reset section for forming positive wall charges on the scan electrodes Y and negative wall charges on the sustain electrodes Z. It may include a reset section for initializing the discharge cells of the entire screen by using the charge distribution, an address section for selecting the discharge cells, and a sustain section for maintaining the discharge of the selected discharge cells. have.
리셋 구간은 셋업(setup) 구간 및 셋 다운(setdown) 구간으로 이루어지며, 상기 셋업 구간에서는 모든 스캔 전극으로 상승 램프 파형(Ramp-up)이 동시 인가되어 모든 방전셀에서 미세 방전이 발생되고, 이에 따라 벽전하가 생성된다. 상기 셋다운 구간에는 상기 상승 램프 파형(Ramp-up)의 피크 전압보다 낮은 정극성 전압에서 하강하는 하강 램프파형(Ramp-down)이 모든 스캔 전극(Y)으로 동시에 인가되어 모든 방전셀에서 소거방전이 발생되고, 이에 따라 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요 전하를 소거시킨다.The reset section includes a setup section and a setdown section. In the setup section, rising ramp waveforms (Ramp-up) are simultaneously applied to all scan electrodes to generate fine discharges in all discharge cells. Thus, wall charges are generated. In the set-down period, a falling ramp waveform (Ramp-down) falling at a positive voltage lower than the peak voltage of the rising ramp waveform (Ramp-up) is simultaneously applied to all the scan electrodes (Y), thereby eliminating discharge discharge in all the discharge cells. Generated, thereby eliminating unnecessary charges during wall charges and space charges generated by the setup discharges.
어드레스 구간에는 스캔 전극으로 부극성의 스캔 전압(Vsc)을 가지는 스캔 신호가 순차적으로 공급되고, 이와 동시에 상기 어드레스 전극(X)으로 정극성의 데이터 신호가 인가된다. 이러한 상기 스캔 신호와 데이터 신호 간의 전압 차와 상기 리셋 구간 동안 생성된 벽전압에 의해 어드레스 방전이 발생 되어 셀이 선택된다. 한편, 어드레스 방전의 효율을 높이기 위해, 상기 어드레스 구간 동안 서스테인 바이어스 전압(Vzb)이 서스테인 전극에 인가된다.In the address period, a scan signal having a negative scan voltage Vsc is sequentially supplied to the scan electrode, and a positive data signal is applied to the address electrode X at the same time. The address discharge is generated by the voltage difference between the scan signal and the data signal and the wall voltage generated during the reset period, thereby selecting the cell. On the other hand, in order to increase the efficiency of the address discharge, a sustain bias voltage Vzb is applied to the sustain electrode during the address period.
상기 어드레스 구간동안, 복수의 스캔 전극들(Y)은 2 이상의 그룹으로 나뉘 어 그룹별로 순차적으로 스캔 신호들이 공급될 수 있으며, 상기 분할된 그룹들 각각은 다시 2 이상의 서브 그룹으로 나뉘어 상기 서브 그룹별로 순차적으로 스캔 신호들이 공급될 수 있다. 예를 들어 복수의 스캔 전극들(Y)은 제1 그룹 및 제2 그룹으로 분할되고, 상기 제1 그룹에 속하는 스캔 전극들에 스캔 신호들이 순차적으로 공급된 후, 상기 제2 그룹에 속하는 스캔 전극들에 스캔 신호들이 순차적으로 공급될 수 있다.During the address period, the plurality of scan electrodes Y may be divided into two or more groups, and scan signals may be sequentially supplied to each group. Each of the divided groups may be further divided into two or more subgroups. Scan signals may be supplied sequentially. For example, the plurality of scan electrodes Y is divided into a first group and a second group, and scan signals are sequentially supplied to scan electrodes belonging to the first group, and then scan electrodes belonging to the second group Scan signals may be supplied sequentially.
본 발명에 따른 일실시예로서 복수의 스캔 전극들(Y)은 패널 상에 형성된 위치에 따라 우수(even) 번째에 위치하는 제1 그룹과 기수(odd) 번째에 위치하는 제2 그룹으로 분할될 수 있으며, 또 다른 실시예로서 패널의 중심을 기준으로 상측에 위치하는 제1 그룹과 하측에 위치하는 제2 그룹으로 분할될 수 있다.According to an embodiment of the present invention, the plurality of scan electrodes Y may be divided into a first group located at an even number and a second group located at an odd number according to a position formed on a panel. In another embodiment, the panel may be divided into a first group positioned above and a second group positioned below the center of the panel.
상기와 같은 방법에 의해 분할된 제1 그룹에 속하는 스캔 전극들을 다시 우수(even) 번째에 위치하는 제1 서브 그룹과 기수(odd) 번째에 위치하는 제2 서브 그룹으로 분할되거나, 상기 제1 그룹의 중심을 기준으로 상측에 위치하는 제1 서브 그룹과 하측에 위치하는 제2 그룹으로 분할될 수 있다.The scan electrodes belonging to the first group divided by the above method are further divided into a first subgroup located at an even number and a second subgroup located at an odd number, or the first group. The first subgroup positioned above and the second group positioned below may be divided based on the center of the.
서스테인 구간에는 스캔 전극과 서스테인 전극에 교번적으로 서스테인 전압(Vs)을 가지는 서스테인 펄스가 인가되어 스캔 전극과 서스테인 전극 사이에 면방전 형태로 서스테인 방전이 발생된다.In the sustain period, a sustain pulse having a sustain voltage Vs is alternately applied to the scan electrode and the sustain electrode to generate sustain discharge in the form of surface discharge between the scan electrode and the sustain electrode.
서스테인 구간에서 스캔 전극과 서스테인 전극에 교번적으로 공급되는 복수의 서스테인 신호들 중 첫번째 서스테인 신호 또는 마지막 서스테인 신호의 폭은 나머지 서스테인 펄스의 폭보다 클 수 있다.The width of the first sustain signal or the last sustain signal among the plurality of sustain signals alternately supplied to the scan electrode and the sustain electrode in the sustain period may be greater than the width of the remaining sustain pulses.
상기 도 4에 도시된 파형들에 의해 본 발명은 한정되지 아니한다. 예컨데, 상기 프리 리셋 구간이 생략될 수 있으며, 도 4에 도시된 구동 신호들의 극성 및 전압 레벨은 필요에 따라 변경이 가능하다. 또한, 상기 서스테인 신호가 스캔 전극(Y)과 서스테인(Z) 전극 중 어느 하나에만 인가되어 서스테인 방전을 일으키는 싱글 서스테인(single sustain) 구동도 가능하다.The present invention is not limited by the waveforms shown in FIG. 4. For example, the pre-reset period may be omitted, and the polarity and voltage level of the driving signals shown in FIG. 4 may be changed as necessary. In addition, the single sustain driving may be performed by applying the sustain signal to only one of the scan electrode (Y) and the sustain (Z) electrode to generate a sustain discharge.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 장치를 간략히 도시한 블록도이며, 도 6은 도 5의 제어부의 간략한 내부 블록도이다.5 is a block diagram schematically illustrating a plasma display device according to an embodiment of the present invention, and FIG. 6 is a simplified internal block diagram of the controller of FIG. 5.
도 5 내지 도 6을 참조하여 설명하면, 본 발명의 플라즈마 디스플레이 장치(500)는, 플라즈마 디스플레이 패널(510), X 구동부(520), Y 구동부(530), Z 구동부(540), 온도 검출부(550) 및 제어부(560)를 포함한다.5 to 6, the plasma display apparatus 500 of the present invention includes a
먼저, 플라즈마 디스플레이 패널(510)은, 상부기판에 형성되는 복수의 스캔전극들 및 서스테인전극들과 하부기판에 형성되는 복수의 어드레스전극들을 구비한다. 플라즈마 디스플레이 패널(510)에 대한 상세한 설명은 도 1 및 도 2에 대한 설명을 참조하여 생략한다.First, the
다음, X 구동부(520)는 어드레스 전극 라인(X1 내지 Xn)에, Y 구동부(530)는 스캔 전극 라인(Y1 내지 Ym)에, Z 구동부(540)는 서스테인 전극 라인(Z1 내지 Zm)에 각각의 구동신호를 공급한다. 예를 들어, X 구동부(520), Y 구동부(530), Z 구동부(540)는 각 전극 라인들에 도 4와 같은 구동 신호를 공급할 수 있다.Next, the
다음, 온도 검출부(550)는 플라즈마 디스플레이 패널(510) 또는 그 주변의 온도를 검출한다. 예를 들어, X 구동부(520), Y 구동부(530), Z 구동부(540)가 IPM(Intellectual Power Module) 형태로 구현되는 경우, 온도 검출부(550)는 IPM의 온도를 검출할 수 있다. 또한, IPM에 열을 방열하기 위한 히트싱크(heatsink)가 부착되는 경우, 온도 검출부(550)는 히트싱크의 온도를 검출할 수도 있는 등 다양하게 플라즈마 디스플레이 패널(510) 주변의 온도를 검출하는 것이 가능하다.Next, the
다음, 제어부(560)는 입력되는 영상 신호를 신호 처리하여, 각 구동부(520,530,540)로 구동 제어 신호를 각각 출력한다. Next, the
도 6을 참조하면, 제어부(560)는, APL 연산부(610), 서브필드 제어부(620), 및 서스테인 펄스 제어부(630)를 포함할 수 있다.Referring to FIG. 6, the
APL 연산부(610)는 입력되는 영상 신호의 단위 프레임 당 평균 화상 레벨(average power level, APL)을 연산한다. 입력되는 영상 신호의 데이터가 8 비트로 가정할 때 휘도값에 따라 0~255까지의 256 단계로 나누어질 수 있다. 한편, APL 연산부(610)의 출력은 평균 화상 레벨로서 0~255의 값일 수 있으며, 또는 0~255의 값을 0~100%로 변환한 값일 수도 있다.The
서브필드 제어부(620)는, 검출된 온도 및 연산된 단위 프레임 당 평균 휘도 레벨에 기초하여 단위 프레임 내의 복수개의 서브필드 중 적어도 하나의 서브필드를 생략한다.The
예를 들어, 검출된 온도가 제1 온도 이상이며, 연산된 평균 휘도 레벨이 기준치 이하인 경우, 서브필드 제어부(620)는, 단위 프레임 내의 복수개의 서브필드 중 마지막 서브필드를 생략할 수 있다. 여기서, 제1 온도는 40℃ 이며, 기준치는 70%일 수 있다. 서브필드 제어부(620)의 상세한 동작에 대해서는 도 7 이하를 참조 하여 후술한다.For example, when the detected temperature is equal to or greater than the first temperature and the calculated average luminance level is equal to or less than the reference value, the
서스테인 펄스 제어부(630)는, 검출된 온도 및 연산된 단위 프레임 당 평균 휘도 레벨에 기초하여 서스테인 펄스의 개수를 가변할 수 있다. 서스테인 펄스 제어부(630)의 상세한 동작에 대해서는 도 7 이하를 참조하여 후술한다.The sustain
그 밖에 도면에서는 도시하지 않았지만 제어부(560)는, 입력되는 영상 신호를 상기 플라즈마 디스플레이 패널의 해상도에 맞추어 스케일링(scaling)하는 스케일링부(미도시), 입력되는 영상 신호를 역감마 보정하여 영상 신호의 계조값에 다른 휘도값을 선형적으로변화시키는 역감마 보정부(미도시), 역감마 보정된 비디오 데이터를 유효이득만큼 증폭시키는 이득 제어부(미도시), 이득 제어부로(미도시)부터의 데이터에 대하여 오차 성분을 인접 셀들로 확산시켜 휘도값을 미세하게 조정하는 오차 확산부(미도시), 오차 확산부(미도시)로부터 입력된 데이터를 미리 저장된 서브필드들 별로 맵핑하는 서브필드 맵핑부(미도시), 서브필드 맵핑부(미도시)로부터의 입력되는 비디오 데이터를 정렬하여 X 구동부(510)에 공급하는 데이터 정렬부(미도시)를 더 포함할 수 있다.In addition, although not shown in the drawing, the
도 7은 도 6의 서브필드 제어부 및 서스테인 펄스 제어부의 동작을 설명하기 위한 도면이다.FIG. 7 is a diagram for describing operations of the subfield controller and the sustain pulse controller of FIG. 6.
일단, 도 7의 서브필드 제어부(620) 및 서스테인 펄스 제어부(630)의 동작을 설명하기 위해, 평균 휘도 레벨은 기준치 이하인 것으로 가정한다.First, in order to describe the operations of the
서브필드 제어부(620)는, 한편, 검출된 온도가 제1 온도 이상인 경우에, 단위 프레임 내의 복수개의 서브필드 중 마지막 서브필드를 생략할 수 있다. 도 7(b) 에는 복수개의 온도 구간 중 10구간 이상에서 서브필드의 개수를 10개에서 9개로 줄이는 것이 개시된다. 도 7(b)의 10구간은 상술한 제1 온도 이상인 경우에 해당할 수 있다.The
한편, 서스테인 펄스 제어부(630)는 검출된 온도에 따라 스캔 전극(Y) 및 서스테인 전극(Z) 중 적어도 하나에 공급되는 서스테인 펄스의 개수를 가변할 수 있다. 도 7(a)는, 검출된 온도가 정상 범위인 경우, 1 프레임당 R,G,B 방전셀에 공급되는 서스테인 펄스의 개수는 1024개로, 검출된 온도가 고온(제1 온도 이상)인 경우, 1 프레임당 R,G,B 방전셀에 공급되는 서스테인 펄스의 개수는 700개로 설정될 수 있음을 보여준다. The sustain
한편, 서스테인 펄스 제어부(630)는 검출된 온도 구간을 도 7(b)와 같이 복수개로 나누어 각 온도 구간 별로 서스테인 펄스의 개수를 가변할 수 있다. 예를 들어, 고온 구간일수록 서스테인 펄스의 개수를 감소시킬 수 있다. 또한, 이에 따라 복수개의 서브필드 중 적어도 하나의 서브필드를 생략하는 것도 가능하다. 서브필드 생략은 서브필드 제어부(620)에서 수행될 수 있다.On the other hand, the sustain
한편, 도 7(a)와 도 7(b)에서는 도시하지 않았지만, 서스테인 펄스 제어부(630)는, 검출된 온도는 물론 APL 연산부(610)에서 연산된 단위 프레임 당 평균 화상 레벨(APL)이 높을수록 할당되는 서스테인 펄스의 개수를 감소시킬 수 있다.Although not shown in FIGS. 7A and 7B, the sustain
도 8 및 도 9는 본 발명의 실시예에 따른 구동 신호 및 리셋 방전을 설명하기 위한 도면이다.8 and 9 illustrate driving signals and reset discharges according to an exemplary embodiment of the present invention.
먼저, 도 8은, n 프레임이 10개의 서브필드로 구성되는 경우에, 9번째 서브 필드(9SF)에는 서스테인 구간에 K개의 서스테인 펄스가 할당되며, 10번째 서브필드(10SF)에는 L개의 서스테인 펄스가 할당되는 것이 도시된다. First, in FIG. 8, when n frames are composed of 10 subfields, K sustain pulses are allocated to the ninth subfield 9SF in the sustain period, and L sustain pulses are assigned to the 10th subfield 10SF. Is assigned.
연산된 평균 휘도 레벨이 기준치 이하인 경우에, n 프레임의 마지막 서브필드인 10번째 서브필드(10SF)의 서스테인 구간에서 서스테인 방전이 수행되지 않도록, 어드레스 구간의 데이터 펄스가 공급되지 않게 된다. 즉, 어드레스 방전이 수행되지 않아, 서스테인 펄스의 공급에도 불구하고, 서스테인 방전도 수행되지 않게 된다. When the calculated average luminance level is lower than or equal to the reference value, the data pulse of the address section is not supplied so that sustain discharge is not performed in the sustain section of the tenth subfield 10SF, which is the last subfield of the n frame. That is, no address discharge is performed, so that despite the supply of the sustain pulse, the sustain discharge is also not performed.
여기서, 평균 휘도 레벨의 기준치는 70%로 설정될 수 있다. 단위 프레임당 평균 휘도 레벨이 70%인 경우, 단위 프레임의 마지막 서브필드에는 계조가 할당되지 않게 된다. 즉, 서스테인 펄스가 L개로 설정되더라도 어드레싱이 수행되지 않아 계조 표현이 수행되지 않게 된다.Here, the reference value of the average brightness level may be set to 70%. When the average luminance level per unit frame is 70%, gray levels are not allocated to the last subfield of the unit frame. That is, even if the sustain pulses are set to L, addressing is not performed and gray scale expression is not performed.
그러나, 이러한 경우에, 패널의 검출 온도가 고온(제1 온도 이상)인 경우, 고온으로 인한 불안정한 프라이밍(priming)으로 인하여, 그 다음 프레임(n+1 프레임)의 리셋 구간에서의 리셋방전이 불안정하게 되어 고온 오방전이 발생하게 된다. However, in this case, when the detection temperature of the panel is high (above the first temperature), due to unstable priming due to the high temperature, the reset discharge in the reset period of the next frame (n + 1 frame) is unstable. As a result, high temperature misfiring occurs.
예를 들어, 제1 온도는 40℃로 설정될 수 있다. 패널의 온도가 40℃이상인 경우, 방전셀 내에 불안정한 프라이밍으로 인하여 그 다음 프레임의 리셋 방전이 불안정하게 수행될 가능성이 높아지게 된다.For example, the first temperature may be set to 40 ° C. When the temperature of the panel is 40 ° C. or higher, the possibility of unstable reset discharge of the next frame is increased due to unstable priming in the discharge cell.
도면에서는 그 다음 프레임(n+1 프레임)의 셋업 방전(810)은 원활히 수행되나 소거 방전이 원활히 수행되지 않는 것으로 도시한다. In the drawing, the
이를 방지하기 위하여, 본 발명의 실시예에 따르면, 플라즈마 디스플레이 패 널의 검출 온도가 고온(제1 온도 이상)이며, 연산된 평균 휘도 레벨이 기준치 이하인 경우에, 단위 프레임 내의 복수개의 서브필드 중 적어도 하나의 서브필드, 특히 마지막 서브필드를 생략한다. In order to prevent this, according to an embodiment of the present invention, when the detection temperature of the plasma display panel is a high temperature (above the first temperature) and the calculated average luminance level is below the reference value, at least one of the plurality of subfields in the unit frame One subfield, especially the last subfield, is omitted.
도 9는 플라즈마 디스플레이 패널의 검출 온도가 고온(제1 온도 이상)이며, 연산된 평균 휘도 레벨이 기준치 이하인 경우에, 마지막 서브필드를 생략하는 것을 도시한다. 이하에서는 도 8과 비교하여 그 차이점을 위주로 기술한다.FIG. 9 shows that the last subfield is omitted when the detection temperature of the plasma display panel is high (above the first temperature) and the calculated average luminance level is lower than or equal to the reference value. Hereinafter, the differences will be mainly described in comparison with FIG. 8.
예를 들어, 도 9의 n 프레임은, 9번째 서브필드(9SF)에는 서스테인 구간에 J개의 서스테인 펄스가 할당되며, 10번째 서브필드(10SF)가 생략될 수 있다.For example, in the n frame of FIG. 9, J sustain pulses are allocated to the ninth subfield 9SF in the sustain period, and the tenth subfield 10SF may be omitted.
이는 도 8의 10번째 서브필드(10SF)에서와 같이 어드레스 방전 및 서스테인 방전이 수행되지 않음에도 불구하고, 서스테인 펄스 등을 공급함으로써, 고온에 따른 불안정한 프라이밍(priming)으로 인하여, 그 다음 프레임(n+1 프레임)의 리셋 구간에서의 리셋방전이 불안정해지는 것을 방지하기 위함이다.Although the address discharge and the sustain discharge are not performed as in the 10th subfield 10SF of FIG. 8, this is caused by the unstable priming due to the high temperature by supplying a sustain pulse or the like. This is to prevent the reset discharge from becoming unstable in the reset period of +1 frame).
결국, n 프레임의 마지막 서브필드를 생략함으로써, n+1 프레임서의 리셋 방전은 안정적으로 수행될 수 있게 된다. 도면에서는 셋업 방전(910) 및 소거 방전(920)이 원활히 수행되는 것을 보여준다. 또한, 마지막 서브필드의 생략으로 인해, 단축되는 시간만큼 타이밍(timing) 마진을 확보할 수도 있게 된다. As a result, by omitting the last subfield of the n frame, the reset discharge of the n + 1 framer can be performed stably. In the figure, the
한편, 플라즈마 디스플레이 패널의 검출 온도가 고온(제1 온도 이상)이며, 연산된 평균 휘도 레벨이 기준치 이하인 경우에, 서브필드 생략 외에, 서스테인 펄스의 개수를 감소시키는 것도 가능하다. 즉, 실제 서스테인 방전이 수행되는 서스테인 펄스의 개수를 감소시키는 것이 가능하다.On the other hand, when the detection temperature of the plasma display panel is high temperature (above the first temperature) and the calculated average luminance level is lower than or equal to the reference value, it is also possible to reduce the number of sustain pulses in addition to subfield omission. That is, it is possible to reduce the number of sustain pulses at which actual sustain discharge is performed.
실제 서스테인 방전이 수행되는 서스테인 구간이 9번째 서브필드(9SF)라고 가정하면, 도 8의 9번째 서브필드(9SF) 내의 서스테인 개수(K개) 보다 도 9의 9번째 서브필드(9SF) 내의 서스테인 개수(J개)가 더 작을 수 있다. Assuming that the sustain period in which the actual sustain discharge is performed is the ninth subfield 9SF, the sustain in the ninth subfield 9SF of FIG. 9 is more than the number of sustains (K) in the ninth subfield 9SF of FIG. The number J may be smaller.
한편, 상술한 제1 온도는 40℃ 이며, 기준치는 70%일 수 있으나 이에 한정되지 않으며 다양하게 설정될 수 있다.Meanwhile, the above-described first temperature is 40 ° C., and the reference value may be 70%, but is not limited thereto and may be variously set.
도 10은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구동방법을 간략히 도시한 순서도이다.10 is a flowchart schematically illustrating a method of driving a plasma display device according to an embodiment of the present invention.
도면을 참조하여 설명하면, 먼저 플라즈마 디스플레이 패널의 온도 검출, 및 입력되는 영상 신호의 단위 프레임 당 평균 휘도 레벨을 연산한다(S1010). Referring to the drawings, first, the temperature detection of the plasma display panel and the average luminance level per unit frame of the input image signal are calculated (S1010).
온도 검출은 도 5에 도시된 바와 같이 온도 검출부(550)에서 수행될 수 있으며, 플라즈마 디스플레이 패널 또는 그 주변의 온도를 검출할 수 있다. 예를 들어, IPM의 온도 또는 히트싱크의 온도를 검출할 수 있다. The temperature detection may be performed by the
평균 휘도 레벨을 연산은 도 6에 도시된 바와 같이 APL 연산부(610)에서 수행될 수 있다.The average luminance level may be calculated by the
다음, 검출된 온도 및 평균 휘도 레벨에 따라 단위 프레임 내의 복수개의 서브필드 중 적어도 하나의 서브필드를 생략한다(S1020). Next, at least one subfield of the plurality of subfields in the unit frame is omitted according to the detected temperature and the average luminance level (S1020).
예를 들어, 검출된 온도가 고온, 즉 제1 온도 이상이며, 평균 휘도 레벨이 기준치 이하인 경우, 복수개의 서브필드 중 마지막 서브필드를 생략할 수 있다. 여기서, 제1 온도는 40℃ 이며, 기준치는 70%일 수 있다.For example, when the detected temperature is a high temperature, that is, the first temperature or more and the average luminance level is less than or equal to the reference value, the last subfield of the plurality of subfields may be omitted. Here, the first temperature is 40 ° C, the reference value may be 70%.
이에 의해, 고온으로 인한 불안정한 프라이밍(priming)이 그 다음의 의 리셋 구간에 영향을 미치지 못하도록 할 수 있게 된다. 한편, 마지막 서브필드의 생략에 따라, 단축되는 시간만큼 타이밍(timing) 마진을 확보할 수도 있게 된다. This makes it possible to prevent unstable priming due to high temperature from affecting the next reset interval of. On the other hand, according to the omission of the last subfield, a timing margin can be secured for a shortened time.
한편, 도면에서는 도시하지 않았지만, 검출된 온도 및 평균 휘도 레벨에 따라 스캔 전극 및 서스테인 전극 중 적어도 하나에 공급되는 서스테인 펄스의 개수를 가변하는 단계(미도시)를 더 포함할 수도 있다.Although not shown in the drawings, the method may further include varying the number of sustain pulses supplied to at least one of the scan electrode and the sustain electrode according to the detected temperature and the average brightness level.
또한, 검출된 온도를 복수의 온도 구간 별로 나누어, 고온으로 갈수록 각 온도 구간에 할당되는 서스테인 펄스의 개수를 더 감소시킬 수 도 있다.In addition, the detected temperature may be divided into a plurality of temperature sections, and the number of sustain pulses allocated to each temperature section may be further reduced as the temperature increases.
예를 들어, 검출된 온도 및 평균 휘도가 높을수록, 서스테인 펄스의 개수를 감소시킬 수 있다. 또한 검출된 온도를 복수의 온도 구간 별로 나누어, 검출된 온도가 높을수록 각 온도 구간에 할당되는 서스테인 펄스의 개수를 감소시키는 것도 가능하다.For example, as the detected temperature and the average brightness are higher, the number of sustain pulses can be reduced. In addition, it is possible to divide the detected temperature into a plurality of temperature sections, and to reduce the number of sustain pulses allocated to each temperature section as the detected temperature is higher.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although a preferred embodiment of the present invention has been described in detail above, those skilled in the art to which the present invention pertains can make various changes without departing from the spirit and scope of the invention as defined in the appended claims. It will be appreciated that modifications or variations may be made to the branches. Accordingly, modifications of the embodiments of the present invention will not depart from the scope of the present invention.
도 1은 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 나타내는 사시도이다.1 is a perspective view illustrating an embodiment of a structure of a plasma display panel.
도 2는 플라즈마 디스플레이 패널의 전극 배치에 대한 일실시예를 나타내는 단면도이다.2 is a cross-sectional view illustrating an embodiment of an electrode arrangement of a plasma display panel.
도 3은 하나의 프레임(frame)을 복수의 서브필드(subfield)로 나누어 플라즈마 디스플레이 패널을 시분할 구동시키는 방법에 대한 일실시예를 나타내는 타이밍도이다.FIG. 3 is a timing diagram illustrating an embodiment of a method of time-divisionally driving a plasma display panel by dividing one frame into a plurality of subfields.
도 4는 플라즈마 디스플레이 패널을 구동시키기 위한 구동 신호들에 대한 일실시예를 나타내는 타이밍도이다.4 is a timing diagram illustrating an embodiment of driving signals for driving a plasma display panel.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 장치를 간략히 도시한 블록도이다.5 is a block diagram schematically illustrating a plasma display device according to an embodiment of the present invention.
도 6은 도 5의 제어부의 간략한 내부 블록도이다.6 is a simplified internal block diagram of the controller of FIG. 5.
도 7은 도 6의 서브필드 제어부 및 서스테인 펄스 제어부의 동작을 설명하기 위한 도면이다.FIG. 7 is a diagram for describing operations of the subfield controller and the sustain pulse controller of FIG. 6.
도 8 및 도 9는 본 발명의 실시예에 따른 구동 신호 및 리셋 방전을 설명하기 위한 도면이다.8 and 9 illustrate driving signals and reset discharges according to an exemplary embodiment of the present invention.
도 10은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구동방법을 간략히 도시한 순서도이다.10 is a flowchart schematically illustrating a method of driving a plasma display device according to an embodiment of the present invention.
Claims (12)
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2008
- 2008-09-26 KR KR1020080094880A patent/KR20100035472A/en not_active Application Discontinuation
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