KR20100033023A - Method of forming a gate in a semiconductor device - Google Patents

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김재홍
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Abstract

PURPOSE: A method for forming gate of a semiconductor device enforces a healing process for a sidewall of a gate electrode. The deterioration of the gate characteristic due to the evaporation of the gate characteristic is prevented. CONSTITUTION: A gate electrode is formed on a semiconductor substrate(102). The gate electrode comprises the metal layer. A protective film(120) is formed on the sidewall of the metal layer into the oxide film. The healing process is enforced to the sidewall of the gate electrode. The protective film is formed with the plasma oxidation process. The plasma oxidation process is enforced at a temperature of 20~200°C.

Description

반도체 소자의 게이트 형성 방법{Method of forming a gate in a semiconductor device}Method of forming a gate in a semiconductor device

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 금속막을 포함하는 게이트 전극막을 포함하는 반도체 소자의 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a semiconductor device, and more particularly to a method for forming a gate of a semiconductor device including a gate electrode film including a metal film.

반도체 소자는 게이트 절연막, 도전막, 게이트 전극막 등 다양한 절연막 또는 도전막의 정층 구조로 형성된다. 이 중에서 게이트 전극막은 게이트의 저항을 감소시키기 위하여 금속 물질로 형성되고 있으며, 금속 물질 중에서 텅스텐이 널리 이용되고 있다.The semiconductor device is formed of a regular layer structure of various insulating films or conductive films, such as a gate insulating film, a conductive film, and a gate electrode film. Among them, the gate electrode film is formed of a metal material to reduce the resistance of the gate, and tungsten is widely used among the metal materials.

그런데, 게이트 전극을 형성하기 위해 게이트 패터닝 공정을 실시하면 게이트 전극의 측벽이 식각 공정으로 손상되어 게이트 특성이 열화될 수 있다. 따라서, 게이트 패터닝 공정 후에는 게이트 전극 측벽의 손상을 치유하는 치유 공정을 실시하여야 한다. 통상적으로 이러한 치유 공정은 열처리 공정으로 실시한다. However, when the gate patterning process is performed to form the gate electrode, sidewalls of the gate electrode may be damaged by an etching process, thereby degrading gate characteristics. Therefore, after the gate patterning process, a healing process that heals the damage of the gate electrode sidewall should be performed. Usually, this healing process is performed by a heat treatment process.

그런데, 게이트 전극이 이러한 열처리 공정에 노출되면 원하지 않게 게이트 전극막의 표면이 산화되어 게이트 전극막의 특성이 열화될 수 있다. 게다가, 텅스 텐으로 게이트 전극막을 형성할 경우 게이트 전극막이 열처리 공정에 노출되면 게이트 전극막에 포함된 불순물이 아웃개싱(outgassing)되어 게이트 전극막 외부로 배출될 수 있다. 이러한 불순물은 반도체 기판상에 잔류하면서 게이트를 형성하기 위한 적층막에 침투하여 게이트 특성을 열화시킬 수 있다.However, when the gate electrode is exposed to such a heat treatment process, the surface of the gate electrode film may be undesirably oxidized to deteriorate the characteristics of the gate electrode film. In addition, when the gate electrode film is formed of tungsten, when the gate electrode film is exposed to a heat treatment process, impurities included in the gate electrode film may be outgassed and discharged to the outside of the gate electrode film. Such impurities may penetrate into the laminated film for forming the gate while remaining on the semiconductor substrate, thereby degrading the gate characteristics.

본 발명은 금속막을 포함하는 게이트 전극을 형성한 뒤 금속막의 측벽이 노출되지 않도록 산화막으로 보호막을 형성한 뒤 게이트 전극 측벽에 대해 치유 공정을 실시하여 치유 공정중에 금속막이 이상산화되는 것을 방지할 수 있고 금속막이 기화되어 게이트 특성에 영향을 주는 것을 방지할 수 있다.According to the present invention, after forming a gate electrode including a metal film, a protective film is formed of an oxide film so that sidewalls of the metal film are not exposed, and then a healing process is performed on the sidewalls of the gate electrode to prevent abnormal oxidation of the metal film during the healing process. It is possible to prevent the metal film from vaporizing and affecting the gate characteristics.

본 발명에 따른 반도체 소자의 게이트 형성 방법은, 금속막을 포함하는 게이트 전극을 반도체 기판상에 형성하는 단계와, 상기 금속막의 측벽에 산화막으로 보호막을 형성하는 단계 및 상기 게이트 전극의 측벽에 대해 치유 공정을 실시하는 단계를 포함한다.A method of forming a gate of a semiconductor device according to the present invention comprises the steps of forming a gate electrode comprising a metal film on a semiconductor substrate, forming a protective film with an oxide film on the sidewall of the metal film and a healing process for the sidewall of the gate electrode Performing the step.

상기 보호막은 플라즈마 산화 공정으로 형성할 수 있다. 상기 플라즈마 산화 공정은 20∼200℃의 온도에서 실시할 수 있다. 상기 보호막은 급속 열처리 산화 방법으로 형성할 수 있다. 상기 급속 열처리 산화 방법은 20∼400℃의 온도와 O2 가스와 N2 가스 분위기에서 실시할 수 있다. 상기 O2 가스의 부피분률(fraction)은 1∼10%로 설정할 수 있다. 상기 보호막은 20∼500℃의 저온과 N2O 가스 분위기의 퍼니스(furnace)에서 어닐 공정으로 형성할 수 있다. 상기 금속막은 질화탄탈(TaN)막과 텅스텐(W)막을 포함할 수 있다. 상기 텅스텐막의 측벽에 형성되는 보호막은 산화 텅스텐(WO3)막일 수 있다. 상기 질화탄탈막의 측벽에 형성되는 보호막은 탄탈륨 옥 시 나이트라이드(TaON)막일 수 있다 상기 텅스텐막 하부에 금속 장벽막을 더욱 포함할 수 있다. 상기 게이트 전극은 전하 저장막을 포함할 수 있다. 상기 전하 저장막은 부도체막으로 형성할 수 있다.The protective film may be formed by a plasma oxidation process. The plasma oxidation step can be carried out at a temperature of 20 ~ 200 ℃. The protective film may be formed by a rapid heat treatment oxidation method. The rapid heat treatment oxidation method can be carried out at a temperature of 20 to 400 ° C., O 2 gas and N 2 gas atmosphere. The fraction of the O 2 gas may be set to 1 to 10%. The protective film may be formed by an annealing process at a furnace having a low temperature of 20 to 500 ° C. and a N 2 O gas atmosphere. The metal film may include a tantalum nitride (TaN) film and a tungsten (W) film. The protective film formed on the sidewall of the tungsten film may be a tungsten oxide (WO 3 ) film. The passivation layer formed on the sidewall of the tantalum nitride layer may be a tantalum oxynitride (TaON) layer. The metal barrier layer may be further included under the tungsten layer. The gate electrode may include a charge storage layer. The charge storage layer may be formed of an insulator layer.

본 발명은 금속막을 포함하는 게이트 전극을 형성하기 위한 게이트 식각 공정 후 게이트 전극의 측벽을 치유하는 공정시 금속막으로 인하여 게이트의 특성이 열화되는 것을 방지할 수 있다. 따라서, 리텐션 특성이 우수한 게이트를 형성할 수 있다.The present invention can prevent deterioration of gate characteristics due to the metal film during the process of healing the sidewall of the gate electrode after the gate etching process for forming the gate electrode including the metal film. Therefore, the gate excellent in retention characteristics can be formed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형 성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when any film is described as being formed on another film or on a semiconductor substrate, the film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 게이트 형성 방법의 일실시예를 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는, 반도체 소자 중 부도체막을 전하 저장막으로 사용하는 비휘발성 메모리 소자를 일실시예로 설명한다.1A to 1C are cross-sectional views of a device illustrated to explain one embodiment of a method for forming a gate of a semiconductor device according to the present invention. Hereinafter, a nonvolatile memory device using an insulator film as a charge storage film among semiconductor devices will be described as an example.

도 1a를 참조하면, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막 또는 산화질화막으로 형성한다.Referring to FIG. 1A, a tunnel insulating layer 104 is formed on a semiconductor substrate 102. The tunnel insulating layer 104 may pass electrons through Fowler / Nordheim tunneling phenomenon. The tunnel insulating film 104 is formed of an oxide film or an oxynitride film.

터널 절연막(104) 상에는 전하 저장막(106)을 형성한다. 전하 저장막(106)은 전하를 트랩(trap)시키거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 전하 저장막(106)으로 트랩(trap)될 수 있고, 소거 동작시에는 전하 저장막(106)에 트랩(trap)된 전하가 터널 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 전하 저장막(106)은 부도체막, 예를 들면 질화막으로 형성한다.The charge storage layer 106 is formed on the tunnel insulating layer 104. The charge storage layer 106 may trap or emit charges. Therefore, electrons in the channel region of the semiconductor substrate 102 may be trapped by the charge storage film 106 through the tunnel insulating film 104 during the program operation, and may be trapped in the charge storage film 106 during the erase operation. The trapped charge may pass through the tunnel insulating layer 104 and be discharged to the semiconductor substrate 102. The charge storage film 106 is formed of an insulator film, for example, a nitride film.

본 발명에 같이, 전하 저장막(106)을 도체막으로 형성하기 않고 부도체막으로 형성하면 더욱 미세한 크기로 형성되지만 동작 특성이 우수한 반도체 소자의 제조가 가능하다. 하지만, 부도체막으로 전하 저장막(106)을 형성하는 경우 전하 저장막(106) 내에 적절한 분포의 트랩 사이트(trap site)가 유지되어야 한다. 따라서, 전하 저장막(106)의 측벽을 통해 누설 전류 패스가 형성되어 리텐 션(retention) 특성이 저하되는 것을 방지하기 위하여, 후속하는 게이트 식각 공정후에 손상된 게이트 측벽을 치유하는 공정을 실시하는 것이 필수적이다.As in the present invention, if the charge storage film 106 is formed of a non-conductive film instead of a conductor film, the semiconductor device can be manufactured with a finer size but excellent in operating characteristics. However, when the charge storage film 106 is formed of a non-conductive film, an appropriate distribution of trap sites must be maintained in the charge storage film 106. Therefore, in order to prevent leakage current paths from forming through the sidewalls of the charge storage film 106 and deteriorating retention characteristics, it is essential to perform a process of healing the damaged gate sidewalls after the subsequent gate etching process. to be.

이어서, 소자 분리막(도시하지 않음)을 포함하는 전하 저장막(106) 상에 전하 차단막(108)을 형성한다. 전하 차단막(108)은 하부에 형성된 전하 저장막(106)과 상부에 형성될 콘트롤 게이트 사이를 절연하는 역할을 한다. 전하 차단막(108)은 고유전율막, 예를 들면 Al2O3막이나 HfAlO막, ZrAlO 막 중 어느 하나로 형성할 수 있다. Subsequently, the charge blocking film 108 is formed on the charge storage film 106 including the device isolation film (not shown). The charge blocking layer 108 serves to insulate between the charge storage layer 106 formed below and the control gate to be formed above. The charge blocking film 108 may be formed of any one of a high dielectric constant film, for example, an Al 2 O 3 film, an HfAlO film, or a ZrAlO film.

전하 차단막(108) 상에는 콘트롤 게이트로써 제1 금속 게이트막(110)과 제2 금속 게이트막(114)을 형성한다. 제1 금속 게이트막(110)과 제2 금속 게이트막(114)은 게이트의 저항을 감소시키기 위하여 종래의 폴리 실리콘막보다 저항이 낮은 금속 물질막으로 형성한다. 제1 금속 게이트막(110)은 일함수(work function)가 큰 금속막, 예를 들면 질화탄탈(TaN)막으로 형성할 수 있다. 제1 금속 게이트막(110)을 일함수가 큰 물질막으로 형성함으로써 제1 금속 게이트막(110) 내의 전자가 백워드 터널링되는 것을 방지할 수 있다. 제2 금속 게이트막(114)은 텅스텐(W)막으로 형성할 수 있다. 텅스텐(W)막은 종래 금속 게이트막으로 사용되는 텅스텐 실리사이드(WSix)막에 비해 저항이 낮기 때문에 게이트 특성을 향상시킬 수 있다. 제2 금속 게이트막(114)을 텅스텐(W)막으로 형성하는 경우, 제2 금속 게이트막(114) 하부에는 금속 장벽막(112)이 형성된다. 금속 장벽막(112)은 질화 텅스텐(WN)막으로 형성할 수 있다. 한편, 콘트롤 게이트의 저항 측면에서 마진이 있고 후속하는 공정에서 게이트 적층막으로써 코발트 실리사이드(CoSix)막을 형성하고자 할 때에는, 제1 금속 게이트막(110)과 제2 금속 게이트막(114) 사이에는 폴리 실리콘막(도시하지 않음)이 추가로 형성될 수 있다.The first metal gate layer 110 and the second metal gate layer 114 are formed on the charge blocking layer 108 as a control gate. The first metal gate film 110 and the second metal gate film 114 are formed of a metal material film having a lower resistance than the conventional polysilicon film in order to reduce the resistance of the gate. The first metal gate film 110 may be formed of a metal film having a large work function, for example, a tantalum nitride (TaN) film. By forming the first metal gate layer 110 as a material film having a large work function, electrons in the first metal gate layer 110 may be prevented from being backward tunneled. The second metal gate layer 114 may be formed of a tungsten (W) layer. Since the tungsten (W) film has a lower resistance than the tungsten silicide (WSix) film used as a conventional metal gate film, the gate property can be improved. When the second metal gate layer 114 is formed of a tungsten (W) layer, a metal barrier layer 112 is formed under the second metal gate layer 114. The metal barrier film 112 may be formed of a tungsten nitride (WN) film. On the other hand, when there is a margin in terms of resistance of the control gate and a cobalt silicide (CoSix) film is to be formed as a gate stacked film in a subsequent process, a poly is formed between the first metal gate film 110 and the second metal gate film 114. A silicon film (not shown) may be further formed.

제2 금속 게이트막(114) 상에는 제1 게이트 식각 마스크막(116)과 제2 게이트 식각 마스크막(118)을 형성한다. 제1 게이트 식각 마스크막(116)은 SiON막으로 형성할 수 있고 제2 게이트 식각 마스크막(118)은 산화막으로 형성할 수 있다.The first gate etching mask layer 116 and the second gate etching mask layer 118 are formed on the second metal gate layer 114. The first gate etching mask layer 116 may be formed of a SiON layer, and the second gate etching mask layer 118 may be formed of an oxide layer.

도 1b를 참조하면, 제2 게이트 식각 마스크막(118) 상에 포토 레지스트 패턴(도시하지 않음)을 형성하고, 포토 레지스트 패턴(도시하지 않음)을 이용한 게이트 패터닝 공정을 실시한다. 이로써, 제2 게이트 식각 마스크막(118), 제1 게이트 식각 마스크막(116), 제2 금속 게이트막(114), 금속 장벽막(112), 제1 금속 게이트막(110), 전하 차단막(108) 및 전하 저장막(106)을 패터닝하여 게이트 전극을 형성한다. 이후에, 포토 레지스트 패턴(도시하지 않음)을 제거한다.Referring to FIG. 1B, a photoresist pattern (not shown) is formed on the second gate etching mask layer 118, and a gate patterning process using a photoresist pattern (not shown) is performed. As a result, the second gate etching mask layer 118, the first gate etching mask layer 116, the second metal gate layer 114, the metal barrier layer 112, the first metal gate layer 110, and the charge blocking layer ( 108 and the charge storage layer 106 are patterned to form a gate electrode. Thereafter, the photoresist pattern (not shown) is removed.

이러한 게이트 식각 공정 후에는 식각 공정에서 생성된 부산물들이 게이트 측벽에 부착될 수 있다. 예를 들어, 산화막으로 형성된 제2 게이트 식각 마스크막(118)으로 게이트 패터닝 공정을 실시하면, 식각 공정 중에 제거되는 전하 차단막(108)이 식각된 제1 금속 게이트막(110)이나 금속 장벽막(112) 또는 제2 금속 게이트막(114)의 측면에 재증착(redeposition)될 수도 있다. 하지만, 이 경우 도전막인 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)의 측면에 절연막인 산화막이 증착되는 것이기 때문에, 게이트의 리텐션 특성에 영향을 주지 않는다. 또한, 게이트 패터닝 공정 중에 발생되는 폴리머(polymer)성 또는 텅스 텐(W) 성분을 포함하는 폴리머성 잔류물(residue)들이 게이트 전극의 측벽에 부착될 수도 있다. 하지만, 이러한 잔류물들은 후속하는 세정 공정을 통해 용이하게 제거할 수 있다. After the gate etching process, by-products generated in the etching process may be attached to the gate sidewalls. For example, when the gate patterning process is performed with the second gate etching mask layer 118 formed of an oxide layer, the first metal gate layer 110 or the metal barrier layer (not shown), in which the charge blocking layer 108 removed during the etching process is etched. 112 may be redeposited on the side of the second metal gate layer 114. However, in this case, since an oxide film, which is an insulating film, is deposited on the side surfaces of the first metal gate film 110, the metal barrier film 112, and the second metal gate film 114, which are conductive films, thus affecting the retention characteristics of the gate. Does not give. In addition, polymeric residues, including polymeric or tungsten (W) components, generated during the gate patterning process may be attached to the sidewalls of the gate electrode. However, these residues can be easily removed through the subsequent cleaning process.

하지만, 게이트 식각 공정시 게이트 측벽에 발생된 PID(Plasma Induced Damage) 손상은 게이트의 리텐션 특성을 열화시킬 수 있으며, 이를 해결하기 위해서는 패터닝된 게이트 전극의 측벽에 대해 치유(healing) 공정을 실시하여야 한다. 통상적으로 이러한 치유 공정은 열처리 공정을 포함할 수 있다. 하지만, 본 발명의 일실시예와 같이 게이트 적층막으로써 금속막들을 포함하고 있는 경우, 열처리 공정을 통해 금속막들이 비정상 산화(abnormal oxidation)되어 게이트 특성이 열화될 수 있다. 특히, 고온에서 H2O와 H2의 분압 조절에 의한 치유 공정을 실시하면 텅스텐(W)이 기화(evaporation)될 수 있다. 이에 따라, 후속하는 웨이퍼 전면에 절연막 형성 공정시 텅스텐(W)이 터널 절연막(104) 또는 전하 저장막(106)에 트랩되어 게이트의 전하 손실(charge loss)을 유발하여 게이트의 리텐션 특성이 열화될 수 있다.However, Plasma Induced Damage (PID) damage on the gate sidewalls during the gate etching process may degrade the retention characteristics of the gate. To solve this problem, a healing process must be performed on the sidewalls of the patterned gate electrode. do. Typically such healing process may include a heat treatment process. However, when the metal layers are included as the gate stacked layers as in the exemplary embodiment of the present invention, the metal layers may be abnormally oxidized through the heat treatment process, thereby deteriorating the gate characteristics. In particular, the tungsten (W) may be evaporated when the healing process is performed by adjusting the partial pressure of H 2 O and H 2 at a high temperature. Accordingly, tungsten (W) is trapped in the tunnel insulating film 104 or the charge storage film 106 in the subsequent insulating film formation process on the entire wafer surface, causing charge loss of the gate, thereby degrading the retention characteristics of the gate. Can be.

도 1c를 참조하면, 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)의 측벽에 보호막(120)을 형성하되, 보호막(120)은 저온에서 형성되는 산화막으로 형성한다. 즉, 보호막(120)은 20∼200℃의 저온에서 실시하는 플라즈마 산화 공정으로 형성할 수 있다. 또는, 보호막(120)은 20∼400℃의 저온과 O2 가스와 N2 가스 분위기에서 급속 열처리 산화(Rapid Thermal Oxidation; RTO) 방법 으로 형성할 수 있다. 이때, O2 가스의 부피분률(fraction)은 1∼10%로 설정할 수 있다. 또는, 보호막(120)은 20∼500℃의 저온과 N2O 가스 분위기의 퍼니스(furnace)에서 어닐 공정을 실시하여 형성할 수 있다. Referring to FIG. 1C, a passivation layer 120 is formed on sidewalls of the first metal gate layer 110, the metal barrier layer 112, and the second metal gate layer 114, but the passivation layer 120 is formed at a low temperature. It is formed of an oxide film. That is, the protective film 120 can be formed by a plasma oxidation process performed at a low temperature of 20 to 200 ° C. Alternatively, the protective film 120 may be formed by a rapid thermal oxidation (RTO) method at a low temperature of 20 to 400 ° C., O 2 gas, and N 2 gas atmosphere. At this time, the volume fraction (fraction) of the O 2 gas may be set to 1 to 10%. Alternatively, the protective film 120 may be formed by performing an annealing process at a furnace having a low temperature of 20 to 500 ° C. and a N 2 O gas atmosphere.

질화탄탈(TaN)막으로 형성된 제1 금속 게이트막(110)의 측벽에 형성되는 보호막(120)은 탄탈륨 옥시 나이트라이드(TaON)막이 형성되고, 텅스텐(W)막으로 형성된 제2 금속 게이트막(114)의 측벽에 형성되는 보호막(120)은 산화 텅스텐(WO3)막이 형성된다. 이와 같이 형성된 보호막(120)은 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)의 측벽이 노출되지 않도록 한다. In the passivation layer 120 formed on the sidewall of the first metal gate layer 110 formed of a tantalum nitride (TaN) layer, a tantalum oxynitride (TaON) layer is formed and a second metal gate layer formed of a tungsten (W) layer ( A tungsten oxide (WO 3 ) film is formed on the passivation layer 120 formed on the sidewalls of 114. The passivation layer 120 formed as described above does not expose sidewalls of the first metal gate layer 110, the metal barrier layer 112, and the second metal gate layer 114.

한편, 도면에는 도시하지 않았지만, 게이트 전극의 전체 측벽에 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 산화막을 형성함으로써 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)의 측벽에 보호막(도시하지 않음)을 형성할 수도 있다. 이 경우에 형성되는 보호막(도시하지 않음)은 도면에 도시된 보호막(120)에 비해 형성되는 두께를 얇게 할 수 있다.Although not shown in the drawings, an oxide film is formed on the entire sidewall of the gate electrode by using an atomic layer deposition (ALD) method, thereby forming the first metal gate film 110, the metal barrier film 112, and the second film. A protective film (not shown) may be formed on the sidewall of the metal gate film 114. In this case, the protective film (not shown) formed may have a smaller thickness than the protective film 120 shown in the drawing.

이어서, 게이트 전극의 측벽에 대해 치유 공정을 실시한다. 치유 공정은 선택적 산화(selective oxidation) 공정으로 실시할 수 있다. 이로써 게이트 전극의 측벽에 발생된 PID 손상은 치유되어 리텐션 특성이 열화되는 문제점을 해결할 수 있다. 이때, 보호막(120)은 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)의 측벽이 노출되지 않도록 하기 때문에, 게이트 전극 측벽의 치유 공정시 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114) 의 측벽이 추가로 산화되거나 금속 성분의 원소가 기화되어 웨이퍼에 안착되는 것을 방지할 수 있다. 따라서 게이트의 리텐션 특성이 열화되는 문제점을 해결할 수 있다. Next, a healing process is performed on the sidewall of the gate electrode. The healing process can be carried out in a selective oxidation process. As a result, the PID damage generated on the sidewalls of the gate electrode can be healed, and the retention characteristics are degraded. In this case, since the sidewalls of the first metal gate layer 110, the metal barrier layer 112, and the second metal gate layer 114 are not exposed, the passivation layer 120 prevents the first metal gate layer 110 from being exposed. Sidewalls of the gate film 110, the metal barrier film 112, and the second metal gate film 114 may be prevented from further oxidizing or vaporizing an element of a metal component to be deposited on the wafer. Therefore, the problem of deterioration of the retention characteristics of the gate can be solved.

이후에, 도면에는 도시하지 않았지만 접합 영역을 형성하기 위한 이온 주입 공정을 실시하고 게이트 전극의 측벽에 스페이서를 형성하여 게이트의 형성을 완료한다.Subsequently, although not shown in the drawing, an ion implantation process for forming a junction region is performed and spacers are formed on sidewalls of the gate electrode to complete formation of the gate.

한편, 게이트 전극 측벽의 치유 공정 중에 보호막(120)이 일부 환원되어 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)의 측벽이 다시 노출될 수 있다. 하지만, 치유 공정 이후에 진행되는 공정은, 이온 주입 공정에서 이온 주입 마스크로써 형성되는 포토 레지스트 패턴에 대해 애싱(ashing)을 하기 위한 산화 공정과 같이, 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)이 열에 의해 손상되지 않을 수 있는 공정으로 실시한다. 따라서, 제1 금속 게이트막(110), 금속 장벽막(112) 및 제2 금속 게이트막(114)이 이후 공정에서 손상되지 않는다.Meanwhile, the passivation layer 120 may be partially reduced during the healing process of the sidewalls of the gate electrode to expose sidewalls of the first metal gate layer 110, the metal barrier layer 112, and the second metal gate layer 114 again. However, the process that proceeds after the healing process, like the oxidation process for ashing the photoresist pattern formed as the ion implantation mask in the ion implantation process, the first metal gate film 110 and the metal barrier film (112) and the second metal gate film 114 is carried out in a process that can not be damaged by heat. Thus, the first metal gate film 110, the metal barrier film 112, and the second metal gate film 114 are not damaged in subsequent processes.

도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 게이트 형성 방법의 일실시예를 설명하기 위하여 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of a device illustrated to explain one embodiment of a method for forming a gate of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 터널 절연막102 semiconductor substrate 104 tunnel insulating film

106 : 전하 저장막 108 : 전하 차단막106: charge storage film 108: charge blocking film

110 : 제1 금속 게이트막 112 : 금속 장벽막110: first metal gate film 112: metal barrier film

114 : 제2 금속 게이트막 116 : 제1 게이트 식각 마스크막114: second metal gate film 116: first gate etching mask film

118 : 제2 게이트 식각 마스크막118: second gate etching mask layer

Claims (13)

금속막을 포함하는 게이트 전극을 반도체 기판상에 형성하는 단계;Forming a gate electrode comprising a metal film on the semiconductor substrate; 상기 금속막의 측벽에 산화막으로 보호막을 형성하는 단계; 및Forming a protective film on the sidewall of the metal film using an oxide film; And 상기 게이트 전극의 측벽에 대해 치유 공정을 실시하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.And performing a healing process on the sidewalls of the gate electrode. 제1항에 있어서,The method of claim 1, 상기 보호막은 플라즈마 산화 공정으로 형성하는 반도체 소자의 게이트 형성 방법.And the protective film is formed by a plasma oxidation process. 제2항에 있어서,The method of claim 2, 상기 플라즈마 산화 공정은 20∼200℃의 온도에서 실시하는 반도체 소자의 게이트 형성 방법.And the plasma oxidation step is performed at a temperature of 20 to 200 캜. 제1항에 있어서,The method of claim 1, 상기 보호막은 급속 열처리 산화 방법으로 형성하는 반도체 소자의 게이트 형성 방법.The protective film is a gate forming method of a semiconductor device formed by a rapid heat treatment oxidation method. 제4항에 있어서,The method of claim 4, wherein 상기 급속 열처리 산화 방법은 20∼400℃의 온도와 O2 가스와 N2 가스 분위기에서 실시하는 반도체 소자의 게이트 형성 방법.The rapid heat treatment oxidation method is a method for forming a gate of a semiconductor device performed in a temperature of 20 ~ 400 ℃ and O 2 gas and N 2 gas atmosphere. 제5항에 있어서,The method of claim 5, 상기 O2 가스의 부피분률(fraction)은 1∼10%로 설정하는 반도체 소자의 게이트 형성 방법.And a volume fraction of the O 2 gas is set at 1 to 10%. 제1항에 있어서,The method of claim 1, 상기 보호막은 20∼500℃의 저온과 N2O 가스 분위기의 퍼니스(furnace)에서 어닐 공정으로 형성하는 반도체 소자의 게이트 형성 방법.And the protective film is formed by an annealing process at a furnace having a low temperature of 20 to 500 ° C. and a N 2 O gas atmosphere. 제1항에 있어서,The method of claim 1, 상기 금속막은 질화탄탈(TaN)막과 텅스텐(W)막을 포함하는 반도체 소자의 게이트 형성 방법.The metal film includes a tantalum nitride (TaN) film and a tungsten (W) film. 제8항에 있어서,The method of claim 8, 상기 텅스텐막의 측벽에 형성되는 보호막은 산화 텅스텐(WO3)막인 반도체 소자의 게이트 형성 방법.The protective film formed on the side wall of the tungsten film is a tungsten oxide (WO 3 ) film forming method of a semiconductor device. 제8항에 있어서,The method of claim 8, 상기 질화탄탈막의 측벽에 형성되는 보호막은 탄탈륨 옥시 나이트라이드(TaON)막인 반도체 소자의 게이트 형성 방법.The passivation film formed on the sidewall of the tantalum nitride film is a tantalum oxy nitride (TaON) film. 제8항에 있어서,The method of claim 8, 상기 텅스텐막 하부에 금속 장벽막을 더욱 포함하는 반도체 소자의 게이트 형성 방법.And a metal barrier film under the tungsten film. 제1항에 있어서,The method of claim 1, 상기 게이트 전극은 전하 저장막을 포함하는 반도체 소자의 게이트 형성 방법.And the gate electrode comprises a charge storage layer. 제12항에 있어서,The method of claim 12, 상기 전하 저장막은 부도체막으로 형성하는 반도체 소자의 게이트 형성 방법.And the charge storage layer is formed of a non-conductive layer.
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