KR100985884B1 - The method for fabricating non-volatile memory device - Google Patents

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Abstract

본 발명의 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 터널링층, 전하 저장층을 포함하는 게이트 전극을 포함하는 게이트 스택을 형성하는 단계; 게이트 스택 사이를 매립하는 비정질 탄소막을 형성하는 단계; 비정질 탄소막을 식각하여 게이트 전극의 상부 일부를 노출시키는 단계; 게이트 전극의 노출면 및 비정질 탄소막을 따라 실리사이드 금속막 및 캡핑 금속막을 형성하는 단계; 반도체 기판 상에 열처리를 진행하여 실리사이드 금속막과 게이트 전극의 실리사이드 반응으로 금속실리사이드막을 형성하는 단계; 실리사이드 반응에서 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계; 비정질 탄소막을 제거하는 단계; 게이트 스택의 측벽에 스페이서를 형성하는 단계; 스페이서 위에 캡핑막을 형성하는 단계; 캡핑막 상에 층간절연막을 형성하는 단계; 및 층간절연막을 식각하여 반도체 기판을 노출시키는 컨택홀을 형성하는 단계를 포함한다.A method of forming a nonvolatile memory device according to the present invention includes: forming a gate stack including a gate electrode including a tunneling layer and a charge storage layer on a semiconductor substrate; Forming an amorphous carbon film filling a gap between the gate stacks; Etching the amorphous carbon film to expose a top portion of the gate electrode; Forming a silicide metal film and a capping metal film along the exposed surface of the gate electrode and the amorphous carbon film; Performing a heat treatment on the semiconductor substrate to form a metal silicide film by a silicide reaction between the silicide metal film and the gate electrode; Removing the unreacted silicide metal film and the capping metal film in the silicide reaction; Removing the amorphous carbon film; Forming a spacer on sidewalls of the gate stack; Forming a capping film on the spacer; Forming an interlayer insulating film on the capping film; And forming a contact hole exposing the semiconductor substrate by etching the interlayer insulating film.

실리사이드, 비정질 탄소막, 스핀 온 글래스 Silicide, amorphous carbon film, spin on glass

Description

불휘발성 메모리소자의 형성방법{The method for fabricating non-volatile memory device}The method for fabricating non-volatile memory device

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 불휘발성 메모리소자의 형성방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method of forming a nonvolatile memory device.

불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 반도체 기판 상에 터널링층이 배치되고, 이 터널링층 위에 형성된 전하 저장층의 종류에 따라 플로팅게이트(floating gate) 구조의 불휘발성 메모리 소자 또는 전하 트랩층(charge trap layer) 구조의 불휘발성 메모리 소자로 구분할 수 있다. Non-volatile memory devices are electrically programmable and erased, and are widely used in electronic components requiring information retention even when power is cut off. In the nonvolatile memory device, a tunneling layer is disposed on a semiconductor substrate, and a nonvolatile memory device or a charge trap layer structure of a floating gate structure is formed according to the type of charge storage layer formed on the tunneling layer. It can be divided into a nonvolatile memory device.

100nm 이하의 선폭을 가지는 불휘발성 메모리 소자를 제조하는데 있어서, 게이트 전극 물질로서 기존에 사용되던 텅스텐실리사이드(WSix)의 저항이 커 한계에 도달하게 되었다. 이에 따라 다른 종류의 금속물질을 포함하는 금속실리사이드전극 및 금속전극을 사용하는 방법이 연구되고 있다. 그런데, 금속 전극 물질은 플로팅게이트 구조에서 게이트 라인을 형성한 다음 폴리실리콘막의 측벽을 재산화시키는 과정에서 과다 산화되는 문제가 있고, 이를 억제하기 위해서는 공정이 복잡해지는 문제가 있다. 또한, 금속 전극은 금속 반응물의 잔여물이 불휘발성 메모리 소자의 터널링층의 신뢰성을 열화시킬 수 있기 때문에 저항이 낮은 장점에도 불구하고 적용하기 어려운 점이 있다. 금속실리사이드 전극은 폴리실리콘막의 측벽을 산화시킨 후에 폴리실리콘막 상부의 일부분을 실리사이드화(silicide) 시킴으로써 형성되기 때문에 과다 산화 문제를 배제할 수 있고, 저항도 텅스텐실리사이드막보다 낮을 뿐만 아니라 터널링층의 열화 가능성도 낮기 때문에 선호하여 사용되기 시작했다. 그러나 불휘발성 메모리 소자의 셀 트랜지스터 어레이 형성시에, 컨트롤게이트전극으로써 폴리실리콘막과 금속실리사이드막의 적층 구조로 형성하는 경우에 있어서, 여러 가지 공정상의 제약으로 제조 공정이 난해해지고 공정상의 문제점이 유발되고 있다.In manufacturing a nonvolatile memory device having a line width of 100 nm or less, the resistance of tungsten silicide (WSix), which is conventionally used as a gate electrode material, has reached a limit. Accordingly, a method of using a metal silicide electrode and a metal electrode including other kinds of metal materials has been studied. However, the metal electrode material has a problem of being excessively oxidized in the process of reoxidizing the sidewall of the polysilicon film after forming the gate line in the floating gate structure, and the process is complicated to suppress it. In addition, the metal electrode is difficult to apply despite the advantage of low resistance because the residue of the metal reactant may degrade the reliability of the tunneling layer of the nonvolatile memory device. Since the metal silicide electrode is formed by oxidizing a sidewall of the polysilicon film and then silicideing a portion of the upper part of the polysilicon film, it is possible to eliminate the problem of excessive oxidation, and the resistance is lower than that of the tungsten silicide film, and the tunneling layer is deteriorated. It's also less likely, so it's starting to be preferred. However, when forming a cell transistor array of a nonvolatile memory device, in the case of forming a stacked structure of a polysilicon film and a metal silicide film as a control gate electrode, the manufacturing process becomes difficult due to various process constraints and causes process problems. have.

도 1은 일반적인 플로팅게이트 구조의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.1 is a view schematically illustrating a nonvolatile memory device having a general floating gate structure.

도 1을 참조하면, 반도체 기판(100) 상에 게이트 스택(130)이 형성되어 있다. 게이트 스택(130)은 터널링층 패턴(105), 플로팅게이트 패턴(110), 유전체층 패턴(115) 및 컨트롤게이트 패턴(127)이 형성되어 있다. 여기서 컨트롤게이트 패턴(127)은 폴리실리콘막(120)과 금속실리사이드막(125)이 적층된 구조로 이루어진다. 다음에 게이트 스택(130) 측벽에 측벽산화막(135), 게이트 스페이서 산화막(140), 실링 산화막(145) 및 자기정렬콘택(SAC:Self Align Contact) 질화막(150)이 형성되어 있다. 그리고 컨택홀(175)을 포함하는 층간절연막(170)이 형성되어 있 다. 여기서 층간절연막(170)은 1차 절연막(155), 캡핑질화막(160) 및 2차 절연막(165)이 적층된 구조로 이루어진다. 이러한 구조의 불휘발성 메모리 소자에서 금속실리사이드막(125)은 게이트 스택(130)을 형성한 다음 진행되기 때문에, 반도체 기판(100)의 실리콘 노출 부위를 차단시킨 다음 폴리실리콘막(120)을 노출시켜야 하므로 공정이 추가되어 복잡해진다. 다음에 컨택홀(175)을 형성하기 위해 자기정렬콘택(SAC) 공정을 진행하는데, 이 과정에서 식각 배리어막으로 사용되는 자기정렬콘택 질화막(150)과 트랜지스터의 캡슐레이션(capsulation)을 위해 적용하는 캡핑 질화막(160)이 분리되어 공정이 복잡해진다. 이와 같이 두 층의 질화막(150, 160)이 적용됨에 따라 컨택홀(175)을 형성하기 위한 식각 공정에서 식각해야할 대상막이 증가하여 식각 공정이 어려워지고, 기판 접합이 오픈되지 않는 문제 또는 식각 정지가 발생되어 컨택 배선 신뢰도가 저하된다. Referring to FIG. 1, a gate stack 130 is formed on a semiconductor substrate 100. The gate stack 130 includes a tunneling layer pattern 105, a floating gate pattern 110, a dielectric layer pattern 115, and a control gate pattern 127. The control gate pattern 127 has a structure in which the polysilicon layer 120 and the metal silicide layer 125 are stacked. Next, a sidewall oxide film 135, a gate spacer oxide film 140, a sealing oxide film 145, and a self alignment contact (SAC) nitride film 150 are formed on sidewalls of the gate stack 130. An interlayer insulating film 170 including a contact hole 175 is formed. Here, the interlayer insulating film 170 has a structure in which a primary insulating film 155, a capping nitride film 160, and a secondary insulating film 165 are stacked. Since the metal silicide layer 125 is formed after the gate stack 130 is formed in the nonvolatile memory device having such a structure, the silicon exposed portion of the semiconductor substrate 100 must be blocked and then the polysilicon layer 120 is exposed. This adds complexity to the process. Next, a self-aligned contact (SAC) process is performed to form the contact hole 175, which is applied to encapsulation of the transistor and the self-aligned contact layer 150 used as an etch barrier layer. The capping nitride layer 160 is separated to complicate the process. As the two layers of nitride layers 150 and 160 are applied as described above, the target layer to be etched is increased in the etching process for forming the contact hole 175, so that the etching process becomes difficult, and the substrate bonding is not opened or the etch stop is prevented. The contact wiring reliability is lowered.

한편, 캡핑 질화막(160)으로 반도체 기판(100)에 형성된 미세 트랜지스터를 캡슐레이션하지 않게 되면, 후속 공정 진행시 수소와 같은 이동성 이온(mobile ion)이 트랜지스터로 침투하는 것을 막을 수 없기 때문에 트랜지스터의 임계 전압 이하의 누설 전류가 급격히 증가됨으로써 MOS 트랜지스터의 동작 신뢰성이 크게 열화될 수 있다. 이에 따라 두 층의 질화막(150, 160)이 필요하며, 전후 공정이 복잡해진다. 또한, 컨택홀(175) 측면이 산화막 및 질화막이 다층구조로 형성되어 있어, 컨택 배선을 위한 금속막 매립 전에 시행되는 반도체 기판(100)의 노출면에 형성된 자연 산화막을 제거하기 위한 전세정(pre-cleaning) 공정에서 컨택홀(175) 측벽의 산화막만이 식각됨에 따라 컨택홀(175) 내부에 질화막으로 이루어진 돌기부(A)가 형성될 수 있다. 이러한 돌기부(A)는 후속 금속막 매립 공정을 어렵게 한다. 컨택홀(175) 내부에 증착될 배리어 금속막이 돌기부(A)에서 단절되어 후속 공정에서 금속막으로 컨택홀(175) 매립시에 보이드(void), 심(seam), 매립 중단과 같은 문제가 야기될 수 있고, 이에 따라서 컨택 저항이 급격히 상승하여 배선 신뢰도가 저하될 수 있다. 이러한 문제점으로 인하여 불휘발성 메모리 소자의 제조 공정이 복잡해지고, 트랜지스터 특성 또는 후속 배선 신뢰도가 저하될 수 있어 결과적으로 소자의 불량으로 이어지게 된다. On the other hand, if the capping nitride layer 160 does not encapsulate the fine transistor formed on the semiconductor substrate 100, the threshold of the transistor cannot be prevented because mobile ions such as hydrogen cannot be penetrated into the transistor during the subsequent process. As the leakage current below the voltage increases rapidly, the operating reliability of the MOS transistor can be greatly degraded. Accordingly, two layers of nitride films 150 and 160 are required, and the back and forth process is complicated. In addition, since the side surfaces of the contact hole 175 are formed of a multilayer structure of an oxide film and a nitride film, a pre-clean for removing a natural oxide film formed on an exposed surface of the semiconductor substrate 100 which is performed before the metal film is buried for contact wiring. As only the oxide layer of the sidewall of the contact hole 175 is etched in the cleaning process, the protrusion A made of a nitride layer may be formed in the contact hole 175. This protrusion A makes the subsequent metal film embedding process difficult. The barrier metal film to be deposited inside the contact hole 175 is disconnected from the protrusion A, causing problems such as voids, seams, and interruption of the buried material when the contact hole 175 is buried into the metal film in a subsequent process. As a result, the contact resistance may increase rapidly, thereby lowering the wiring reliability. This problem complicates the manufacturing process of the nonvolatile memory device, and may degrade the transistor characteristics or subsequent wiring reliability, resulting in a device failure.

본 발명의 일 관점에 따른 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 터널링층, 전하 저장층을 포함하는 게이트 전극을 포함하는 게이트 스택을 형성하는 단계; 상기 게이트 스택 사이를 매립하는 비정질 탄소막을 형성하는 단계; 상기 비정질 탄소막을 식각하여 상기 게이트 전극의 상부 일부를 노출시키는 단계; 상기 게이트 전극의 노출면 및 비정질 탄소막을 따라 실리사이드 금속막 및 캡핑 금속막을 형성하는 단계; 상기 반도체 기판 상에 열처리를 진행하여 상기 실리사이드 금속막과 상기 게이트 전극의 실리사이드 반응으로 금속실리사이드막을 형성하는 단계; 상기 실리사이드 반응에서 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계; 상기 비정질 탄소막을 제거하는 단계; 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 위에 캡핑막을 형성하는 단계; 상기 캡핑막 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of forming a nonvolatile memory device according to an aspect of the present invention includes forming a gate stack including a gate electrode including a tunneling layer and a charge storage layer on a semiconductor substrate; Forming an amorphous carbon film filling the gate stack; Etching the amorphous carbon film to expose a portion of the upper portion of the gate electrode; Forming a silicide metal film and a capping metal film along an exposed surface of the gate electrode and an amorphous carbon film; Performing a heat treatment on the semiconductor substrate to form a metal silicide film by a silicide reaction between the silicide metal film and the gate electrode; Removing the unreacted silicide metal film and the capping metal film in the silicide reaction; Removing the amorphous carbon film; Forming spacers on sidewalls of the gate stack; Forming a capping layer on the spacer; Forming an interlayer insulating film on the capping film; And forming a contact hole exposing the semiconductor substrate by etching the interlayer insulating layer.

본 발명의 다른 관점에 따른 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 터널링층, 전하 저장층을 포함하는 게이트 전극을 포함하는 게이트 스택을 형성하는 단계; 상기 게이트 스택 사이를 매립하는 유동성 절연막을 형성하는 단계; 상기 유동성 절연막을 리세스시키는 단계; 상기 리세스된 유동성 절연막 및 상기 게이트 스택의 노출면을 따라 실리사이드 금속막 및 캡핑 금속막을 형성하는 단계; 상기 반도체 기판 상에 열처리를 진행하여 상기 실리사이드 금속막과 상기 게이트 전극의 실리사이드 반응으로 금속실리사이드막을 형성하는 단계; 상기 실리사 이드 반응에서 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계; 상기 유동성 절연막을 제거하는 단계; 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 위에 캡핑막을 형성하는 단계; 상기 캡핑막 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. According to another aspect of the present invention, a method of forming a nonvolatile memory device includes: forming a gate stack including a gate electrode including a tunneling layer and a charge storage layer on a semiconductor substrate; Forming a flowable insulating film filling the gap between the gate stacks; Recessing the flowable insulating film; Forming a silicide metal film and a capping metal film along an exposed surface of the recessed flow insulating film and the gate stack; Performing a heat treatment on the semiconductor substrate to form a metal silicide film by a silicide reaction between the silicide metal film and the gate electrode; Removing the unreacted silicide metal film and the capping metal film in the silicide side reaction; Removing the flowable insulating film; Forming spacers on sidewalls of the gate stack; Forming a capping layer on the spacer; Forming an interlayer insulating film on the capping film; And forming a contact hole exposing the semiconductor substrate by etching the interlayer insulating layer.

본 발명의 또 다른 관점에 따른 불휘발성 메모리소자의 형성방법은, 반도체 기판 상에 터널링층, 전하 트랩층, 차폐층 및 컨트롤게이트전극을 포함하는 게이트 스택을 형성하는 단계; 상기 게이트 스택 사이를 매립하면서 상기 컨트롤게이트전극의 상부를 노출시키는 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 노출된 컨트롤게이트전극 위에 실리사이드 금속막을 형성하는 단계; 상기 실리사이드 금속막 상에 열처리 공정을 수행하여 상기 실리사이드 금속막과 접촉된 상기 컨트롤게이트전극을 금속실리사이드막으로 형성하는 단계; 및 상기 열처리 공정에서 미반응한 실리사이드 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다. According to another aspect of the present invention, a method of forming a nonvolatile memory device includes: forming a gate stack including a tunneling layer, a charge trap layer, a shielding layer, and a control gate electrode on a semiconductor substrate; Forming an interlayer insulating film exposing the top of the control gate electrode while filling the gate stack; Forming a silicide metal layer on the interlayer insulating layer and the exposed control gate electrode; Performing a heat treatment process on the silicide metal film to form the control gate electrode in contact with the silicide metal film as a metal silicide film; And removing the unreacted silicide metal film in the heat treatment process.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 2a 내지 도 2i는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 2A to 2I are views illustrating a method of manufacturing a nonvolatile memory device according to a first embodiment of the present invention.

도 2a를 참조하면, 셀 영역 및 주변회로영역을 포함하는 반도체 기판(200) 상에 터널링층(205)이 형성되어 있고, 터널링층(205) 위에 전하 저장층을 포함하는 게이트 전극(237)이 배치되어 터널링층(205) 및 게이트 전극(237)을 포함하는 게이트 스택(239)이 형성되어 있다. 다음에 전하 저장층을 포함하는 게이트 전극(237) 위에는 게이트 전극(237)을 패터닝하는 과정에서 식각 마스크로 이용한 하드마스크막 패턴(240)이 배치되어 있다. 터널링층(205)은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 전하 저장층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 터널링층(205)은 산화막으로 형성할 수 있다. 전하 저장층을 포함하는 게이트 전극(237)은 터널링층(205) 위에 형성된 전하 저장층의 종류에 따라 플로팅게이트(floating gate) 구조의 불휘발성 메모리 소자 또는 전하 트랩층(charge trap layer) 구조의 불휘발성 메모리 소자로 구분할 수 있다. 플로팅게이트 구조의 경우에는 전하 저장층을 포함하는 게이트 전극(237)은 터널링층 위에 플로팅게이트층, 유전체층 및 컨트롤게이트전극이 적층된 구조로 이루어진다. 그리고 전하 트랩층 구조의 경우의 전하 저장층을 포함하는 게이트 전극(237)은 터널링층 위에 전하 트랩층, 차폐층 및 컨트롤게이트전극이 적층된 구조로 이루어진다. 본 발명의 제1 실시예에서는 바람직한 공정 단계를 설명하기 위해 플로팅게이트 구조를 실시예로 설명하기로 한다. 다시 도 1a를 참조하면, 플로팅게이트 패턴(210)은 컨트롤게이트 패턴(235)에 인가되는 바이어스에 따라 터널링층(205)으로부터 캐리어들이 주입되어 프로그램 및 소거 동작이 진행된다. 이러한 플로팅게이트 패턴(210)은 반도체층 패턴, 예를 들어 폴리실리콘막으로 형성할 수 있다. 유전체 패 턴(230)은 플로팅게이트 패턴(210)으로부터 상부로 전하가 이동하는 것을 방지하며, 산화막(215), 질화막(220) 및 산화막(225)이 적층된 ONO(Oxide-Nitrde-Oxide) 스택 구조로 형성할 수 있다. 컨트롤게이트 패턴(235)은 반도체 기판(200)의 채널영역으로부터 전자들이나 홀들이 플로팅게이트 패턴(210) 상에 일정한 크기의 바이어스를 인가하는 역할을 한다. 다음에 게이트 전극(237) 위에 형성된 하드마스크막 패턴(240)은 실리콘산화막(SiO2)으로 이루어진다. Referring to FIG. 2A, a tunneling layer 205 is formed on a semiconductor substrate 200 including a cell region and a peripheral circuit region, and a gate electrode 237 including a charge storage layer is formed on the tunneling layer 205. A gate stack 239 is formed to include a tunneling layer 205 and a gate electrode 237. Next, a hard mask layer pattern 240 used as an etching mask is disposed on the gate electrode 237 including the charge storage layer in the process of patterning the gate electrode 237. The tunneling layer 205 serves to allow charge carriers such as electrons or holes to be tunneled and injected into the charge storage layer under a certain bias. The tunneling layer 205 may be formed of an oxide film. The gate electrode 237 including the charge storage layer may be a nonvolatile memory device having a floating gate structure or a charge trap layer structure depending on the type of the charge storage layer formed on the tunneling layer 205. It can be classified into a volatile memory device. In the floating gate structure, the gate electrode 237 including the charge storage layer has a structure in which a floating gate layer, a dielectric layer, and a control gate electrode are stacked on the tunneling layer. The gate electrode 237 including the charge storage layer in the case of the charge trap layer structure has a structure in which a charge trap layer, a shielding layer, and a control gate electrode are stacked on the tunneling layer. In the first embodiment of the present invention, a floating gate structure will be described as an embodiment to explain preferred process steps. Referring back to FIG. 1A, the floating gate pattern 210 is injected with carriers from the tunneling layer 205 according to a bias applied to the control gate pattern 235 to perform program and erase operations. The floating gate pattern 210 may be formed of a semiconductor layer pattern, for example, a polysilicon layer. The dielectric pattern 230 prevents charge from moving upward from the floating gate pattern 210, and forms an oxide-nitride-oxide (ONO) stack in which an oxide layer 215, a nitride layer 220, and an oxide layer 225 are stacked. It can be formed into a structure. The control gate pattern 235 serves to apply a certain magnitude of bias to the floating gate pattern 210 by electrons or holes from the channel region of the semiconductor substrate 200. Next, the hard mask layer pattern 240 formed on the gate electrode 237 is formed of a silicon oxide layer (SiO 2 ).

도 2b를 참조하면, 반도체 기판(200) 상에 산화 공정을 진행하여 게이트 전극(237)의 측벽에 측벽 산화막(245)을 10Å 내지 70Å의 두께로 형성한다. 측벽 산화막(245)은 하드마스크막 패턴(240)을 식각마스크로 한 식각 공정을 진행하는 과정에서 플로팅게이트 패턴(210) 및 컨트롤게이트 패턴(235) 측벽에 유발된 손상을 보상하는 역할을 한다. 이러한 측벽 산화막(245)은 산소(O2) 가스를 공급하여 진행하는 건식산화방법, 수소(H2) 가스 및 산소(O2) 가스를 공급하여 생성된 산소 라디칼을 공급하여 진행하는 라디칼산화방법 또는 산소(O2) 플라즈마를 형성하여 진행하는 산화방법으로 형성할 수 있다. 다음에 반도체 기판(200) 상에 게이트 스택(239)을 모두 매립하는 비정질 탄소막(250)을 형성한다. 비정질 탄소막(250)은 스핀 코팅(spin coating) 방법으로 도포하여 형성할 수 있다. 구체적으로, 반도체 기판(200) 상에 하이드로 카본 폴리머(hydro-carbon polymer) 용액을 스핀 코팅(spin-coating) 방법으로 도포한다. 다음에 상압에서 100℃ 내지 300℃ 온도의 대기 또는 질소(N2) 분위기에서 베이크 플레이트(bake plate) 또는 오븐에서 가열하는 베이크(bake) 공정을 진행하여 하이드로 카본 폴리머 용액 내에 잔류하는 솔벤트(solvent)를 배출시킨다. 다음에 100mTorr 내지 760mTorr의 압력과 300℃ 내지 500℃의 온도의 질소 분위기의 퍼니스(furnace)에서 열처리하여 경화시켜 비정질 탄소막(250)을 형성한다. Referring to FIG. 2B, an oxidation process is performed on the semiconductor substrate 200 to form a sidewall oxide film 245 on the sidewall of the gate electrode 237 to a thickness of 10 kPa to 70 kPa. The sidewall oxide layer 245 compensates for damage caused to sidewalls of the floating gate pattern 210 and the control gate pattern 235 during an etching process using the hard mask layer pattern 240 as an etching mask. The sidewall oxide 245 is a radical oxidation to proceed to oxygen (O 2) dry oxidation to proceed to the gas, hydrogen (H 2) gas and oxygen (O 2) supplied to the oxygen radical is generated by the gas supply Alternatively, the oxygen (O 2 ) plasma may be formed by an oxidation method that proceeds. Next, an amorphous carbon film 250 filling all of the gate stacks 239 is formed on the semiconductor substrate 200. The amorphous carbon film 250 may be formed by applying a spin coating method. Specifically, a hydro-carbon polymer solution is applied onto the semiconductor substrate 200 by spin-coating. Next, a solvent which remains in the hydrocarbon polymer solution is subjected to a bake process which is heated in a bake plate or an oven in an atmospheric or nitrogen (N 2 ) atmosphere at a temperature of 100 ° C. to 300 ° C. at atmospheric pressure. Discharge it. Next, an amorphous carbon film 250 is formed by heat-treating and curing in a furnace in a nitrogen atmosphere at a pressure of 100 mTorr to 760 mTorr and a temperature of 300 ° C to 500 ° C.

도 2c를 참조하면, 비정질 탄소막(250) 상에 식각 공정을 진행하여 하드마스크막 패턴(240)을 노출시킨다. 식각 공정은 비정질 탄소막(250)을 표면으로부터 소정 깊이만큼 식각하여 측벽 산화막(245)이 노출되는 시점에서 중지할 수 있다. Referring to FIG. 2C, an etching process is performed on the amorphous carbon film 250 to expose the hard mask film pattern 240. The etching process may stop the amorphous carbon film 250 by etching the surface of the amorphous carbon film 250 by a predetermined depth from the time when the sidewall oxide film 245 is exposed.

도 2d를 참조하면, 노출된 하드마스크막 패턴(240)을 식각하여 컨트롤게이트 패턴(235)의 측벽을 덮고 있는 측벽 산화막(245) 일부를 노출시킨다. 구체적으로, 반도체 기판(200) 상에 식각 소스를 공급하여 노출된 하드마스크막 패턴(240)을 제거한다. 식각 공정은 실리콘산화막(SiO2)을 포함하는 하드마스크막 패턴(240)을 식각할 수 있는 식각 소스를 공급하여 진행한다. 그러면 하드마스크막 패턴(240)이 제거되면서 하부의 컨트롤게이트 패턴(235) 상부 표면 및 측벽 산화막(245) 일부가 노출된다. 여기서 실리콘산화막과 식각 선택비를 갖는 비정질 탄소막(250)에 의해 식각 속도가 제어되면서 컨트롤게이트 패턴(235)의 상부 및 측벽 일부는 노출되는 반면, 게이트 스택(239)을 매립하고 있는 비정질 탄소막(250)에 의해 반도체 기판(200)의 표면은 차단된다. 다음에 하드마스크막 패턴(240)을 제거하면서 노출된 컨트롤게이트 패턴(235) 상부의 자연 산화막을 제거하는 세정공정을 진행한다. 세 정공정은 희석된 불산(HF)용액 또는 희석된 불화암모니아(NH4F) 용액을 이용하는 습식세정방법으로 진행하거나, 불화수소(HF)가스, 불화암모니아(NH4F) 플라즈마 또는 증기(vapor)를 이용하는 건식세정방법으로 진행할 수 있다.Referring to FIG. 2D, the exposed hard mask layer pattern 240 is etched to expose a portion of the sidewall oxide layer 245 covering the sidewall of the control gate pattern 235. In detail, the exposed hard mask layer pattern 240 is removed by supplying an etching source on the semiconductor substrate 200. The etching process is performed by supplying an etching source capable of etching the hard mask layer pattern 240 including the silicon oxide layer (SiO 2 ). Then, the hard mask layer pattern 240 is removed, and the upper surface of the lower control gate pattern 235 and a portion of the sidewall oxide layer 245 are exposed. Here, while the etching rate is controlled by the amorphous carbon film 250 having the silicon oxide film and the etching selectivity, a portion of the top and sidewalls of the control gate pattern 235 are exposed, while the amorphous carbon film 250 filling the gate stack 239 is exposed. ), The surface of the semiconductor substrate 200 is blocked. Next, while removing the hard mask pattern 240, a cleaning process of removing the natural oxide layer on the exposed control gate pattern 235 is performed. The cleaning process may be performed by a wet cleaning method using a diluted hydrofluoric acid (HF) solution or a diluted ammonia fluoride (NH 4 F) solution, or a hydrogen fluoride (HF) gas, ammonia fluoride (NH 4 F) plasma or vapor. You can proceed with the dry cleaning method using).

도 2e를 참조하면, 컨트롤게이트 패턴(235)의 노출면 및 비정질 탄소막(250)을 따라 연장하여 실리사이드 금속막(255)과 캡핑 금속막(260)을 증착한다. 구체적으로, 반도체 기판(200) 상에 전세정(precleaning)을 진행하여 상부 및 측벽 일부가 노출된 컨트롤게이트 패턴(235) 상에 생성된 자연 산화막 또는 불순물을 제거한다. 전세정은 희석된 불산(HF)용액 또는 희석된 불화암모니아(NH4F) 용액을 이용하는 습식세정방법으로 진행하거나, 불화수소(HF)가스, 불화암모니아(NH4F) 플라즈마 또는 증기(vapor)를 이용하는 건식세정방법으로 진행할 수 있다. 계속해서 비정질 탄소막(250) 및 컨트롤게이트 패턴(235) 위에 실리사이드 금속막(255)을 스퍼터링(sputtering)방법 또는 화학기상증착(CVD; Chemical Vapor Deposition)방법으로 형성한다. 여기서 실리사이드 금속막(255)은 종래에 적용하였던 텅스텐실리사이드(WSix)막 대신에 코발트(Co), 니켈(Ni), 플라티나니켈(NiPt), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성한다. 이 경우, 실리사이드 금속막(255)은 후속 형성될 금속실리사이드막의 두께를 고려하여 30Å 내지 400Å의 두께로 형성한다. 다음에 실리사이드 금속막(255) 위에 캡핑 금속막(260)을 스퍼터링 방식 또는 화학기상증착(CVD)방식으로 형성한다. 캡핑 금속막(260)은 티타늄나이트라이드막(TiN), 탄탈륨나이트라이드막(TaN) 및 텅스텐나이 트라이드막(WN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성한다. 이 경우, 캡핑 금속막(260)은 50Å 내지 500Å의 두께로 형성한다. Referring to FIG. 2E, the silicide metal layer 255 and the capping metal layer 260 are deposited to extend along the exposed surface of the control gate pattern 235 and the amorphous carbon layer 250. Specifically, pre-cleaning is performed on the semiconductor substrate 200 to remove the native oxide film or impurities formed on the control gate pattern 235 having the upper and sidewall portions thereof exposed. Pre-cleaning may be carried out by a wet cleaning method using a diluted hydrofluoric acid (HF) solution or a diluted ammonia fluoride (NH 4 F) solution, or the hydrogen fluoride (HF) gas, ammonia fluoride (NH 4 F) plasma or vapor. Proceed with the dry cleaning method used. Subsequently, the silicide metal film 255 is formed on the amorphous carbon film 250 and the control gate pattern 235 by a sputtering method or a chemical vapor deposition (CVD) method. Here, the silicide metal film 255 is one in the group consisting of cobalt (Co), nickel (Ni), platinum nickel (NiPt), tantalum (Ta), and titanium (Ti) instead of the conventionally applied tungsten silicide (WSix) film. The above substances are selected and formed. In this case, the silicide metal film 255 is formed to have a thickness of 30 kPa to 400 kPa in consideration of the thickness of the metal silicide film to be subsequently formed. Next, the capping metal film 260 is formed on the silicide metal film 255 by sputtering or chemical vapor deposition (CVD). The capping metal film 260 is formed by selecting one or more materials from the group consisting of a titanium nitride film TiN, a tantalum nitride film TaN, and a tungsten nitride tridide film WN. In this case, the capping metal film 260 is formed to a thickness of 50 kPa to 500 kPa.

도 2f를 참조하면, 캡핑 금속막(260, 도 2e 참조) 및 실리사이드 금속막(255, 도 2e 참조) 상에 저온의 열처리 공정을 진행하여 금속실리사이드막(265)을 형성한다. 저온의 열처리 공정은 10mTorr 내지 760mTorr의 압력과 150℃ 내지 400℃의 저온의 질소 분위기에서 급속열처리(RTA; Rapid Thermal Annealing) 방식으로 10초 내지 120초 동안 진행한다. 그러면 실리사이드 금속막(255)과 접촉된 컨트롤게이트 패턴(235)의 폴리실리콘 사이에 화학 반응이 나타나면서 컨트롤게이트 패턴(235)의 상부 일부가 금속실리사이드막(265)으로 형성된다. 금속실리사이드막(265)은 캡핑 금속막(260) 및 실리사이드 금속막(255)을 이루고 있는 금속 물질에 따라 형성되며, 예컨대 CoSix, NiSix, TaSix 또는 TiSix이 형성된다. 다음에 실리사이드 반응에서 미반응한 실리사이드 금속막과 캡핑 금속막을 식각하여 제거한다. 실리사이드 반응에서 미반응한 실리사이드 금속막과 캡핑 금속막은 희석된 황산 용액 또는 과산화수소수가 함유된 용액으로 식각할 수 있다. 다음에 후속 공정으로 금속실리사이드막(265)이 형성된 반도체 기판(200) 상에 고온의 열처리 공정을 진행하여 금속실리사이드막(265)의 미세 구조를 안정화시킨다. 고온의 열처리 공정은 10mTorr 내지 760mTorr의 압력과 400℃ 내지 800℃의 고온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행한다. 금속실리사이드막(265)은 텅스텐실리사이드막보다 저항이 낮고, 폴리실리콘막으로 이루어진 컨트롤게이트 패턴(235)과 실리사이드 금속막(255)의 실리사이드(silicide) 반응으로 형성됨에 따라 과다하게 산화되는 문제를 차단할 수 있다. Referring to FIG. 2F, a low temperature heat treatment process is performed on the capping metal film 260 (see FIG. 2E) and the silicide metal film 255 (see FIG. 2E) to form the metal silicide film 265. The low temperature heat treatment process is carried out for 10 seconds to 120 seconds in a rapid thermal annealing (RTA) method under a pressure of 10mTorr to 760mTorr and a nitrogen atmosphere of 150 ℃ to 400 ℃ low temperature. Then, a chemical reaction occurs between the polysilicon of the control gate pattern 235 in contact with the silicide metal layer 255, and a part of the upper portion of the control gate pattern 235 is formed of the metal silicide layer 265. The metal silicide film 265 is formed according to the metal material forming the capping metal film 260 and the silicide metal film 255, for example, CoSix, NiSix, TaSix, or TiSix. Next, the silicide metal film and the capping metal film unreacted in the silicide reaction are etched and removed. The unreacted silicide metal film and the capping metal film in the silicide reaction may be etched with a diluted sulfuric acid solution or a solution containing hydrogen peroxide water. Next, a high temperature heat treatment process is performed on the semiconductor substrate 200 on which the metal silicide film 265 is formed in a subsequent process to stabilize the microstructure of the metal silicide film 265. The high temperature heat treatment process is carried out for 10 seconds to 120 seconds in a rapid heat treatment (RTA) method under a pressure of 10mTorr to 760mTorr and a high temperature nitrogen atmosphere of 400 ℃ to 800 ℃. The metal silicide layer 265 has a lower resistance than the tungsten silicide layer, and may be prevented from being excessively oxidized due to the silicide reaction between the control gate pattern 235 made of the polysilicon layer and the silicide metal layer 255. Can be.

도 2g를 참조하면, 게이트 스택(239) 사이를 매립하고 있는 비정질 탄소막(250)을 제거한다. 비정질 탄소막(250)은 산소(O2) 플라즈마에 노출시켜 제거할 수 있다. 산소 플라즈마는 비정질 탄소막(250)을 선택적으로 제거하며, 다른 막에는 영향을 미치지 않는다.Referring to FIG. 2G, the amorphous carbon film 250 buried between the gate stacks 239 is removed. The amorphous carbon film 250 may be removed by exposing to an oxygen (O 2 ) plasma. The oxygen plasma selectively removes the amorphous carbon film 250 and does not affect other films.

도 2h를 참조하면, 게이트 스택(239) 상에 스페이서(280)를 형성한다. 스페이서(280)는 셀 영역의 게이트 스택(239)은 모두 덮으면서 주변회로영역의 반도체 기판(200)을 선택적으로 노출하게 게이트 스택(239)의 측벽을 덮는 게이트 스페이서 산화막(270)을 포함한다. 또한, 스페이서(280)는 게이트 스페이서 산화막(270) 위에 형성된 실링 산화막(275)을 포함하여 형성한다. 다음에 스페이서(280) 위에 캡핑막(285)을 형성한다. 캡핑막(285)은 후속 진행할 SAC(Self-Aligned Contac) 공정에서 식각 배리어 역할 및 트랜지스터를 캡슐레이션하는 역할을 하며, 실리콘나이트라이드막(Si3N4)으로 형성한다. 이 경우, 자기정렬콘택 나이트라이드막 및 캡핑 질화막의 두층으로 형성하는 대신에, 캡핑막(285)을 식각 배리어 및 트랜지스터의 캡슐레이션으로 동시에 적용함에 따라 공정 단계를 감소시킬 수 있다. Referring to FIG. 2H, a spacer 280 is formed on the gate stack 239. The spacer 280 includes a gate spacer oxide layer 270 covering sidewalls of the gate stack 239 to selectively expose the semiconductor substrate 200 in the peripheral circuit region while covering the gate stack 239 in the cell region. In addition, the spacer 280 may include a sealing oxide film 275 formed on the gate spacer oxide film 270. Next, a capping film 285 is formed on the spacer 280. The capping layer 285 serves as an etch barrier and encapsulates the transistor in a subsequent self-aligned contac (SAC) process, and is formed of a silicon nitride layer (Si 3 N 4 ). In this case, instead of forming two layers of the self-aligned contact nitride film and the capping nitride film, the process step can be reduced by simultaneously applying the capping film 285 to the encapsulation of the etching barrier and the transistor.

도 2i를 참조하면, 캡핑막(285) 상에 주변회로영역의 컨택홀(295)을 포함하는 층간절연막(290)을 형성한다. 구체적으로, 캡핑막(285) 상에 게이트 스택(239)을 모두 매립하여 트랜지스터 어레이 간의 간극을 매립하는 층간절연막(290)을 형성한다. 층간절연막(290)은 실리콘옥사이드막으로 형성한다. 다음에 평탄화 공정을 진행하여 표면을 연마한다. 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법 또는 에치백 공정으로 진행할 수 있다. 다음에 층간절연막(290)을 선택적으로 식각하여 주변회로영역 내에 컨택홀(295)을 형성한다. 컨택홀(295)을 형성하는 과정에서 스페이서막, 자기정렬콘택 질화막 및 캡핑 질화막을 식각하는 대신에 캡핑막(285) 및 스페이서막(280)만 식각하면 되므로 종래 공정에 비해 공정이 용이해진다. 또한, 컨택홀(295)을 형성한 다음 후속 진행할 세정 공정에서 돌기부(A, 도 1 참조)가 발생되지 않아 후속 금속막 증착에 의한 컨택 매립 공정이 현저하게 용이해지는 장점이 있다. Referring to FIG. 2I, an interlayer insulating film 290 including a contact hole 295 in the peripheral circuit region is formed on the capping film 285. In detail, the gate stack 239 is buried on the capping film 285 to form an interlayer insulating film 290 filling a gap between the transistor arrays. The interlayer insulating film 290 is formed of a silicon oxide film. Next, the planarization process is performed to polish the surface. The planarization process may be performed by a chemical mechanical polishing (CMP) method or an etch back process. Next, the interlayer insulating layer 290 is selectively etched to form a contact hole 295 in the peripheral circuit region. Instead of etching the spacer film, the self-aligned contact nitride film, and the capping nitride film in the process of forming the contact hole 295, only the capping film 285 and the spacer film 280 need to be etched, thereby making the process easier. In addition, since the protrusion A (see FIG. 1) does not occur in the subsequent cleaning process after the contact hole 295 is formed, the contact filling process by the subsequent metal film deposition may be remarkably facilitated.

도 3a 내지 도 3l은 본 발명의 제2 실시예에 따른 실리사이드 반응을 이용한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 3A to 3L are views illustrating a method of manufacturing a nonvolatile memory device using a silicide reaction according to a second embodiment of the present invention.

도 3a를 참조하면, 셀 영역 및 주변회로영역을 포함하는 반도체 기판(300) 상에 게이트 스택(339)을 형성한다. 게이트 스택(339)은 터널링층(305), 전하 저장층을 포함하는 게이트전극(337) 및 하드마스크막 패턴(340)이 적층된 구조로 이루어진다. 터널링층(305)은 산화막으로 형성할 수 있다. 전하 저장층을 포함하는 게이트 전극(337)은 터널링층(305) 위에 형성된 전하 저장층의 종류에 따라 플로팅게이트 구조의 불휘발성 메모리 소자 또는 전하 트랩층 구조의 불휘발성 메모리 소자로 구분된다. 본 발명의 제2 실시예에서는 바람직한 공정 단계를 설명하기 위해 플로팅게이트 구조를 실시예로 설명하기로 한다. 다시 도 3a를 참조하면, 플로팅게이트 패턴(310) 및 컨트롤게이트 패턴(335)은 반도체층, 예를 들어 폴리실리콘막으로 형성할 수 있다. 플로팅게이트 패턴(310)과 컨트롤게이트 패턴(335) 사이에 배치된 유전체 패턴(330)은 산화막(315), 질화막(320) 및 산화막(325)이 적층된 ONO(Oxide-Nitrde-Oxide) 스택 구조로 형성할 수 있다. 하드마스크막 패턴(340)은 후속 진행할 식각 공정에서 하부막을 보호하며, 실리콘나이트라이드(SiN)막으로 형성한다. Referring to FIG. 3A, a gate stack 339 is formed on a semiconductor substrate 300 including a cell region and a peripheral circuit region. The gate stack 339 has a structure in which a tunneling layer 305, a gate electrode 337 including a charge storage layer, and a hard mask layer pattern 340 are stacked. The tunneling layer 305 may be formed of an oxide film. The gate electrode 337 including the charge storage layer is divided into a nonvolatile memory device having a floating gate structure or a nonvolatile memory device having a charge trap layer structure according to the type of the charge storage layer formed on the tunneling layer 305. In the second embodiment of the present invention, a floating gate structure will be described as an embodiment to explain preferred process steps. Referring back to FIG. 3A, the floating gate pattern 310 and the control gate pattern 335 may be formed of a semiconductor layer, for example, a polysilicon layer. The dielectric pattern 330 disposed between the floating gate pattern 310 and the control gate pattern 335 has an oxide-nitride-oxide (ONO) stack structure in which an oxide layer 315, a nitride layer 320, and an oxide layer 325 are stacked. It can be formed as. The hard mask layer pattern 340 may be formed of a silicon nitride (SiN) layer to protect the lower layer during the subsequent etching process.

도 3b를 참조하면, 반도체 기판(300) 상에 산화 공정을 진행하여 게이트 전극(337)의 측벽에 측벽 산화막(345)을 10Å 내지 70Å의 두께로 형성한다. 측벽 산화막(345)은 하드마스크막 패턴(340)을 식각마스크로 한 식각 공정을 진행하는 과정에서 플로팅게이트 패턴(310) 및 컨트롤게이트 패턴(335) 측벽에 유발된 손상을 보상하는 역할을 한다. 이러한 측벽 산화막(345)은 산소(O2) 가스를 공급하여 진행하는 건식산화방법, 수소(H2) 가스 및 산소(O2) 가스를 공급하여 생성된 산소 라디칼을 공급하여 진행하는 라디칼산화방법 또는 산소(O2) 플라즈마를 형성하여 진행하는 산화방법으로 형성할 수 있다.Referring to FIG. 3B, an oxidation process is performed on the semiconductor substrate 300 to form a sidewall oxide film 345 on the sidewall of the gate electrode 337 to a thickness of 10 kPa to 70 kPa. The sidewall oxide layer 345 compensates for damage caused to sidewalls of the floating gate pattern 310 and the control gate pattern 335 during the etching process using the hard mask layer pattern 340 as an etch mask. The side wall oxide film 345, the radical oxidation method to proceed with oxygen (O 2) dry oxidation to proceed to the gas, hydrogen (H 2) gas and oxygen (O 2) supplied to the oxygen radical is generated by the gas supply Alternatively, the oxygen (O 2 ) plasma may be formed by an oxidation method that proceeds.

도 3c를 참조하면, 반도체 기판(300) 상에 게이트 스택(339)을 모두 매립하 스핀 온 글래스막(SOG; Spin On Glass, 350)을 형성한다. 스핀 온 글래스막(350)은 포스포러스(P; Phosphorus)가 도핑된 실리케이트(Silicate) 또는 포스포러스가 첨가된 HSQ(Hydrosilsesquoxane) 용액을 스핀 코팅(spin coating) 방법으로 도포하여 형성한다. 계속해서 도포된 스핀 온 글래스막 상에 50℃ 내지 150℃의 온도의 베이크 플레이트(bake plate) 또는 오븐(oven)에서 열처리를 진행하여 막 내에 잔류하 는 솔벤트(solvent)를 배출시킨다. 다음에 200℃ 내지 300℃의 온도와 100mTorr 내지 200Torr의 압력에서 질소(N2) 분위기의 열 퍼니스(thermal furnace)에서 열처리하여 경화시킴으로써 스핀 온 글래스막(350)을 형성한다. 이와 같이 포스포러스가 도핑된 스핀 온 글래스막(350)은 불산 또는 인산 함유 용액에서 식각속도가 매우 증가하여 산화막 또는 실리사이드막과 대비하여 적어도 20배 빠른 식각 선택비를 갖는다. 여기서 스핀 온 글래스막(350)에 도핑된 포스포러스(P)는 10wt% 내지 30wt%의 농도를 유지한다. Referring to FIG. 3C, a spin on glass (SOG) 350 is formed on the semiconductor substrate 300 by filling the gate stack 339. The spin on glass film 350 is formed by applying a spin coating method to a silicate doped with phosphorus (P) or a hydrosilsesquoxane (HSQ) solution containing phosphorus. Subsequently, heat treatment is performed in a bake plate or oven at a temperature of 50 ° C. to 150 ° C. on the applied spin-on glass film to discharge solvent remaining in the film. Next, the spin-on glass film 350 is formed by curing by heat treatment in a thermal furnace in a nitrogen (N 2 ) atmosphere at a temperature of 200 ° C. to 300 ° C. and a pressure of 100 mTorr to 200 Torr. As such, the spin-on glass film doped with phosphorus has a very high etching rate in a hydrofluoric acid or phosphoric acid-containing solution, and thus has an etching selectivity at least 20 times faster than that of an oxide film or a silicide film. The phosphor P doped in the spin on glass film 350 maintains a concentration of 10 wt% to 30 wt%.

도 3d를 참조하면, 스핀 온 글래스막(350) 상에 평탄화 공정을 진행하여 하드마스크막 패턴(340)의 표면을 노출시킨다. 평탄화 공정은 화학적기계적연마(CMP) 방법으로 진행할 수 있다. Referring to FIG. 3D, a planarization process is performed on the spin on glass film 350 to expose the surface of the hard mask film pattern 340. The planarization process can be carried out by chemical mechanical polishing (CMP) method.

도 3e를 참조하면, 노출된 하드마스크막 패턴(340)을 식각하여 컨트롤게이트 패턴(335)층 및 컨트롤게이트 패턴(335)의 측벽을 덮고 있는 측벽 산화막(345)의 일부를 노출시킨다. 하드마스크막 패턴(340)은 실리콘나이트라이드막을 식각할 수 있는 식각 용액, 예컨대 인산(H3PO4) 함유 용액으로 제거할 수 있다. 이러한 인산 함유 용액으로 하드마스크막 패턴(340)을 식각하는 과정에서 스핀 온 글래스막(350)도 다소 리세스되어 컨트롤게이트 패턴(335)의 상부 일부는 노출되는 반면, 반도체 기판(300)의 소스/드레인 접합 부위 및 플로팅게이트 패턴(310)은 스핀 온 글래스막(350)에 의해 매립되어 노출되지 않는다.Referring to FIG. 3E, the exposed hard mask layer pattern 340 is etched to expose a portion of the sidewall oxide layer 345 covering the sidewalls of the control gate pattern 335 layer and the control gate pattern 335. The hard mask layer pattern 340 may be removed using an etching solution capable of etching the silicon nitride layer, for example, a solution containing phosphoric acid (H 3 PO 4 ). During the etching of the hard mask layer pattern 340 with the phosphoric acid-containing solution, the spin-on glass layer 350 is also slightly recessed so that the upper portion of the control gate pattern 335 is exposed, while the source of the semiconductor substrate 300 is exposed. The drain junction region and the floating gate pattern 310 are buried by the spin on glass film 350 and are not exposed.

도 3f를 참조하면, 하드마스크막 패턴(340)을 제거하면서 노출된 컨트롤게이 트 패턴(335) 상부의 자연 산화막을 제거하는 세정 공정을 진행한다. 세정 공정은 산화막을 식각할 수 있는 세정 용액, 예를 들어 물에 희석된 불산(HF)함유 세정 용액 또는 불화암모늄(NH4F) 함유 세정 용액으로 진행한다. 이 경우, 노출된 측벽 산화막(345)은 다소 리세스되는 반면, 습식 식각 속도가 산화막 또는 실리사이드막과 대비하여 적어도 20배 빠른 식각 선택비를 갖는 포스포러스가 도핑된 스핀 온 글래스막(350)은 표면으로부터 소정 깊이(d)만큼 리세스된다. Referring to FIG. 3F, while removing the hard mask pattern 340, a cleaning process of removing the natural oxide layer on the exposed control gate pattern 335 is performed. The cleaning process proceeds with a cleaning solution capable of etching the oxide film, for example, a cleaning solution containing hydrofluoric acid (HF) diluted with water or a cleaning solution containing ammonium fluoride (NH 4 F). In this case, the exposed sidewall oxide layer 345 is slightly recessed, whereas the phosphor-doped spin-on-glass layer 350 having an etching selectivity at which the wet etching rate is at least 20 times faster than that of the oxide layer or the silicide layer is formed. It is recessed by a predetermined depth d from the surface.

도 3g를 참조하면, 컨트롤게이트 패턴(335), 측벽산화막(345) 및 스핀 온 글래스막(350)의 노출면을 따라 연장하여 실리사이드 금속막(355)과 캡핑 금속막(360)을 증착한다. 실리사이드 금속막(355) 및 캡핑 금속막(360)은 스퍼터링 방식 또는 화학기상증착(CVD)방식으로 형성한다. 여기서 실리사이드 금속막(355)은 종래에 실리사이드 금속막으로 적용하였던 텅스텐실리사이드(WSix)막 대신에 코발트(Co), 니켈(Ni), 플라티나니켈(NiPt), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성한다. 이 경우, 실리사이드 금속막(355)은 후에 형성될 금속실리사이드막의 두께를 고려하여 30Å 내지 400Å의 두께로 형성한다. 캡핑 금속막(360)은 티타늄나이트라이드막(TiN), 탄탈륨나이트라이드막(TaN) 및 텅스텐나이트라이드막(WN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성한다. 이 경우, 캡핑 금속막(360)은 50Å 내지 500Å의 두께로 형성한다. 종래의 경우, 텅스텐실리사이드막을 게이트 전극 물질로써 적용하여 왔으나, 텅스텐실리사이드막의 저항이 커 사용 한계에 도달하게 되었다. 이에 따라 텅 스텐실리사이드막 대신에 다른 금속 전극, 예를 들어 텅스텐막, 티타늄나이트라이드막 또는 탄탈륨나이트라이드막을 적용하는 방법이 제안되었으나, 금속 전극 물질은 게이트 스택의 측벽을 재산화시키는 과정에서 과다하게 산화되는 문제가 있고, 이를 억제하기 위해서는 공정이 복잡해지는 문제가 있다. Referring to FIG. 3G, the silicide metal layer 355 and the capping metal layer 360 may be deposited by extending along the exposed surfaces of the control gate pattern 335, the sidewall oxide layer 345, and the spin on glass layer 350. The silicide metal film 355 and the capping metal film 360 are formed by sputtering or chemical vapor deposition (CVD). The silicide metal film 355 is formed of cobalt (Co), nickel (Ni), platinum nickel (NiPt), tantalum (Ta), and titanium (Ti) instead of the tungsten silicide (WSix) film that has been conventionally applied as a silicide metal film. One or more materials are selected and formed from the group consisting of: In this case, the silicide metal film 355 is formed to a thickness of 30 kPa to 400 kPa in consideration of the thickness of the metal silicide film to be formed later. The capping metal film 360 is formed by selecting one or more materials from the group consisting of a titanium nitride film TiN, a tantalum nitride film TaN, and a tungsten nitride film WN. In this case, the capping metal film 360 is formed to a thickness of 50 kPa to 500 kPa. In the conventional case, a tungsten silicide film has been applied as a gate electrode material, but the resistance of the tungsten silicide film is large and the use limit is reached. Accordingly, a method of applying another metal electrode, for example, a tungsten film, a titanium nitride film or a tantalum nitride film, in place of the tungsten silicide film has been proposed, but the metal electrode material is excessively oxidized in the process of reoxidizing the sidewall of the gate stack. There is a problem that the process is complicated to suppress this.

도 3h를 참조하면, 캡핑 금속막(360, 도 3g 참조) 및 실리사이드 금속막(355, 도 3g 참조) 상에 저온의 열처리 공정을 진행한다. 그러면 실리사이드 금속막(355)과 접촉된 컨트롤게이트 패턴(335)의 폴리실리콘 사이에 화학 반응이 나타나면서 금속실리사이드막(365)이 형성된다. 여기서 캡핑 금속막(360) 및 실리사이드 금속막(355) 상에 진행하는 열처리 공정은 10mTorr 내지 760mTorr의 압력과 150℃ 내지 400℃의 저온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행한다. 그러면 실리사이드 금속막(355)과 접촉된 컨트롤게이트 패턴(335)의 상부 일부가 금속실리사이드막(365), 예컨대 CoSix, NiSix, TaSix 또는 TiSix으로 형성된다. 다음에 실리사이드 미반응 금속막과 캡핑 금속막(360)을 식각하여 제거한다. 실리사이드 미반응 금속막과 캡핑 금속막(360)은 희석된 황산 용액 또는 과산화수소수가 함유된 용액으로 식각할 수 있다. Referring to FIG. 3H, a low temperature heat treatment process is performed on the capping metal film 360 (see FIG. 3G) and the silicide metal film 355 (see FIG. 3G). As a result, a chemical reaction occurs between the polysilicon of the control gate pattern 335 in contact with the silicide metal layer 355 to form the metal silicide layer 365. Herein, the heat treatment process performed on the capping metal film 360 and the silicide metal film 355 may be performed in a rapid heat treatment (RTA) method at a pressure of 10 mTorr to 760 mTorr and a low temperature nitrogen atmosphere at 150 ° C to 400 ° C for 10 seconds to 120 seconds. Proceed. The upper portion of the control gate pattern 335 in contact with the silicide metal layer 355 is formed of the metal silicide layer 365, for example, CoSix, NiSix, TaSix, or TiSix. Next, the silicide unreacted metal film and the capping metal film 360 are etched and removed. The silicide unreacted metal film and the capping metal film 360 may be etched with a diluted sulfuric acid solution or a solution containing hydrogen peroxide water.

도 3i를 참조하면, 금속실리사이드막(365)이 형성된 반도체 기판(300) 상에 고온의 열처리 공정을 진행하여 금속실리사이드막(365)의 미세 구조를 안정화시킨다. 고온의 열처리 공정은 10mTorr 내지 760mTorr의 압력과 400℃ 내지 800℃의 고온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행한다. 다음에 전면 건식 식각을 진행하여 스핀 온 글래스막(350) 및 측벽산화막(345)을 리세스시킨다. 스핀 온 글래스막(350)을 리세스시키는 과정에서 금속실리사이드막(365)의 손실은 거의 발생하지 않는다. 리세스 공정은 측벽산화막(345)은 터널링층(305)의 높이보다 높게 유지시키는 범위에서 진행하는 것이 바람직하다.Referring to FIG. 3I, the microstructure of the metal silicide layer 365 is stabilized by performing a high temperature heat treatment process on the semiconductor substrate 300 on which the metal silicide layer 365 is formed. The high temperature heat treatment process is carried out for 10 seconds to 120 seconds in a rapid heat treatment (RTA) method under a pressure of 10mTorr to 760mTorr and a high temperature nitrogen atmosphere of 400 ℃ to 800 ℃. Next, the entire surface etching process is performed to recess the spin-on glass film 350 and the sidewall oxide film 345. In the process of recessing the spin on glass film 350, the loss of the metal silicide film 365 hardly occurs. The recess process is preferably performed in a range in which the sidewall oxide film 345 is kept higher than the height of the tunneling layer 305.

도 3j를 참조하면, 추가 세정 공정을 진행하여 게이트 스택(339) 사이에 잔류하는 스핀 온 글래스막(350)을 제거한다. 추가 세정 공정은 물에 100:1 부피비로 희석된 불산(HF)함유 세정 용액 또는 불화암모늄(NH4F) 함유 세정 용액으로 20초 이내로 진행한다. 스핀 온 글래스막(350)은 리세스 공정으로 높이가 낮아진 상태이고, 또한 산화막 대비 식각 속도가 높기 때문에 20초 이내의 짧은 세정 시간에도 제거가 용이하다. 이 경우, 측벽산화막(345)과 금속실리사이드막(365)의 손실은 100Å 이내로 억제된다.Referring to FIG. 3J, an additional cleaning process may be performed to remove the spin on glass film 350 remaining between the gate stacks 339. The further cleaning process proceeds within 20 seconds with a cleaning solution containing hydrofluoric acid (HF) diluted with water in a 100: 1 volume ratio or a cleaning solution containing ammonium fluoride (NH 4 F). The spin-on glass film 350 is in a state where the height is lowered by the recess process and the etching speed is higher than that of the oxide film. In this case, the loss of the sidewall oxide film 345 and the metal silicide film 365 is suppressed to within 100 GPa.

도 3k를 참조하면, 게이트 스택(339) 상에 스페이서막(380)을 형성한다. 스페이서막(380)은 셀 영역의 게이트 스택(339)은 모두 덮으면서 주변회로영역의 반도체 기판(300)을 선택적으로 노출하게 게이트 스택(339)의 측벽을 덮는 게이트 스페이서 산화막(370)을 포함한다. 또한, 스페이서(380)는 게이트 스페이서 산화막(270) 위에 형성된 실링 산화막(375)을 포함한다. 다음에 스페이서막(380) 위에 캡핑막(385)을 형성한다. 캡핑막(385)은 후속 진행할 SAC(Self-Aligned Contac) 공정에서 식각 배리어 역할 및 트랜지스터를 캡슐레이션하는 역할을 하며, 실리콘나이트라이드막(Si3N4)으로 형성한다. 이 경우, 자기정렬콘택 나이트라이드막 및 캡핑 질화막의 두층으로 형성하는 대신에, 캡핑막(385)을 식각 배리어 및 트랜지스터의 캡슐레이션으로 동시에 적용함에 따라 공정 단계를 감소시킬 수 있다. Referring to FIG. 3K, a spacer layer 380 is formed on the gate stack 339. The spacer layer 380 includes a gate spacer oxide layer 370 covering sidewalls of the gate stack 339 to selectively expose the semiconductor substrate 300 in the peripheral circuit region while covering the gate stack 339 in the cell region. . In addition, the spacer 380 may include a sealing oxide layer 375 formed on the gate spacer oxide layer 270. Next, a capping film 385 is formed on the spacer film 380. The capping layer 385 serves as an etch barrier and encapsulates a transistor in a subsequent self-aligned contac (SAC) process, and is formed of a silicon nitride layer (Si 3 N 4 ). In this case, instead of forming two layers of the self-aligned contact nitride film and the capping nitride film, the process step can be reduced by simultaneously applying the capping film 385 to the encapsulation of the etching barrier and the transistor.

도 3l을 참조하면, 캡핑막(385) 상에 컨택홀(395)을 포함하는 층간절연막(390)을 형성한다. 구체적으로, 캡핑막(385) 상에 게이트 스택(339)을 모두 매립하여 트랜지스터 어레이 간의 간극을 매립하는 층간절연막(390)을 형성한다. 층간절연막(390)은 실리콘옥사이드막으로 형성한다. 다음에 평탄화 공정을 진행하여 표면을 연마한다. 평탄화 공정은 화학적기계적연마(CMP) 방법 또는 에치백 공정으로 진행할 수 있다. 다음에 층간절연막(390)을 선택적으로 식각하여 컨택홀(395)을 형성한다. 컨택홀(395)을 형성하는 과정에서 스페이서막, 자기정렬콘택 질화막 및 캡핑 질화막을 식각하는 대신에 캡핑막(385) 및 스페이서막(380)만 식각하면 되므로 종래 공정에 비해 공정이 용이해진다. 또한, 컨택홀(395)을 형성한 다음 후속 진행할 세정 공정에서 돌기부(A, 도 1 참조)가 발생되지 않아 후속 금속막 증착에 의한 컨택 매립 공정이 현저하게 용이해지는 장점이 있다. Referring to FIG. 3L, an interlayer insulating layer 390 including a contact hole 395 is formed on the capping layer 385. In detail, an interlayer insulating layer 390 is formed on the capping layer 385 to fill all of the gate stacks 339 to fill gaps between the transistor arrays. The interlayer insulating film 390 is formed of a silicon oxide film. Next, the planarization process is performed to polish the surface. The planarization process may proceed with a chemical mechanical polishing (CMP) method or an etch back process. Next, the interlayer insulating layer 390 is selectively etched to form a contact hole 395. Instead of etching the spacer film, the self-aligned contact nitride film, and the capping nitride film in the process of forming the contact hole 395, only the capping film 385 and the spacer film 380 need to be etched, thereby making the process easier. In addition, since the protrusion A (see FIG. 1) does not occur in the subsequent cleaning process after the contact hole 395 is formed, the contact filling process by the subsequent metal film deposition may be remarkably facilitated.

한편, 전하 트랩층 구조의 경우의 전하 저장층을 포함하는 게이트 전극은 터널링층 위에 전하 트랩층, 차폐층 및 컨트롤게이트전극이 적층된 구조로 이루어진다. 여기서 컨트롤게이트전극은 일반적으로 일 함수(work function) 값이 미드 갭(mid-gap) 정도이거나 이보다 더 큰 금속막, 예를 들어 탄탈륨나이트라이드(TaN)막 또는 티타늄나이트라이드(TiN)막이 요구되고 있다. 이는 일 함수 값이 미드 갭보다 작은 폴리실리콘막을 사용하는 경우, 불휘발성 메모리 소자의 소거(erase) 동작에서 전하의 역 터널링(back tunneling)이 발생함에 따라 소거 속도가 열화되기 때문이다. 또한, 금속막을 컨트롤게이트전극으로 이용하는 경우, 게이트 스택을 형성하기 위한 식각 공정에서 식각 손상, 특히 게이트 모서리(edge) 부분에서 손상이 발생할 수 있고, 도전성 폴리머(conductive polymer)가 형성된다. 이러한 식각 손상 또는 도전성 폴리머가 발생하면, 게이트 모서리 부분을 따라 전하 손실이 발생하고, 이에 따라 전하 트랩층에 트랩된 전하의 손살을 유발하여 소자의 데이터 보유 특성을 크게 열화시킨다. 따라서 컨트롤게이트전극을 금속막으로 형성하는 과정에서 유발되는 문제점을 해결하기 위한 방안이 요구된다. Meanwhile, the gate electrode including the charge storage layer in the case of the charge trap layer structure has a structure in which the charge trap layer, the shielding layer, and the control gate electrode are stacked on the tunneling layer. The control gate electrode generally requires a metal film having a work function value of about mid-gap or larger than that, for example, a tantalum nitride (TaN) film or a titanium nitride (TiN) film. have. This is because when the polysilicon film having a work function value smaller than the mid gap is used, the erase speed is degraded as back tunneling of charge occurs in the erase operation of the nonvolatile memory device. In addition, when the metal film is used as a control gate electrode, etching damage, particularly at the gate edge portion, may occur in an etching process for forming the gate stack, and a conductive polymer is formed. When such an etch damage or conductive polymer occurs, charge loss occurs along the edge of the gate, causing loss of charge trapped in the charge trap layer, thereby greatly deteriorating the data retention characteristics of the device. Therefore, a method for solving the problem caused in the process of forming the control gate electrode with a metal film is required.

도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 실리사이드 반응을 이용한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 4A through 4F are views illustrating a method of manufacturing a nonvolatile memory device using a silicide reaction according to a third embodiment of the present invention.

도 4a를 참조하면, 반도체 기판(400) 위에 터널링층(405), 전하 트랩층(410) 및 차폐층(415)을 순차적으로 형성한다. 터널링층(405)은 산화막으로 적어도 20Å의 두께로 형성한다. 터널링층(405) 위에 형성된 전하 트랩층(410)은 원자층증착(ALD; Atomic Layer Deposition)방식 또는 화학기상증착(CVD)방식을 이용하여 실리콘나이트라이드(Silicon nitride)막으로 형성할 수 있다. 이 경우 전하 트랩층(410)의 증착 온도는 적어도 300℃보다 높은 온도에서 진행하여 수소(hydrogen)의 배출이 용이하도록 한다. 여기서 실리콘나이트라이드막은 막 내의 실리콘(Si)과 질소(N)의 비율이 1:1인 실리콘 리치 나이트라이드로부터 1:1.5인 나이트라이드 리치 나이트라이드까지 조성비를 바꿀 수 있으며, 상기 실리콘 리치 나이트라이드 및 나이트라이드 리치 나이트라이드가 조합된 스택 구조로 형성할 수 있다. 이 전하 트랩층(410)은 40Å 내지 100Å의 두께로 형성한다. 전하 트랩층(410)을 형성한 다 음에 증착 장비 내에서 인-시츄(in-situ) 공정으로 질소(N2) 어닐 공정을 진행하거나 급속열처리공정(RTP)을 이용하여 질소(N2) 어닐 또는 아르곤(Ar) 어닐 공정을 진행하여 전하 트랩층(410) 내부의 수소를 제거하고, 막질을 치밀화시킨다. 전하 트랩층(410) 위에 형성된 차폐층(415)은 알루미늄산화막(Al2O3)을 포함하여 50Å 내지 300Å의 두께로 형성한다. 차폐층(415)을 형성한 다음에 급속열처리공정(RTP)을 진행하여 막질을 치밀화시킨다. 여기서 차폐층(415)은 알루미늄산화막(Al2O3) 대신에 화학기상증착방식을 이용하여 산화막으로 형성할 수도 있다. Referring to FIG. 4A, the tunneling layer 405, the charge trap layer 410, and the shielding layer 415 are sequentially formed on the semiconductor substrate 400. The tunneling layer 405 is formed of an oxide film with a thickness of at least 20 kPa. The charge trap layer 410 formed on the tunneling layer 405 may be formed of a silicon nitride layer using atomic layer deposition (ALD) or chemical vapor deposition (CVD). In this case, the deposition temperature of the charge trap layer 410 proceeds at a temperature higher than at least 300 ℃ to facilitate the discharge of hydrogen (hydrogen). Here, the silicon nitride film may vary in composition ratio from silicon rich nitride having a ratio of silicon (Si) and nitrogen (N) of 1: 1 to nitride rich nitride having a ratio of 1: 1.5, wherein the silicon rich nitride and The nitride rich nitride may be formed into a combined stack structure. The charge trap layer 410 is formed to a thickness of 40 kPa to 100 kPa. After the charge trap layer 410 is formed, a nitrogen (N 2 ) annealing process may be performed in-situ in the deposition apparatus, or nitrogen (N 2 ) may be formed using a rapid heat treatment (RTP) process. The annealing or argon (Ar) annealing process is performed to remove hydrogen in the charge trap layer 410 and densify the film quality. The shielding layer 415 formed on the charge trap layer 410 is formed to have a thickness of 50 kPa to 300 kPa including an aluminum oxide film (Al 2 O 3 ). After the shielding layer 415 is formed, a rapid thermal treatment (RTP) is performed to densify the film. The shielding layer 415 may be formed of an oxide film using a chemical vapor deposition method instead of an aluminum oxide film (Al 2 O 3 ).

도 4b를 참조하면, 차폐층(415) 위에 컨트롤게이트전극(420)을 증착한다. 컨트롤게이트전극(420)은 폴리실리콘막으로 형성할 수 있으며, 500Å 내지 3000Å의 두께로 형성한다. 여기서 컨트롤게이트전극(420)은 선택 트랜지스터 및 주변회로영역 트랜지스터의 게이트 전극으로 사용이 가능하게 포스포러스(P; Phosphorus)로 도핑된 도프트 폴리실리콘으로 형성할 수 있다. 또한, 불순물이 도핑되지 않은 언도프트 폴리실리콘을 증착한 다음, 선택 트랜지스터 및 주변회로영역 트랜지스터의 게이트 전극으로 사용이 가능하게 추후 공정으로 포스포러스(P) 이온, 아세닉(As) 이온 또는 보론(B) 이온을 주입하는 이온주입공정을 진행할 수도 있다. 그리고 컨트롤게이트전극(420) 위에 하드마스크막(425)을 증착한다. Referring to FIG. 4B, the control gate electrode 420 is deposited on the shielding layer 415. The control gate electrode 420 may be formed of a polysilicon film, and may have a thickness of 500 mV to 3000 mV. The control gate electrode 420 may be formed of doped polysilicon doped with a phosphorus (P) to be used as a gate electrode of the selection transistor and the peripheral circuit region transistor. In addition, the undoped polysilicon without doping is deposited and then used as a gate electrode of the selection transistor and the peripheral circuit region transistor. Subsequently, phosphorous (P) ions, ashenic (As) ions, or boron ( B) An ion implantation process for implanting ions may be performed. The hard mask layer 425 is deposited on the control gate electrode 420.

도 4c를 참조하면, 하드마스크막(425), 컨트롤게이트전극(420), 차폐층(415) 및 전하 트랩층(410)을 패터닝하여 터널링층(405) 위에 게이트 스택(450)을 형성한다. 구체적으로, 하드마스크막(425)을 패터닝하여 하드마스크막 패턴(430)을 형성 한다. 다음에 하드마스크막 패턴(430)을 식각 마스크로 컨트롤게이트전극(420), 차폐층(415) 및 전하 트랩층(410)을 패터닝하는 식각 공정을 진행한다. 이러한 식각 공정에 의해 터널링층(405) 위에 전하 트랩층 패턴(445), 차폐층 패턴(440), 컨트롤게이트 패턴(435)을 포함하는 게이트 스택(450)이 형성된다. Referring to FIG. 4C, the hard mask layer 425, the control gate electrode 420, the shielding layer 415, and the charge trap layer 410 are patterned to form the gate stack 450 on the tunneling layer 405. In detail, the hard mask layer 425 is patterned to form the hard mask layer pattern 430. Next, an etching process of patterning the control gate electrode 420, the shielding layer 415, and the charge trap layer 410 using the hard mask layer pattern 430 as an etching mask is performed. By the etching process, the gate stack 450 including the charge trap layer pattern 445, the shielding layer pattern 440, and the control gate pattern 435 is formed on the tunneling layer 405.

게이트 스택(450)을 형성하는 식각 공정에서 식각 대상막이 폴리실리콘막, 알루미늄산화막 및 질화막과 같이 비금속 물질이므로 금속막을 식각하는 과정에서 유발되는 손상 및 도전성 폴리머 발생을 근본적으로 차단할 수 있다. 이러한 게이트 스택(450)을 형성하는 식각 공정을 진행한 다음, 식각 공정을 진행하는 과정에서 게이트 스택(450)의 각 모서리 부분의 손상된 부분을 보상하는 공정을 진행한다. 손상 부분을 보상하는 공정은 급속열처리공정(RTP) 또는 퍼니스를 이용하는 어닐 공정을 포함한다. 여기서 게이트 스택(450) 상에 금속막이 형성되어 있지 않으므로 손상 부분을 보상하는 공정에서 다양한 방법에 의한 산화 공정을 실시할 수 있어 식각에 의한 손상을 충분히 보상할 수 있다. 이에 따라 전하 트랩층 패턴(445)에 트랩된 전하들이 게이트 모서리 부분을 따라 이탈되기 어려워지므로 데이터 보유 특성을 개선할 수 있다. In the etching process of forming the gate stack 450, since the etching target layer is a non-metallic material such as a polysilicon layer, an aluminum oxide layer, and a nitride layer, damage and conductive polymers generated during the etching of the metal layer may be fundamentally blocked. After the etching process for forming the gate stack 450 is performed, a process of compensating for the damaged portions of each corner portion of the gate stack 450 is performed during the etching process. Processes for compensating for damage include rapid heat treatment (RTP) or an anneal process using a furnace. In this case, since the metal layer is not formed on the gate stack 450, the oxidation process may be performed by various methods in the process of compensating for the damaged portion, thereby sufficiently compensating for the damage due to etching. Accordingly, since the charges trapped in the charge trap layer pattern 445 are less likely to escape along the gate edge, data retention characteristics may be improved.

도 4d를 참조하면, 하드마스크막 패턴(430)을 제거한다. 다음에 정션이온주입공정을 진행하여 반도체 기판(400) 내에 불순물 영역(460)을 형성한다. 계속해서 게이트 스택(450)의 측벽에 스페이서(455)를 형성한다. 스페이서(455)는 산화막으로 형성할 수 있다. 다음에 게이트 스택(450)의 간격을 매립하면서 컨트롤게이트 패턴(435)의 상부를 노출시키는 층간절연막(465)을 형성한다. 구체적으로, 게이트 스택(450)을 절연막으로 모두 매립한다. 여기서 절연막은 산화막을 포함한다. 다음에 절연막 상에 평탄화 공정, 예컨대 화학적기계적연마(CMP)공정을 진행하여 게이트 스택(450)의 간격을 매립하는 층간절연막(465)을 형성한다. 이 경우, 평탄화 공정은 컨트롤게이트 패턴(435)의 상부가 노출되는 시점을 정지점으로 설정하여 진행한다.Referring to FIG. 4D, the hard mask film pattern 430 is removed. Next, a junction ion implantation process is performed to form an impurity region 460 in the semiconductor substrate 400. Subsequently, spacers 455 are formed on sidewalls of the gate stack 450. The spacer 455 may be formed of an oxide film. Next, an interlayer insulating film 465 is formed to fill the gap between the gate stack 450 and expose the upper portion of the control gate pattern 435. Specifically, all of the gate stack 450 is filled with an insulating film. Here, the insulating film includes an oxide film. Next, a planarization process such as a chemical mechanical polishing (CMP) process is performed on the insulating film to form an interlayer insulating film 465 that fills the gap of the gate stack 450. In this case, the planarization process is performed by setting the time point at which the upper portion of the control gate pattern 435 is exposed as the stop point.

도 4e를 참조하면, 층간절연막(465) 및 표면이 노출된 컨트롤게이트 패턴(435) 위에 실리사이드 금속막(470)을 증착한다. 실리사이드 금속막(470)은 스퍼터링(sputtering) 방식 또는 전자빔 방식으로 형성할 수 있다. 실리사이드 금속막(470)은, 니켈(Ni), 코발트(Co), 플라티나니켈(NiPt), 하프늄(Hf), 팔라듐(Pd), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 지르코늄(Zr), 바나듐(V) 및 티타늄(Ti)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성한다. 여기서 실리사이드 금속막(470)은 후속 진행할 공정에서 컨트롤게이트 패턴(435)이 모두 금속실리사이드막으로 형성될 수 있게 충분한 두께, 예를 들어 적어도 500Å의 두께로 형성한다. Referring to FIG. 4E, the silicide metal layer 470 is deposited on the interlayer insulating layer 465 and the control gate pattern 435 having the exposed surface. The silicide metal layer 470 may be formed by a sputtering method or an electron beam method. The silicide metal film 470 includes nickel (Ni), cobalt (Co), platinum nickel (NiPt), hafnium (Hf), palladium (Pd), tantalum (Ta), chromium (Cr), molybdenum (Mo), and zirconium It is formed by selecting one or more materials from the group consisting of (Zr), vanadium (V) and titanium (Ti). In this case, the silicide metal layer 470 is formed to have a thickness sufficient to form all of the control gate patterns 435 as the metal silicide layer in a subsequent process, for example, at least 500 mm.

도 4f를 참조하면, 실리사이드 금속막(470) 상에 열처리 공정을 진행한다. 그러면 실리사이드 금속막(470)과 접촉된 컨트롤게이트 패턴(435, 도 4e 참조)의 폴리실리콘 사이에 화학 반응이 나타나면서 금속실리사이드막 패턴(475)이 형성된다. 여기서 열처리 공정은 급속열처리공정(RTP)으로 400℃ 내지 700℃의 온도에서 진행한다. 이 경우, 컨트롤게이트 패턴(435), 예컨대, 폴리실리콘막은 실리사이드 금속막(470), 예컨대, 니켈(Ni)에 의해 모두 실리사이드화(fully silicide)되면서 금속실리사이드막 패턴(475)인 니켈실리사이드막(Ni3Si)으로 형성된다. 여기서 니켈실리사이드막의 일 함수 값이 실리콘(Si)의 미드 갭 근처 이상이 되게 하기 위해 니켈실리사이드막의 상(phase)이 Ni3Si이 되도록 유지한다. 이 경우, 니켈실리사이드막의 일함수 값이 N+폴리실리콘보다 큰 값을 가질 수도 있으므로, Ni3Si 이외의 니켈(Ni)과 실리콘(Si)이 다른 조성비를 갖게 형성할 수도 있다. 니켈실리사이드막의 상(phase)이 Ni3Si인 경우, 고유전상수를 갖는 물질 위에서도 4.7eV 또는 그 이상의 값을 가지므로 이후 소자 동작시 전하의 역 터널링을 방지할 수 있다. Referring to FIG. 4F, a heat treatment process is performed on the silicide metal film 470. As a result, a chemical reaction occurs between the polysilicon of the control gate pattern 435 (see FIG. 4E) in contact with the silicide metal layer 470 to form the metal silicide layer pattern 475. The heat treatment process is a rapid heat treatment (RTP) is carried out at a temperature of 400 ℃ to 700 ℃. In this case, the control gate pattern 435, for example, the polysilicon film, is completely silicided by the silicide metal film 470, for example, nickel (Ni), while the nickel silicide film, which is the metal silicide film pattern 475, Ni 3 Si). Here, the phase of the nickel silicide film is maintained to be Ni 3 Si so that the work function value of the nickel silicide film is more than about the mid gap of silicon (Si). In this case, since the work function value of the nickel silicide film may have a value larger than that of N + polysilicon, nickel (Ni) and silicon (Si) other than Ni 3 Si may be formed to have different composition ratios. When the phase of the nickel silicide layer is Ni 3 Si, the value has a value of 4.7 eV or more even on a material having a high dielectric constant, thereby preventing reverse tunneling of charges during subsequent operation of the device.

도 4g를 참조하면, 실리사이드 반응하지 않은 실리사이드 금속막(미도시함)을 식각하여 제거한다. 미반응 실리사이드 금속막은 황산 용액 또는 과산화수소수가 함유된 용액으로 식각할 수 있다. 그러면 반도체 기판(400) 상에는 금속실리사이드막 패턴(475)을 컨트롤게이트 패턴으로 하는 게이트 스택(450)이 형성된다. Referring to FIG. 4G, the silicide metal film (not shown) that is not silicide reacted is removed by etching. The unreacted silicide metal film may be etched with a sulfuric acid solution or a solution containing hydrogen peroxide water. Then, the gate stack 450 having the metal silicide layer pattern 475 as the control gate pattern is formed on the semiconductor substrate 400.

본 발명의 제3 실시예에 의한 실리사이드 반응을 이용한 불휘발성 메모리 소자의 제조방법은 컨트롤게이트로 니켈 풀리실리사이드를 사용하여 일 함수 값이 실리콘의 미드 갭보다 큰 물질을 확보하여 소거 동작시 전자의 역 터널링을 방지할 수 있다. 또한, 게이트 스택을 형성한 다음 실리사이드 반응을 진행하므로 게이트 식각에 의한 손상을 방지할 수 있어 게이트 모서리에서 전하 손실에 의한 데이터 보유 특성 열화를 방지할 수 있다. 아울러 전하 트랩층에 트랩되었던 전하들이 게이트 모서리 부분을 따라 이탈되기 어려워지므로 데이터 보유 특성을 개선할 수 있다. In the method of manufacturing a nonvolatile memory device using the silicide reaction according to the third embodiment of the present invention, using nickel pulley silicide as a control gate, a material having a work function greater than the mid gap of silicon is used to secure the inverse of the electron during the erase operation. Tunneling can be prevented. In addition, since the silicide reaction is performed after the gate stack is formed, damage due to gate etching can be prevented, thereby preventing data degradation due to charge loss at the edge of the gate. In addition, the charges trapped in the charge trap layer are less likely to escape along the gate edge, thereby improving data retention.

도 1은 일반적인 플로팅게이트 구조의 불휘발성 메모리 소자를 개략적으로 나타내보인 도면이다.1 is a view schematically illustrating a nonvolatile memory device having a general floating gate structure.

도 2a 내지 도 2i는 본 발명의 제1 실시예에 따른 실리사이드 반응을 이용한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 2A to 2I are views illustrating a method of manufacturing a nonvolatile memory device using a silicide reaction according to a first embodiment of the present invention.

도 3a 내지 도 3l은 본 발명의 제1 실시예에 따른 실리사이드 반응을 이용한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 3A to 3L are views illustrating a method of manufacturing a nonvolatile memory device using a silicide reaction according to a first embodiment of the present invention.

도 4a 내지 도 4g는 본 발명의 제3 실시예에 따른 실리사이드 반응을 이용한 불휘발성 메모리 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 4A through 4G are views illustrating a method of manufacturing a nonvolatile memory device using a silicide reaction according to a third embodiment of the present invention.

Claims (33)

반도체 기판 상에 터널링층, 전하 저장층을 포함하는 게이트 전극을 포함하는 게이트 스택을 형성하는 단계;Forming a gate stack on the semiconductor substrate, the gate stack including a gate electrode including a tunneling layer and a charge storage layer; 상기 게이트 스택 사이를 매립하는 비정질 탄소막을 형성하는 단계;Forming an amorphous carbon film filling the gate stack; 상기 비정질 탄소막을 식각하여 상기 게이트 전극의 상부 일부를 노출시키는 단계;Etching the amorphous carbon film to expose a portion of the upper portion of the gate electrode; 상기 게이트 전극의 노출면 및 비정질 탄소막을 따라 실리사이드 금속막 및 캡핑 금속막을 형성하는 단계;Forming a silicide metal film and a capping metal film along an exposed surface of the gate electrode and an amorphous carbon film; 상기 반도체 기판 상에 열처리를 진행하여 상기 실리사이드 금속막과 상기 게이트 전극의 실리사이드 반응으로 금속실리사이드막을 형성하는 단계;Performing a heat treatment on the semiconductor substrate to form a metal silicide film by a silicide reaction between the silicide metal film and the gate electrode; 상기 실리사이드 반응에서 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계;Removing the unreacted silicide metal film and the capping metal film in the silicide reaction; 상기 비정질 탄소막을 제거하는 단계;Removing the amorphous carbon film; 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계;Forming spacers on sidewalls of the gate stack; 상기 스페이서 위에 캡핑막을 형성하는 단계;Forming a capping layer on the spacer; 상기 캡핑막 상에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the capping film; And 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 컨택홀을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.And forming a contact hole exposing the semiconductor substrate by etching the interlayer insulating layer. 제1항에 있어서, The method of claim 1, 상기 전하 저장층은 플로팅게이트 패턴 및 유전체층을 포함하는 불휘발성 메모리 소자의 제조방법.And the charge storage layer comprises a floating gate pattern and a dielectric layer. 제1항에 있어서, The method of claim 1, 상기 전하 저장층은 전하 트랩층 및 차폐층을 포함하는 불휘발성 메모리 소자의 제조방법.And the charge storage layer comprises a charge trap layer and a shielding layer. 제1항에 있어서, The method of claim 1, 상기 게이트 스택을 형성하는 단계 이후에, 상기 게이트 전극 측벽에 측벽산화막을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.And forming a sidewall oxide layer on the sidewalls of the gate electrode after the forming of the gate stack. 제4항에 있어서, The method of claim 4, wherein 상기 측벽산화막은 산소(O2) 가스를 공급하는 건식산화방법, 수소(H2) 가스 및 산소(O2) 가스를 공급하여 생성된 산소 라디칼을 공급하는 라디칼산화방법 또는 산소(O2) 플라즈마를 생성하여 형성하는 불휘발성 메모리 소자의 제조방법.The sidewall oxide is an oxygen (O 2) dry oxidation method for supplying gas, hydrogen (H 2) gas and oxygen (O 2) radical method or oxygen oxidation of the oxygen radicals created by the gas feed supply (O 2) plasma Method of manufacturing a nonvolatile memory device formed by forming a. 제1항에 있어서, 상기 비정질 탄소막을 형성하는 단계는,The method of claim 1, wherein the forming of the amorphous carbon film comprises: 상기 반도체 기판 상에 하이드로 카본 폴리머(hydro-carbon polymer) 용액을 스핀 코팅(spin-coating) 방식으로 도포하는 단계;Applying a hydro-carbon polymer solution onto the semiconductor substrate by spin-coating; 상기 도포된 하이드로 카본 폴리머 용액 상에 베이크(bake) 공정을 진행하여 솔벤트(solvent)를 배출시키는 단계; 및Conducting a bake process on the applied hydro carbon polymer solution to discharge solvent; And 상기 솔벤트가 배출된 하이드로 카본 폴리머 용액 상에 열처리를 진행하여 경화된 비정질 탄소막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.And heat-treating the solvent-discharged hydrocarbon polymer solution to form a hardened amorphous carbon film. 제6항에 있어서, The method of claim 6, 상기 베이크 공정은 상압에서 100℃ 내지 300℃ 온도의 대기 또는 질소(N2) 분위기에서 베이크 플레이트(bake plate) 또는 오븐에서 가열하는 불휘발성 메모리 소자의 제조방법.The baking process is a method of manufacturing a nonvolatile memory device is heated in a bake plate (bak) or oven in the atmosphere or nitrogen (N 2 ) atmosphere of 100 ℃ to 300 ℃ temperature at normal pressure. 제6항에 있어서, The method of claim 6, 상기 열처리는 질소 분위기의 퍼니스에서 100mTorr 내지 760mTorr의 압력과 300℃ 내지 500℃의 온도로 진행하는 불휘발성 메모리 소자의 제조방법.The heat treatment is a method of manufacturing a nonvolatile memory device is carried out at a pressure of 100mTorr to 760mTorr and a temperature of 300 ℃ to 500 ℃ in a furnace in a nitrogen atmosphere. 제1항에 있어서, The method of claim 1, 상기 실리사이드 금속막은 코발트(Co), 니켈(Ni), 플라티나니켈(NiPt), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성하고, 상기 캡핑 금속막은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 및 텅 스텐나이트라이드(WN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성하는 불휘발성 메모리 소자의 제조방법.The silicide metal film is formed by selecting one or more materials from the group consisting of cobalt (Co), nickel (Ni), platinum nickel (NiPt), tantalum (Ta), and titanium (Ti), and the capping metal film is formed of titanium nitride ( TiN), tantalum nitride (TaN) and tungsten nitride (WN) is a method of manufacturing a nonvolatile memory device formed by selecting one or more materials. 제1항에 있어서, The method of claim 1, 상기 실리사이드 금속막 및 캡핑 금속막은 스퍼터링 방식 또는 화학기상증착(CVD)방식으로 형성하는 불휘발성 메모리 소자의 제조방법.The silicide metal layer and the capping metal layer are formed by sputtering or chemical vapor deposition (CVD). 제1항에 있어서, The method of claim 1, 상기 열처리는 10mTorr 내지 760mTorr의 압력과 150℃ 내지 400℃의 저온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행하여 상기 상기 실리사이드 금속막과 접촉된 상기 게이트 전극의 실리사이드 반응을 유도하는 불휘발성 메모리 소자의 제조방법.The heat treatment is performed for 10 seconds to 120 seconds in a rapid heat treatment (RTA) method at a pressure of 10 mTorr to 760 mTorr and a low temperature nitrogen atmosphere at 150 ° C to 400 ° C to perform a silicide reaction of the gate electrode in contact with the silicide metal layer. Method of manufacturing a nonvolatile memory device to induce. 제1항에 있어서, The method of claim 1, 상기 미반응한 실리사이드 금속막 및 캡핑 금속막은 희석된 황산 용액 또는 과산화수소수가 함유된 용액으로 식각하여 제거하는 불휘발성 메모리 소자의 제조방법.The unreacted silicide metal layer and the capping metal layer are etched away with a diluted sulfuric acid solution or a solution containing hydrogen peroxide water. 제1항에 있어서, The method of claim 1, 상기 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계 이후에, 상기 금속실리사이드막의 미세 구조를 안정화시키게 상기 반도체 기판 상에 추가 열처리 공정을 진행하는 불휘발성 메모리 소자의 제조방법.And removing the unreacted silicide metal film and the capping metal film, and then performing an additional heat treatment process on the semiconductor substrate to stabilize the microstructure of the metal silicide film. 제13항에 있어서, The method of claim 13, 상기 추가 열처리 공정은 10mTorr 내지 760mTorr의 압력과 400℃ 내지 800℃의 고온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행하는 불휘발성 메모리 소자의 제조방법.The additional heat treatment process is 10 to 120 seconds in a rapid nitrogen heat treatment (RTA) method in a high temperature nitrogen atmosphere of 10mTorr to 760mTorr and 400 ℃ to 800 ℃ for 10 seconds to 120 seconds. 제1항에 있어서, The method of claim 1, 상기 비정질 탄소막은 산소 플라즈마에 노출시켜 제거하는 불휘발성 메모리 소자의 제조방법.The amorphous carbon film is exposed to oxygen plasma to remove the method of manufacturing a nonvolatile memory device. 제1항에 있어서, The method of claim 1, 상기 스페이서는 상기 게이트 스택의 노출면을 덮는 게이트 스페이서 산화막 및 상기 게이트 스페이서 산화막 위에 형성된 실링 산화막을 포함하는 불휘발성 메모리 소자의 제조방법.The spacer may include a gate spacer oxide layer covering an exposed surface of the gate stack and a sealing oxide layer formed on the gate spacer oxide layer. 제1항에 있어서, The method of claim 1, 상기 캡핑막은 실리콘나이트라이드(Si3N4)막으로 형성하는 불휘발성 메모리 소자의 제조방법.The capping film is a silicon nitride (Si 3 N 4 ) film manufacturing method of manufacturing a nonvolatile memory device. 제1항에 있어서, The method of claim 1, 상기 컨택홀은 상기 반도체 기판의 주변회로영역에 형성하는 불휘발성 메모리 소자의 제조방법.And forming the contact hole in a peripheral circuit region of the semiconductor substrate. 반도체 기판 상에 터널링층, 전하 저장층을 포함하는 게이트 전극을 포함하는 게이트 스택을 형성하는 단계;Forming a gate stack on the semiconductor substrate, the gate stack including a gate electrode including a tunneling layer and a charge storage layer; 상기 게이트 스택 사이를 매립하는 유동성 절연막을 형성하는 단계;Forming a flowable insulating film filling the gap between the gate stacks; 상기 유동성 절연막을 리세스시키는 단계;Recessing the flowable insulating film; 상기 리세스된 유동성 절연막 및 상기 게이트 스택의 노출면을 따라 실리사이드 금속막 및 캡핑 금속막을 형성하는 단계;Forming a silicide metal film and a capping metal film along an exposed surface of the recessed flow insulating film and the gate stack; 상기 반도체 기판 상에 열처리를 진행하여 상기 실리사이드 금속막과 상기 게이트 전극의 실리사이드 반응으로 금속실리사이드막을 형성하는 단계;Performing a heat treatment on the semiconductor substrate to form a metal silicide film by a silicide reaction between the silicide metal film and the gate electrode; 상기 실리사이드 반응에서 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계;Removing the unreacted silicide metal film and the capping metal film in the silicide reaction; 상기 유동성 절연막을 제거하는 단계;Removing the flowable insulating film; 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계;Forming spacers on sidewalls of the gate stack; 상기 스페이서 위에 캡핑막을 형성하는 단계;Forming a capping layer on the spacer; 상기 캡핑막 상에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the capping film; And 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 컨택홀을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.And forming a contact hole exposing the semiconductor substrate by etching the interlayer insulating layer. 제19항에 있어서, 상기 유동성 절연막을 형성하는 단계는, 20. The method of claim 19, wherein forming the flowable insulating film, 상기 반도체 기판 상에 포스포러스가 도핑된 스핀 온 글래스(spin on glass)계 용액을 스핀 코팅(spin-coating) 방식으로 도포하는 단계;Applying a spin on glass-based solution doped with phosphorus onto the semiconductor substrate by spin-coating; 상기 도포된 스핀 온 글래스계 용액 상에 베이크(bake) 공정을 진행하여 솔벤트를 배출시키는 단계; 및Discharging the solvent by performing a bake process on the applied spin on glass solution; And 상기 솔벤트가 배출된 스핀 온 글래스계 용액 상에 열처리를 진행하여 경화된 유동성 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.And heat-treating the spin-on-glass solution from which the solvent is discharged to form a hardened flow insulating film. 제20항에 있어서, 21. The method of claim 20, 상기 스핀 온 글래스계 용액은 실리케이트막 또는 HSQ 용액을 포함하는 불휘발성 메모리 소자의 제조방법.The spin-on glass solution includes a silicate film or a HSQ solution. 제20항에 있어서, 21. The method of claim 20, 상기 스핀 온 글래스계 용액에 도핑된 포스포러스는 10wt% 내지 30wt%의 농도를 유지하여 산화막 또는 실리사이드막과 적어도 20배의 식각 선택비를 갖는 불휘발성 메모리 소자의 제조방법.And a phosphorus doped in the spin-on-glass solution maintains a concentration of 10 wt% to 30 wt% to have an etching selectivity of at least 20 times with an oxide film or a silicide film. 삭제delete 제19항에 있어서, The method of claim 19, 상기 실리사이드 금속막은 코발트(Co), 니켈(Ni), 플라티나니켈(NiPt), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성하고, 상기 캡핑 금속막은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN) 및 텅스텐나이트라이드(WN)으로 이루어진 그룹에서 하나 이상의 물질을 선택하여 형성하는 불휘발성 메모리 소자의 제조방법.The silicide metal film is formed by selecting one or more materials from the group consisting of cobalt (Co), nickel (Ni), platinum nickel (NiPt), tantalum (Ta), and titanium (Ti), and the capping metal film is formed of titanium nitride ( TiN), tantalum nitride (TaN) and tungsten nitride (WN) is a method of manufacturing a nonvolatile memory device formed by selecting one or more materials. 제19항에 있어서, The method of claim 19, 상기 열처리는 10mTorr 내지 760mTorr의 압력과 150℃ 내지 400℃의 저온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행하여 상기 상기 실리사이드 금속막과 접촉된 상기 게이트 전극의 실리사이드 반응을 유도하는 불휘발성 메모리 소자의 제조방법.The heat treatment is performed for 10 seconds to 120 seconds in a rapid heat treatment (RTA) method at a pressure of 10 mTorr to 760 mTorr and a low temperature nitrogen atmosphere at 150 ° C to 400 ° C to perform a silicide reaction of the gate electrode in contact with the silicide metal layer. Method of manufacturing a nonvolatile memory device to induce. 제19항에 있어서, The method of claim 19, 상기 미반응한 실리사이드 금속막 및 캡핑 금속막을 제거하는 단계 이후에, 상기 금속실리사이드막의 미세 구조를 안정화시키게 상기 반도체 기판 상에 추가 열처리 공정을 진행하는 불휘발성 메모리 소자의 제조방법.And removing the unreacted silicide metal film and the capping metal film, and then performing an additional heat treatment process on the semiconductor substrate to stabilize the microstructure of the metal silicide film. 제26항에 있어서, The method of claim 26, 상기 추가 열처리 공정은 10mTorr 내지 760mTorr의 압력과 400℃ 내지 800℃의 고온의 질소 분위기에서 급속열처리(RTA) 방식으로 10초 내지 120초 동안 진행하는 불휘발성 메모리 소자의 제조방법.The additional heat treatment process is 10 to 120 seconds in a rapid nitrogen heat treatment (RTA) method in a high temperature nitrogen atmosphere of 10mTorr to 760mTorr and 400 ℃ to 800 ℃ for 10 seconds to 120 seconds. 제19항에 있어서, The method of claim 19, 상기 유동성 절연막은 물에 100:1 부피비로 희석된 불산(HF)함유 세정 용액 또는 불화암모늄(NH4F) 함유 세정 용액으로 20초 이내로 진행하는 불휘발성 메모리 소자의 제조방법.The flowable insulating layer is a method of manufacturing a nonvolatile memory device which proceeds within 20 seconds with a cleaning solution containing hydrofluoric acid (HF) or a cleaning solution containing ammonium fluoride (NH 4 F) diluted to a volume ratio of 100: 1 in water. 반도체 기판 상에 터널링층, 전하 트랩층, 차폐층 및 컨트롤게이트전극을 포함하는 게이트 스택을 형성하는 단계;Forming a gate stack including a tunneling layer, a charge trap layer, a shielding layer, and a control gate electrode on the semiconductor substrate; 상기 게이트 스택 사이를 매립하면서 상기 컨트롤게이트전극의 상부를 노출시키는 층간절연막을 형성하는 단계;Forming an interlayer insulating film exposing the top of the control gate electrode while filling the gate stack; 상기 층간절연막 및 상기 노출된 컨트롤게이트전극 위에 니켈(Ni)을 포함하는 실리사이드 금속막을 형성하는 단계;Forming a silicide metal film including nickel (Ni) on the interlayer insulating film and the exposed control gate electrode; 상기 니켈을 포함하는 실리사이드 금속막 상에 열처리 공정을 수행하여 상기 니켈을 포함하는 실리사이드 금속막과 접촉된 상기 컨트롤게이트전극을 니켈실리사이드막으로 형성하되, 상기 니켈실리사이드막의 일함수값이 실리콘(Si)의 미드 갭 근처 이상이 되게 상기 니켈실리사이드막의 상(phase)을 Ni3Si으로 유지하는 단계; 및The heat treatment process is performed on the silicide metal film containing nickel to form the control gate electrode in contact with the silicide metal film containing nickel as a nickel silicide film, wherein the work function of the nickel silicide film is silicon (Si). Maintaining the phase of the nickel silicide film as Ni 3 Si to be at least about the mid gap of; And 상기 열처리 공정에서 미반응한 실리사이드 금속막을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법. Removing the unreacted silicide metal layer in the heat treatment process. 삭제delete 삭제delete 제29항에 있어서, 30. The method of claim 29, 상기 열처리 공정은 급속열처리공정(RTP)으로 400℃ 내지 700℃의 온도에서 진행하는 불휘발성 메모리 소자의 제조방법. The heat treatment process is a rapid thermal treatment (RTP) method of manufacturing a nonvolatile memory device which proceeds at a temperature of 400 ℃ to 700 ℃. 삭제delete
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KR20020043125A (en) * 2000-12-01 2002-06-08 윤종용 Method for forming gates of non-volatile memory device
KR100672138B1 (en) 2005-11-28 2007-01-19 주식회사 하이닉스반도체 Method of manufacturing a flash memory device
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