KR20100031675A

KR20100031675A - 테이블 룩업에 의한 효율적인 공분산 계산법

Info

Publication number: KR20100031675A
Application number: KR1020097026059A
Authority: KR
Inventors: 엘리아스 존슨; 지룸 알레바츄; 안드레스 레이알
Original assignee: 텔레포나크티에볼라게트 엘엠 에릭슨(피유비엘)
Priority date: 2007-06-14
Filing date: 2008-06-05
Publication date: 2010-03-24
Also published as: US8229044B2; US20080310562A1; JP2010529796A; WO2008151983A1; EP2165421B1; JP5001427B2; EP2165421A1

Abstract

본 발명의 장애 프로세서(impairment processor)는 간섭 거절 수신기(interference rejection receiver)를 위한 제1 및 제2 샘플 스트림(stream) 사이의 장애 상관(impairment correlation)의 결정과 연관된 계산상의 복잡성을 줄이기 위해 룩업(look-up) 테이블 연산을 사용한다. 하나의 예시적인 장애 프로세서는 반복적으로 룩업 테이블로부터 선택된 값들에 기초한 멀티플(multiple) 부분 장애 상관들을 계산하고, 제1 및 제2 샘플 스트림 사이의 최종 장애 상관을 얻기 위해 부분 장애 상관들을 결합한다. 각각의 반복 중에, 장애 프로세서는 각각의 과정과 제1 및 제2 샘플 스트림들의 궤도 딜레이에 대응하는 한 쌍의 딜레이 오프셋(offset)을 계산하고, 한 쌍의 딜레이 오프셋 사이 차이의 함수로써 인덱스 값(index value)를 계산하고, 인덱스 값을 기초로 룩업 테이블로부터 미리 계산된 값을 선택하고, 선택된 미리 계산된 값을 기초로 펄스(pulse) 상관 추정(estimate)을 결정하고, 그리고 펄스 상관 추정을 기초로 한 반복에 대한 부분 장애 상관을 결정한다.

Description

테이블 룩업에 의한 효율적인 공분산 계산법{Efficient Covariance Computation by Table Lookup}

발명의 배경

본 발명은 일반적으로 무선 수신기에 관한, 좀 더 구체적으로 간섭 억제 수신기에 관한 발명이다.

무선 통신 신호 내에 존재하는 간섭은 전달 파워 요건, 시스템 용량, 데이터 비율 등에 영향을 준다. 예를 들어, 더 낮은 간섭 레벨은 데이터 전송을 더 낮은 전달 파워 그리고/또는 더 높은 데이터 비율을 가능하게 한다. 따라서, 간섭 억제는 무선 통신 내의 중요한 요소를 대표한다.

멀티패스(multi-path) 분산은 광대역 CDMA와 IS-2000과 같은 코드분할 다중접근(CDMA) 시스템 내 간섭의 하나의 근원을 대표한다. 분산을 갖는 전달된 신호의 다중 에코(echo)들은 다른 상대적인 딜레이(delay)로 수신기에 도달한다. 이 에코들은 연속적인 심볼들 사이의 간섭을 초래하고 다른, 수직 코드들에 전송된 심볼들 사이의 직교성의 손실을 초래한다. 하지만, 수신기들은 수신된 신호로부터의 간섭을 줄이기 위해 멀티패스 신호들 사이의 상관들을 이용 수 있다.

무선 수신기들은 예를 들어, 셀 자신의 간섭(own-cell interference)에 기인한 수직 간섭과 다른 셀의 간섭(other-cell interference)에 기인한 비수직 간섭과 같은 다중경로 간섭을 줄이기 위해 존재하는 상관들을 이용하는 간섭 배제 이퀄라이저(IRE)를 포함할 수 있다.

Generalized RAKE(GRAKE) 수신기와 칩 이퀄라이저(CE)는 두 종류의 IRE들을 대표한다. 예를 들어, GRAKE 수신기들은 일련의 RAKE 핑거들을 포함하고, 각각의 RAKE 핑거들은 특정한 핑거 딜레이로 역분산 샘플들을 발생시킨다. 간섭 배제 결합기(IRC)는 적당한 결합 무게(w)를 적용하는 동안 역분산 샘플 스트림들을 결합함으로써 간섭이 줄어든 출력 신호를 발생시킨다. IRE는 일반적으로 Rw = g 식에 의해 결함 무게를 결정하고, 상기 식에서 g는 다중 채널 경로에 대한 채널 계수의 벡터를 나타내고, R은 역분산 샘플 스트림들 사이의 장애 상관 행렬을 나타낸다.

IRE는 장애 성분들을 추출하기 위해 수신 신호 내에 새겨진 파일럿 심볼들(pilot symbols)이 알려진 이퀄라이저 과정들이 있는 논파라메티릭(non-parametric) 접근을 사용하여 순간 장애 상관(R)을 계산할 수 있다. 추출된 장애 성분들을 기초로 하여, 수신기는 장애 상관(R)을 직접 계산한다. 이러한 타입의 접근은 일반적으로 많은 수의 파일럿 심볼들을 필요로 한다. 현재 추정 간격이 충분한 수의 파일럿 심볼들을 포함하지 않을 때, 계산된 장애 상관(R)은 바람직하지 못하게 잡음이 있을 것이다. 적어도 일부의 잡음을 제거하기 위해, 수신기는 계산된 장애 상관(R)을 필터(filter)할 것이다. 하지만, 빠른 처리속도로, 필터된 장애 상관들은, 바람직한 순간 장애 상관들 대신에, 더 많은 장애 상관의 시간 평균을 표현한다.

IRE는 대체적으로 파라메트릭(parametric) 접근을 사용하여 현재 장애 상 관(R)을 계산할 수 있다. 파라메트릭 접근은 가능한 채널 정보를 기초로 장애 상관 행렬을 분석적으로 구성한다. 대부분의 멀티패스 간섭들이 제한된 수의 정의가 잘 된 소스(source)로부터 나오기 때문에, 파라메트릭 접근은 빠르면서도 느린 속도로 정확한 장애 상관 추정을 제공한다. 하지만, 무선 장치에 접근 가능한 처리 리소스(resource)들은 종래 파라메트릭 접근에는 충분하지 않다.

발명의 요약

무선 수신기는 바람직한 심볼 추정값을 결정하기 위해 수신된 멀티패스 신호(multi-path signal)를 처리한다. 무선 수신기는 장애 프로세서, 웨이트 계산기(weight calculator), 그리고 예를 들어, GRAKE 또는 칩 이퀄라이저와 같은 간섭 배제 이퀄라이저를 포함한다. 간섭 배제 이퀄라이저는 수신된 신호를 다중 샘플 스트림으로 분리시키고, 상기 각각의 샘플 스트림은 하나의 수신 신호 패스(path)에 대응하는 서로 다른 처리 딜레이(delay)에 연관된다. 웨이트 계산기가 가중요소들을 발생시키기 위해 장애 상관들을 사용하는 동안, 장애 프로세서는 샘플 스트림들 사이의 장애 상관들을 결정한다. 간섭 배제 이퀄라이저는 그 다음에 가중요소들을 샘플 스트림에 적용시키고 바람직한 심볼 추정값 내의 간섭을 줄이는 동안에 동시에 바람직한 심볼 측정값을 발생시키기 위해 웨이트가 더해진 샘플 스트림을 결합한다.

본 발명의 장애 프로세서는 제1 및 제2 샘플 스트림들 사이의 장애 상관들의 결정과 연관된 계산에 관한 복잡성을 줄이기 위해 하나 이상의 룩업 테이블을 사용 한다. 하나의 구체예에서, 장애 프로세서는 룩업 테이블로부터 선택된 값들을 기초로 다중 부분 장애 상관들을 반복적으로 계산하고, 제1 및 제2 샘플 스트림 사이의 최종 장애 상관을 얻기 위해 부분 장애 상관들을 결합한다. 각각의 상관 엔트리(entry)를 위해, 장애 프로세서는 각각의 과정에 대응하는 엔트리 특정(entry-specific) 쌍의 딜레이 오프셋과 제1 및 제2 샘플 스트림의 경로 딜레이를 계산한다. 장애 프로세서는 딜레이 오프셋들 사이의 차이의 함수로써 인덱스 값들을 계산하고, 인덱스 값들을 기초로 룩업 테이블로부터 미리 계산된 값들을 선택하고, 그리고 선택된 미리 계산된 값들을 기초로 펄스 상관 추정값을 결정한다.

동시에, 장애 프르세서는 펄스 상관 추정에 기초한 엔트리를 위해 부분 장애 상관을 결정한다.

제1도는 본 발명의 하나의 구체예에 따른 수신기를 도시한다.

제2도는 장애 상관을 발생시키기 위한 순서를 도시한다.

제3도는 제1도의 수신기에 대한 하나의 예시적인 장애 프로세서를 도시한다.

제4도는 제3도의 장애 프로세서를 사용하여 제2도의 순서에 대한 펄스 상관 추정값을 발생시키는 하나의 예시적인 순서를 도시한다.

제5도는 제3도의 장애 프로세서를 사용하여 제2도의 순서에 대한 펄스 상관 추정값을 발생시키는 다른 하나의 예시적인 순서를 도시한다.

제6도는 제3도의 장애 프로세서에 대한 하나의 예시적인 펄스 상관 프로세서 를 도시한다.

제7도는 제3도의 장애 프로세서에 대한 다른 하나의 예시적인 펄스 상관 프로세서를 도시한다.

제8도는 제3도의 장애 프로세서에 대한 또 다른 하나의 예시적인 펄스 상관 프로세서를 도시한다.

제9도는 제3도의 장애 프로세서를 사용한 제2도의 순서에 대한 펄스 상관 추정을 발생시키기 위한 하나의 예시적인 합성 과정을 도시한다.

제1도는 본 발명에 따른 하나의 예시적인 간섭 배제 수신기(100)를 도시한다. 수신기(100)는 간섭 배제 이퀄라이저(IRE, 100), 경로 탐색기(120), 웨이트 계산기(130), 채널 추정기(140), 장애 프로세서(150), 그리고 메모리(160)를 포함한다.

IRE(110)는 수신 신호(r)에 기초한 출력 샘플 추정(z), 경로 탐색기(120)에 의해 발생한 프레세싱 딜레이(processing delay, d), 그리고 웨이트 계산기(130)에 의해 발생한 가중요소(w)를 발생시킨다. 하나의 구체예에서, IRE(110)는 딜레이 프로세서(112)와 간섭 배제 결합기(IRC)를 포함한다. 딜레이 프로세서(112)는 수신 신호(r)와 프로세싱 딜레이(d)를 토대로 복수의 샘플 스트림과 IRC(114) 웨이트를 발생시키고, 가중요소(w)에 따른 샘플 스트림을 결합한다. 예를 들어, IRE(110)이 GRAKE 수신기를 구성할 때, 프로세싱 딜레이(d)는 RAKE 핑거 딜레이를 구성하고, 그리고 딜레이 프로세서(112)는 각각 핑거 딜레이에 대응하는 역분산 샘플 스트림을 발생시키는 일련의 RAKE 핑거들을 포함한다. IRC(114)는 바람직한 출력 샘플(z)을 발생시키기 위해 역분산 샘플 스트림을 가중시키고 결합한다. IRE(110)가 GRAKE 수신기와 칩 이퀄라이저를 포함하지만, 여기에 한정되지 않는 모든 간섭 배제 이퀄라이저를 포함할 수 있음은 이해될 것이다.

무게 계산기(130)는 채널 계수(g)와 장애 상관(R)을 토대로 가중 요소(w)를 발생시킨다. 채널 추정기(140)는 수신 신호(r)과 경로 탐색기(120)에 의해 발생한 물리적 경로 딜레이(τ)를 토대로 채널 계수(g)를 발생시킨다. 채널 추정기(140)가 각각의 물리적 채널 경로에 대해 하나의 채널 계수(g)를 발생시키는 반면, 경로 탐색기(120)에 의해 발생한 프로세싱 딜레이의 수(N_d)는 물리적 채널 경로의 수(N_p)와 다를 수 있음은 이해될 것이다.

장애 프로세서(150)는 하나 이상의 설계된 장애 요소들에 대한 딜레이 프로세서(112)에 의해 샘플 스트림들 사이의 장애 상관들(R)을 발생시킨다. 하기 장애 상관 행렬을 결합함으로써, 장애 프로세서(150)는 복합 장애 상관 행렬을 결정한다:

, (1)

상기 식에서 R _n 은 n번째 장애 요소에 대한 장애 상관 행렬을 나타내고, 장애 프로세서(150)는 합성 장애 상관 행렬 R을 결정한다.

장애 프로세서(150)는 장애 상관 행렬 R _n 의 각 원소 R(i, j)를 하기 식에 따라 발생시킨다:

, (2)

상기 식에서,

. (3)

식 (2)에서, g는 물리적 채널 경로에 대한 복소수 채널 계수를 나타내고, N_p는 물리적 채널 경로들의 수를 나타내고, l과 q는 물리적 채널 경로들의 인덱스들을 나타내고, 그리고 U _lq 는 l번째와 q번째의 물리적 경로들과 연관된 펄스 상관 추정값을 나타낸다. 식(3)에서, P(·)는 전송과 수신 필터 응답을 포함하는 한쪽 끝과 다른 쪽 끝을 연결하는 펄스 모양을 나타내고, d는 처리 지연을 나타내고, τ는 경로 지연을 나타내고, T_c는 칩 주기의 길이를 나타내고, m은 칩 주기 샘플 인덱스를 나타내고, S는 장애 상관 R(i, j)를 계산하기 위해 사용되는 모든 m의 집합을 나타낸다.

제2도는 식(2)에 따른 R(i, j)를 발생시키는 하나의 예시적인 과정(200)을 도시한다. 처리 지연 {d _i , d _j }를 선택한 후(210), 장애 프로세서(150)는 l과 q를 초기화시키고(220) 펄스 상관 추정값 U _lq 를 계산한다(230). 장애 프로세서(150)는 그런 후 부분 장애 상관 R _lq (i, j)을 하기 식에 따라 계산한다(240):

(4)

장애 프로세서(150)는 l과 q를 1씩 증가시키고(250, 252, 260, 262) 각각의 l과 q의 값에 대한 블럭(230-240)을 반복한다. 선택된 처리 지연 {d _i , d _j }과 연관된 샘플 스트림들 사이의 마지막 장애 상관 R(i, j)을 발생시키기 위해, 장애 프로세서(150)는 모든 부분 장애 상관 R _lq (i, j)을 더한다(270). 장애 프로세서(150)는 각각의 장애 상관 행렬 R _n 의 각 원소 {i, j}에 대한 과정(200)을 반복한다.

장애 프로세서(150)가 식 (2)에 따른 장애 상관 R(i, j)을 계산할 때, 연산 과정의 수는 엄청나게 커진다. 예를 들면, N _p = 6 개의 경로들, N _d = 10 의 처리 딜레이, 그리고 각각의 m에 대하여

범위의 칩 샘플이라고 가정하자. 이 시나리오에서는, 각 Rn 의 계산은 총

개의 복잡한 곱셈과 축적 연산을 필요로 한다. 하나 이상의 장애 요소를 설계하는 진보된 수신기에서는, 몇 개의 R _n은 예를 들면, 0.67ms WCDMA 타임 슬롯같은 일정한 시간 유닛 마다 형성된다. 이러한 계산은 일반적으로 중요한 처리 공급원들을 필요로 한다.

본 발명은 계산의 일부를 단순한 룩업 테이블 연산으로 교체함으로써 R(i, j)와 연관된 계산상의 복잡성을 상당히 줄인다. 단순함을 위해, 하기 설명은 하나의 장애 상관 행렬 R _n 에 대한 하나의 원소를 계산하는 것에 대한 것이다. 본 발명은 어떠한 장애 상관 행렬 R _n에 대한 모든 장애 상관 원소 R(i, j)의 계산에 적용된다.

식 (3)은 하기와 같이 다시 표현될 수 있다:

, (5)

상기 식에서 Δ _l = d _i - τ _l 그리고 Δ_q = d _j - τ _q 이다. 식(5)는 비수직 간섭 요소와 연관된 펄스 상관 추정 U _lq (상기 집합 S는 m = 0 을 포함)이 모든 가능한 지연 오프셋 {Δ _l , Δ_q}의 쌍에 유일하지 않다는 것을 보여 준다. 대신, 펄스 상관 추정 U _lq 은 오직 딜레이 오프셋 간의 차이 Δ _l - Δ_q에 의존한다. 따라서, 메모리(160)가 비수직 간섭 요소와 연관된 미리 계산된 펄스 상관 추정의 룩업 테이블(162)을 포함할 때, 각 U _lq 와 연관된 계산들은 Δ _l - Δ_q에 의해 인덱스된 간단한 룩업 작업과 교체될 수 있다.

제3도는 장애 상관 행렬 R _n의 각 장애 상관 R(i, j)을 발생시키는 하나의 예시적인 장애 프로세서(150)를 도시한다. 장애 프로세서(150)는 각 i과 q 물리적 경로 조합에 대한 룩업 테이블(162)로부터 선택된 미리 계산된 값

을 기초로 결정된 U _lq 를 기초로 R(i, j)를 결정한다. 장애 프로세서(150)는 펄스 상관 추정기(151)와 장애 상관 추정기(152)를 포함한다. 펄스 상관 추정기(151)는 제4도에 도시된 바와 같이 과정(230)을 사용하여 U _lq 를 결정한다. 각 물리적 경로들의 {l, q} 쌍에 대해서, 펄스 상관 추정기(151)는 하기 식에 따라 딜레이 오프셋 Δ _l 과 Δ_q를 계산한다:

, (6)

그리고 계산된 딜레이 오프셋들간의 차이(232)의 함수로써 인덱스 값 Δ _l - Δ_q을 계산한다. 식 (6)에 의해 설명되었듯이, 인덱스 값들은 각 {l,q} 쌍들에 대해 변화한다. 펄스 상관 추정기(151)는 각 인덱스 값(233)에 대해 룩업 테이블(162)로부터 미리 계산된 값

을 선택하고, 선택된 미리 계산된 값

을 기초로

행렬 U에 대한 각 U _lq 를 결정한다. 하나의 구체예에서, 펄스 상관 추정기(151)는 하나 이상의 펄스 상관 추정값 U _lq 을 대응하는 룩업 테이블(162)로부터 선택된 미리 결정된

에 일치시킨다. 장애 상관 추정기(152)는 식 (4)에 따라 각 U _lq 에 대한 부분 장애 상관 R_lq(i, j) 를 계산하고, 제2도에 있는 블록(240, 270)에 도시된 바와 같이, 부분 장애 상관들을 결합함으로써 U를 기초로 R(i, j)를 결정한다.

상기 서술된 바와 같이, 본 발명은 U _lq 와 연관된 계산들을 룩업 테이블 연산으로 교체시킨다. 상기 예에서, 본 발명에 따른 하나의 상관 행렬 R _n의 계산은

룩업 연산들과 일치하는

MAC 연산들을 필요로 한다. MAC 연산에만 의존하는 종래의 시스템은 동일한 상관 행렬 R _n을 계산하기 위해서는

개의 MAC 연산들을 필요로 할 것이다. 따라서, 펄스 상관 추정기(151)에 의해 발생한 U _lq 값들이 충분한 정확성을 갖는 한, 본 발명은 능률의 희생 없이도 중요한 과정의 절약을 제공한다.

본 발명은 또한 P(·)를 오버샘플(oversample)하는 수신기와 함께 사용될 수 있다. 이 구체예에서는, 수신기(100)는 칩 주기당 다중 샘플들로 P(·)를 샘플링한다. U _lq 와 Δ _l - Δ_q의 관계가 유지되는 동안, Δ _l - Δ_q에 의해 인덱스된 일차원 테이블(162)은 P(·)의 메인 로브(main lobe)에 상대적인 샘플들의 외치를 고려하지 않는다. 이것을 설명하기 위해, 본 발명의 다른 구체예는 메모리(160) 내의 비수직 장애 상관과 연관된 미리 계산된 값의 2차원 룩업 테이블(164)을 저장할 수 있다. 2차원 테이블(164)은 인덱스 값 Δ _l - Δ_q 와 l번째 물리적 경로와 연관된 샘플링 페이즈(ρ _l )에 의해 인덱스된다.

제5도는 오버샘플링 수신기(100)에 대한 하나의 예시적인 펄스 상관 추정 과정(230)을 도시한다. 펄스 상관 추정기(151)는 각각의 l과 q 물리적 경로에 대한 딜레이 오프셋 Δ _l 과 Δ_q를 계산하고, 계산된 딜레이 오프셋 간의 차이의 함수로써 인덱스 값 Δ _l - Δ_q 를 계산한다(232). 펄스 상관 추정기(151)는 하기 식에 따라 샘플링 페이즈 ρ _l을 계산한다(235):

, (7)

상기 식에서 mod(·)는 모듈로(modulo) 연산을 나타낸다. 샘플링 페이즈 ρ _l과 각각의 {l,q}에 대한 인덱스 값 Δ _l - Δ_q 를 기초로, 펄스 상관 추정기(151)는 2차원 룩업 테이블(164)로부터 미리 계산된 값

을 선택한다(236). 펄스 상관 추정기(151)는 선택된 미리 계산된 값을 기초로 l×q 행렬 U에 대한 각각의 U _lq 를 결정한다(234). 장애 상관 추정기(152)는 상기 서술했듯이 R(i, j)를 결정한다.

룩업 테이블의 크기(162, 164)는 바람직한 해결과 m에 대한 바람직한 표본 집합 S에 의존한다. 예를 들어, 2차원 룩업 테이블(164)은 테이블(164)이 ±6 칩 주기까지 딜레이 오프셋간의 차이 Δ _l - Δ_q를 커버할 때 4× 오버샘플링(OS4)의 식 (3)의 계산을 정확하게 포현할 것이다. 이러한 비수직 장애 요소에 대한 룩업 테이블(164)은 12 칩 × 4 차이 × 4 오프셋 = 192 테이블 엔트리를 필요로 할 것이다. 비수직 장애 요소에 대한 일차원 룩업 테이블(164)은 (샘플링 오프셋은 무시되는 것으로 가정) 12 칩 × 4 차이 = 48 테이블 엔트리를 필요로 할 것이다.

P(·)가 대칭일 때, 이러한 변조된 코사인(RC) 또는 루트 변조된 코사인(RRC)은 하기 등식을 따른다:

. (8)

식 (8)은 음의 딜레이 오프셋 차에 대한 미리 계산된 값은 양의 딜레이 오프셋 차에 대한 미리 계산된 값으로부터 구할 수 있다는 것을 보여준다. 따라서, 양의 딜레이 오프셋 차만을 저장하는 것으로도 충분하다. 이것은 보통 테이블(162, 164)의 크기를 반, 예를 들어, 상기 OS4에 대한 예시에서 96 엔트리로 줄여 준다. 이 시나리오에서, 펄스 상관 추정기(151)는 제6도에 도시된 바와 같이 켤레 원소(153)와 스위치(154)를 포함한다. Δ _l - Δ_q가 양수일 때, 스위치(154) 집합(U _lq )은 룩업 테이블(162, 164)로부터 선택된 미리 계산된 값과 같다. Δ _l - Δ_q가 음수일 때, 스위치(154) 집합(U _lq )은 켤레 원소(153)의 출력으로써 미리 계산된 값의 켤레 복소수와 같다. 추가적인 또는 대체적인 메모리 절약은 일부 딜레이 오프셋이 등가 결과,ρ 예를 들면, OS4의 1/4 및 3/4 샘플링 페이즈를 산출함으로써 만들어질 수 있음은 이해될 것이다. 반복되는 값을 선택적으로 소거함으로써, 상기 논의된 예시적인 OS4 2차원 테이블(164)은 96 엔트리에서 6 × 4 차이 × 오프셋 = 72 엔트리로 더 축소될 수 있을 것이다.

식(3)의 펄스 상관 함수 U _lq 는 본질적으로 매끄러운 함수이다. 따라서, 추가적인 테이블 사이즈 축소는 펄스 상관 추정기(151)가 룩업 테이블(162, 164)로부터 선택된 다중의 미리 선택된 값들 사이를 인터폴할 때 달성될 것이다. 제7도는 하나의 인터폴레이터(155)를 포함하는 하나의 예시적인 펄스 상관 추정기(151)를 도시한다. 이 구체예에서, 펄스 상관 추정기(151)는 룩업 테이블(162, 164)로부터 Δ _l - Δ_q(또는 Δ _l - Δ_q및 ρ _l )를 기초로 두개 이상의 미리 계산된 값을 선택한다. 인터폴레이터(155)는 바람직한 펄스 상관 추정(U _lq )을 발생시키기 위해 선택된 값들 사이를 인터폴(interpole)한다. 명시적으로 도시되어 있지 않지만, 인터폴레이터(155)는 제6도의 켤레 원소(153)와 스위치(154)와 함께 사용될 수 있다.

상기 설명은 다른 셀 간섭에 의한 장애와 같이 비수직 장애 성분과 연관된 장애 상관들(R(i, j))에 의해 지정된 본 발명을 서술한다. 본 발명은 또한 자신의 셀 간섭에 의한 장애들과 같이 만약 완벽히 정렬된다면 바람직한 신호에 대해 수직인 장애 소스와 연관된 장애 상관 R(i, j)을 결정하기 위해 사용될 수 있다. 이러한 경우, 집합 S는 m=0 값을 포함하지 않는다. 수직 장애 성분들과 연관된 딜레이 오프셋 Δ _l , Δ_q들은 일반적으로 0과 가까운 값들을 갖는다. 딜레이 오프셋 Δ _l , Δ_q들의 값은 0에 접근함에 따라, U _lq 의 m=0값의 영향은 상기 서술한 비수직인 경우에 비해 변화한다. 따라서, 상기 서술한 비수직 접근은 수직 장애 성분에 대해서는 적절하지 않다.

이것을 설명하기 위해, 본 발명은 수직 장애 성분과 연관된 2차원 룩업 테이블(166)로부터 선택된 미리 계산된 값들을 기초로 U _lq 를 발생시킬 수 있다. 펄스 상관 추정기(151)는 각각의 미리 계산된 값

을 선택하기 위해 Δ _l 와 Δ_q를 사용하여 수직 룩업 테이블(166)을 인덱스한다. 펄스 상관 추정기(151)는 그런 후에 미리 선택된 값들을 기초로 펄스 상관 행렬 U의 각각의 원소 U _lq 를 얻는다. OS4의 예에서, 수직 성분에 대한 하나의 예시적인 룩업 테이블(166)은 (6*4)^2 /2 = 288 엔트리를 필요로 한다.

대체적으로, 본 발명은 비수직 룩업 테이블(162. 164)로부터 U _lq 를 발생시킬 때 m=0 값을 배제시킴으로써 분리 수직 룩업 테이블(166)의 필요를 소거시킬 것이다. 그 끝까지, 펄스 상관 추정기(151)는 보정 값 ξ _lq 을 비수직 룩업 테이블(162, 164)로부터 선택된 미리 계산된 값

에 적용함으로써 수직 상관 성분에 대한 U _lq 를 구할 수 있다. 제8도는 보정 프로세서(156)와 결합기(157)를 포함하는 하나의 예시적인 펄스 상관 추정기(151)를 도시한다. 보정 프로세서(156)는 딜레이 오프셋들 Δ _l , Δ_q를 기초로 보정 항 ξ _lq 를 결정한다. m=0를 배제시키기 위해, 결합기(157)는 비수직 룩업 테이블(162)로부터 선택된 미리 선택된 값(

)에서 보정항(ξ _lq )을 하기 식과 같이 뺀다:

. (9)

하나의 구체예에서, 보정 프로세서(156)는 메모리(160)에 저장된 펄스 룩업 테이블(168)로부터 선택된 하나 이상의 미리 계산된 값을 기초로 보정항(ξ _lq )을 구할 수 있다. 예를 들면, 보정 프로세서(156)는 ξ _lq 을 하기 식에 의해 구할 수 있을 것이다:

, (10)

상기 식에서 P^*는 P의 켤레 복소수를 나타낸다. 대체적으로 보정 프로세서(133)는 P(·)가 RC 또는 RRC와 같은 대칭 펄스 형상 함수에 대응할 때, 비수직 룩업 테이블(162, 164)로부터 선택된 미리 계산된 값(

)으로부터 ξ _lq 을 구할 수 있을 것이다. 이 경우, 보정 프로세서(156)는 ξ _lq 을 하기 식에 의해 구할 수 있을 것이다:

(11)

상기 식에서

^*는

의 켤레 복소수를 나타낸다.

보정항(ξ _lq )을 사용함으로써, 펄스 상관기(151)는 수직 장애 성분에 대한 장애 상관들(R(i, j))을 결정하기 위한 메모리 요구를 줄인다. 식 (10)과 식(11)로부터 구한 보정항(ξ _lq )은 오버샘플 및 비오버샘플된 수신기(100)와 함께 사용될 수 있다. 또한, 제6도 및 제7도에 관해 상기 서술한 하나 이상의 테이블 축소 기술은 제8도의 보정 프로세서와 함께 사용될 수 있다.

Δ _l , Δ_q가 증가할수록 m=0 항의 영향은 줄어들고, 약간의 거리, 예를 들어, ±3 - 5 칩 주기를 넘는 것으로 고려될 것이다. 따라서, U에 대한 필요 과정들을 더 줄이기 위해, 본 발명에 따른 펄스 상관 추정기(151)는 수직 접근은 Δ _l , Δ_q값들의 부분집합에 적용되고, 비수직 접근은 나머지 Δ _l , Δ_q에 적용되는 하이브리드(hybrid) 접근을 이행할 수 있다. 제9도는 하나의 예시적인 하이브리드 과정(204)을 도시한다. 펄스 상관 추정기(151)는 각각의 l과 q 물리적 경로들에 대한 딜레이 오프셋(Δ _l , Δ_q)을 계산하고(블럭 231), 계산된 딜레이 오프셋간의 차이의 함수로써 인덱스 값(Δ _l - Δ_q)을 계산한다(블럭 232). │Δ _l │와 │Δ_q│ 중 더 큰 수가 미리 결정된 임계값(T)과 같거나 초과할 때(블럭 237), 펄스 상관 추정기(151)는 상기 서술한 비수직 접근을 사용하여 U _lq 를 발생시킨다(블럭 233, 234). 예를 들어, 펄스 상관 추정기(151)는 Δ _l - Δ_q에 의해 인덱스됨으로써 룩업 테이블(162)로부터 선택된 미리 계산된 값을 기초로 U _lq 를 결정할 수 있다. │Δ _l │와 │Δ_q│ 중 더 큰 수가 미리 결정된 임계값(T)보다 작을 때(블럭 237), 펄스 상관 추정기(151)는 상기 서술한 수직 접근을 사용하여 U _lq 를 발생시킨다(블럭 238, 234). 예를 들어, 펄스 상관 추정기(151)는 식 (9)에 따라 U _lq 를 발생시킬 수 있다. 그런 후에 장애 상관 추정기(152)는 각 {l, q} 쌍에 대한 펄스 상관 추정값들(U _lq )을 기초로 R(i, j)를 발생시킨다.

상기 서술한 장애 프로세서(150)는 어떠한 펄스 형태와, 예를 들면, 유한 임펄스 응답 필터로써 설계될 수 있는 물리적 채널과 같은 어떠한 물리적 채널에 대해 사용될 수 있다. 또한, 결정된 장애 상관 행렬은 어떠한 IRE(150)에 대한 결합 무게를 발생시키기 위해 사용될 수 있다. 예시적인 IRE(150)들은 일반화된 RAKE(GRAKE) 수신기들과 칩 이퀄라이저(CE)를 포함하지만, 여기에 한정되지 않는다. 예를 들어, IRE(150)가 GRAKE 수신기일 때, R(i, j)는 i번째와 j번째 RAKE 핑거에 의한 역분산 샘플 스트림 사이에 산출된 장애 상관을 나타낸다. IRE(150)가 CE 구조일 때, R(i, j)는 i번째와 j번째 탭 딜레이 라인에 의한 칩 샘플들 사이에 산출된 장애 상관을 나타낸다.

펄스 상관값(U _lq )을 결정하기 위해, 룩업 테이블을 사용함으로써, 본 발명은 장애 프로세서(150)와 연관된 필요 과정들을 상당히 줄인다. 본 발명은 룩업 테이블로부터 선택된 미리 계산된 값으로부터 바람직한 해결을 달성하기 위해 충분히 해결된 룩업 테이블이나 약간의 최소 과정들을 사용하기 때문에, 여기 서술된 룩업 테이블 해법들은 과거의 복잡성 축소 해법과 관련된 정확성에 관한 어려움을 겪지 않는다.

본 발명은, 물론, 본 발명의 필수적인 성격을 벗어나지 않는 한, 앞에서 상술한 것 이외의 다른 방법에 의해 실시될 수 있다. 본 구체예들은 설명하기 위한 목적으로 한정하기 위한 것이 아니며, 하기 청구항의 범위와 그 변형물들은 그것들을 포함하기 위한 것이다.

Claims

미리 계산된 값을 룩업 테이블에 저장하는 단계;

상기 룩업 테이블로부터 선택된 각각의 미리 계산된 값을 기초로 두 개 이상의 부분 장애 상관을 결정하는 단계; 및

제1 및 제2 샘플 스트림 사이의 최종 장애 상관을 발생시키기 위해 부분 장애 상관들을 결합하는 단계

를 포함하고,

상기 두 개 이상의 각 부분 장애 상관을 결정하는 단계는

상기 각 제1 및 제2 샘플 스트림에 대응하는 제1 및 제2 딜레이 오프셋들 간의 차이의 함수로써 인덱스 값을 계산하는 단계;

상기 인덱스 값을 기초로 상기 룩업 테이블로부터 미리 계산된 값을 선택하는 단계;

상기 선택된 미리 계산된 값을 기초로 펄스 상관 추정을 발생시키는 단계; 및

상기 펄스 상관 추정을 기초로 부분 장애 상관을 결정하는 단계;

를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제1항에 있어서, 상기 펄스 상관 추정을 발생시키는 단계는 상기 선택된 미리 계산된 값과 같은 펄스 상관 추정을 설정하는 단계를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제1항에 있어서, 상기 펄스 상관 추정을 발생시키는 단계는 상기 선택된 미리 계산된 값의 켤레(conjugate)를 기초로 펄스 상관 추정을 발생시키는 단계를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제1항에 있어서, 상기 인덱스 값으로부터 하나 이상의 추가적인 미리 계산된 값을 선택하는 단계를 더 포함하고, 상기 펄스 상관 추정을 발생시키는 단계는 두 개 이상의 선택된 미리 계산된 값들 사이의 내삽법(interpolation)을 기초로 펄스 상관 추정을 발생시키는 단계를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제1항에 있어서, 상기 펄스 추정을 발생시키는 단계는

보정 인자(correction factor)를 결정하는 단계; 및

수신 신호 내의 수직 장애 성분을 설명하기 위해 선택된 미리 계산된 값에 상기 보정 인자를 적용하는 단계

를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제5항에 있어서, 상기 보정 인자를 결정하는 단계는

제2 룩업 테이블 내에 펄스 쉐이프 값(pulse shape value)을 저장하는 단계;

각각 제1 및 제2 딜레이 오프셋을 기초로 제2 룩업 테이블로부터 제1 및 제2 펄스 쉐이프 값을 선택하는 단계; 및

상기 선택된 제1 및 제2 펄스 쉐이프 값을 기초로 보정 인자를 결정하는 단계

를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제5항에 있어서, 상기 보정 인자를 결정하는 단계는

상기 제1 딜레이 오프셋을 기초로 상기 룩업 테이블로부터 제2 미리 계산된 값을 선택하는 단계;

상기 제2 딜레이 오프셋을 기초로 상기 룩업 테이블로부터 제3 미리 계산된 값을 선택하는 단계; 및

상기 룩업 테이블로부터 선택된 상기 제2 및 제3 미리 계산된 값을 기초로 보정 인자를 결정하는 단계

를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제1항에 있어서, 상기 미리 계산된 값을 선택하는 단계는 미리 결정된 칩 주기에 대응하는 인덱스 값과 샘플링 페이즈(sampling phase) 오프셋을 기초로 룩업 테이블로부터 미리 계산된 값을 선택하는 단계를 선택하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제8항에 있어서, 상기 딜레이 오프셋 중 하나를 기초로 상기 샘플링 페이즈 오프셋을 계산하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 펄스 상관 추정은 제1 펄스 상관 추정을 포함하고, 상기 방법은

임계 조건을 상기 제1 및 제2 딜레이 오프셋에 적용하는 단계;

제1 임계 조건 결과에 응답하는 제1 펄스 상관 추정을 기초로 부분 장애 상관을 결정하는 단계; 및

제2 임계 조건 결과에 응답하는 제2 펄스 상관 추정을 기초로 부분 장애 상관을 결정하는 단계

를 더 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제10항에 있어서, 상기 제1 펄스 상관 추정은 비수직 장애 성분에 대응하고 상기 제2 펄스 상관 추정은 수직 장애 성분에 대응하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제10항에 있어서,

제2 룩업 테이블 내에 미리 계산된 값을 저장하는 단계;

상기 제1 및 제2 딜레이 오프셋을 기초로 상기 제2 룩업 테이블로부터 제2 미리 계산된 값을 선택하는 단계; 및

상기 제2 룩업 테이블로부터 선택된 상기 제2 미리 계산된 값을 기초로 제2 펄스 상관 추정을 발생시키는 단계를 포함하는 것을 특징으로 하는 수신 신호와 연 관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제10항에 있어서,

상기 수신 신호 내의 수직 장애 성분을 설명하기 위해 보정 인자를 결정하는 단계; 및

상기 제2 펄스 상관 추정을 발생시키기 위해 상기 보정 인자를 룩업 테이블로부터 선택된 상기 미리 계산된 값에 적용하는 단계

를 더 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제1항에 있어서, 상기 인덱스 값을 계산하는 단계는

상기 제1 샘플 스트림 및 제1 경로 딜레이에 대응하는 제1 처리 지연간의 차이 함수로써 제1 딜레이 오프셋을 계산하는 단계;

상기 제2 샘플 스트림 및 제2 경로 딜레이에 대응하는 제2 처리 지연간의 차이 함수로써 딜레이를 처리하는 단계; 및

인덱스 값을 발생시키기 위해 제1 및 제2 딜레이 오프셋을 빼는 단계

를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
제14항에 있어서, 상기 제1 및 제2 처리 딜레이는 GRAKE 수신기의 제1 및 제2 RAKE 핑거들에 대응하는 핑
제14항에 있어서, 상기 제1 및 제2 처리 딜레이는 칩 이퀄라이저의 제1 및 제2 딜레이 탭에 대응하는 탭 딜레이를 포함하는 것을 특징으로 하는 수신 신호와 연관된 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 방법.
메모리 내에 저장된 미리 계산된 값의 룩업 테이블을 사용하여 수신 신호의 제1 및 제2 샘플 스트림 사이의 장애 상관을 결정하는 장애 프로세서로서

룩업 테이블로부터 선택된 각각의 미리 계산된 값을 기초로 두 개 이상의 부분 장애 상관을 결정하도록 설정된 하나의 펄스 상관 추정기

를 포함하고, 상기 펄스 상관 추정기는

각각의 제1 및 제2 샘플 스트림에 대응하는 제1 및 제2 딜레이 오프셋 간의 차이의 함수로써 인덱스 값을 계산하는 단계;

상기 인덱스 값을 기초로 룩업 테이블로부터 미리 계산된 값을 선택하는 단계; 및

상기 선택된 미리 계산된 값을 기초로 펄스 상관 추정을 발생시키는 단계

에 의해 각 두 개 이상의 부분 장애 상관을 결정하는 것을 특징으로 하는 장애 프로세서.
제17항에 있어서, 상기 펄스 상관 추정기는 펄스 상관 추정을 상기 선택된 미리 계산된 값과 같도록 설정하는 것을 특징으로 하는 장애 프로세서.
제17항에 있어서, 상기 펄스 상관 추정기는 상기 선택된 미리 계산된 값의 켤레를 기초로 펄스 상관 추정을 발생시키도록 설정된 하나의 컨주게이션 프로세서(conjugation processor)를 포함하는 것을 특징으로 하는 장애 프로세서.
제17항에 있어서, 상기 펄스 상관 추정기는 상기 인덱스 값을 기초로 상기 룩업 테이블로부터 하나 이상의 미리 계산된 값을 선택하도록 더 설정된 것을 특징으로 하는 장애 프로세서.
제20항에 있어서, 상기 펄스 상관 추정기는 상기 펄스 상관 추정을 발생시키 기 위해 두 개 이상의 선택된 미리 계산된 값들 사이에 내삽법을 사용하도록(interpolate) 설정된 하나의 인터폴레이터(interpolator)를 포함하는 것을 특징으로 하는 장애 프로세서.
제17항에 있어서, 상기 펄스 상관 추정기는

보정 인자를 결정하기 위한 하나의 보정 프로세서; 및

수신 신호 내의 수직 장애 성분을 설명하기 위해 상기 보정 인자를 선택된 미리 계산된 값에 적용하는 하나의 결합기

를 포함하는 것을 특징으로 하는 장애 프로세서.
제22항에 있어서 상기 메모리는 펄스 쉐이프(pulse-shape) 값의 제2 룩업 테이블을 포함하고, 상기 보정 프로세서는 제1 및 제2 딜레이 오프셋 중 적어도 하나 이상에 응답하는 상기 제2 룩업 테이블로부터 선택된 상기 최소한 하나의 펄스 쉐이프 값을 기초로 상기 보정 인자를 결정하는 것을 특징으로 하는 장애 프로세서.
제22항에 있어서, 상기 보정 프로세서는 제1 및 제2 딜레이 오프셋 중 적어도 하나에 응답하는 룩업 테이블로부터 선택된 적어도 하나의 추가적인 미리 계산 된 값을 기초로 상기 보정 인자를 결정하는 것을 특징으로 하는 장애 프로세서.
제17항에 있어서, 상기 펄스 상관 추정기는 상기 인덱스 값과 하나의 미리 결정된 칩 주기에 대응하는 하나의 샘플링 페이즈를 기초로 룩업 테이블로부터 미리 계산된 값을 선택하는 것을 특징으로 하는 장애 프로세서.
제25항에 있어서, 상기 딜레이 오프셋들 중 하나를 기초로 샘플링 페이즈를 계산하도록 설정된 하나의 샘플링 페이즈 프로세서를 더 포함하는 것을 특징으로 하는 장애 프로세서.
제17항에 있어서, 상기 펄스 상관 추정응ㄴ 하나의 제1 펄스 상관 추정을 포함하고, 상기 펄스 상관 추정기는

임계 조건을 상기 제1 및 제2 딜레이 오프셋에 적용하고;

제1 임계 조건 결과에 응답하는 제1 펄스 상관 추정을 기초로 각 부분 장애 상관들을 결정하고;

제1 임계 조건 결과에 대한 응답을 추정하고; 그리고

제2 임계 조건 결과에 응답하는 제2 펄스 상관 추정을 기초로 각 부분 장애 상관을 결정하도록

설정된 것을 특징으로 하는 장애 프로세서.
제27항에 있어서, 상기 제1 펄스 상관 추정은 비수직 장애 성분에 대응하고, 상기 제2 펄스 상관 추정은 수직 장애 성분에 대응하는 것을 특징으로 하는 장애 프로세서.
제27항에 있어서, 상기 메모리는 미리 계산된 값의 제2 룩업 테이블을 포함하고, 상기 펄스 상관 추정기는

상기 제1 및 제2 딜레이 오프셋을 기초로 제2 룩업 테이블로부터 제2 미리 계산된 값을 선택하고;

상기 제2 룩업 테이블로부터 선택된 제2 미리 계산된 값을 기초로 제2 펄스 상관 추정을 발생시키도록

더 설정된 것을 특징으로 하는 장애 프로세서.
제27항에 있어서, 상기 펄스 상관 추정기는

수신 신호 내의 수직 장애 성분을 설명하기 위해 보정 인자를 결정하고; 그 리고

상기 제2 펄스 상관 추정을 발생시키기 위해 상기 보정 인자를 상기 룩업 테이블로부터 선택된 미리 계산된 값에 적용시키도록

설정된 것을 특징으로 하는 장애 프로세서
하나의 수신 신호를 다 개 이상의 샘플 스트림으로 분리시키고, 상기 각 샘플 스트림은 다른 처리 딜레이와 연관되고;

가중 인자들을 상기 샘플 스트림에 적용시키고; 그리고

바람직한 샘플을 발생시키기 위해 상기 가중된 샘플 스트림을 줄어든 간섭과 결합하도록

설정된 하나의 장애 배제 이퀄라이저(impairment rejection equlizer);

미리 계산된 값의 룩업 테이블을 저장하도록 설정된 메모리; 및

제1 및 제2 샘플 스트림 사이의 장애 상관들을 결정하도록 설정된 장애 프로세서

를 포함하고, 상기 장애 프로세서는

각각의 제1 및 제2 샘플 스트림에 대응하는 제1 및 제2 딜레이 오프셋들 간의 차이의 함수로써 하나의 인덱스 값을 계산하고;

상기 인덱스 값을 기초로 상기 룩업 테이블로부터 미리 계산된 값을 선택하고; 그리고

선택된 미리 계산된 값을 기초로 하나의 펄스 상관 추정을 생산함으로써

각 둘 이상의 부분 장애 상관들을 결정하도록 설정된 하나의 펄스 상관 추정기;

상기 제1 및 제2 샘플 스트림들 사이의 최종 장애 상관을 발생시키도록 부분 장애 상관들을 결합시키도록 설정된 하나의 장애 상관 추정기; 및

상기 장애 상관들을 기초로 가중 인자들을 결정하도록 설정된 무게 계산기를 포함하는 하나의 간섭 배제 수신기.
제31항에 있어서, 상기 장애 배제 이퀄라이저는 하나의 일반화된 RAKE 수신기를 포함하는 것을 특징으로 하는 간섭 배제 수신기.
제31항에 있어서, 상기 장애 배제 이퀄라이저는 하나의 칩 이퀄라이저를 포함하는 것을 특징으로 하는 간섭 배제 수신기.