KR20100029954A - 반도체 집적회로의 지연 장치 - Google Patents

Abstract

본 발명은 오프 칩 드라이버의 임피던스를 조정하기 위한 조정코드를 생성하는 조정코드 생성부; 및 상기 조정코드에 따라 저항 값을 가변 시킴으로써 지연시간이 PVT 변동에 상관없이 일정하게 유지되도록 구성된 지연부를 구비한다.

조정코드, 지연시간, PVT

Description

반도체 집적회로의 지연 장치{DELAY APPARATUS OF SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 지연 장치에 관한 것이다.

반도체 집적회로는 각종 신호를 정해진 타이밍에 처리하기 위해서 다수의 지연 장치를 사용한다.

도 1은 종래의 기술에 따른 지연 장치의 회로도이다.

종래의 기술에 따른 지연 장치는 도 1에 도시된 바와 같이, 저항(R) 및 커패시터(C)의 조합으로 구성할 수 있다. 상기 저항(R) 및 커패시터(C)는 능동 소자 예를 들어, 트랜지스터를 이용하여 구성할 수 있다.

그러나 종래의 기술에 따른 지연 장치는 상술한 바와 같이, 능동 소자의 조합으로 이루어져 PVT(Process/Voltage/Temperature) 변동에 민감하므로 지연 시간이 PVT 변동에 따라 변하여 목표 지연시간과 달라질 확률이 높다.

이와 같이 지연 장치의 지연시간이 목표 지연시간과 다를 경우, 신호 처리 오류를 유발하고, 나아가서는 반도체 집적회로의 동작 오류를 유발할 수 있는 문제 점이 있다.

본 발명은 PVT 변동에 상관없이 일정한 지연시간을 가질 수 있도록 한 반도체 집적회로의 지연 장치를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 집적회로의 지연 장치는 오프 칩 드라이버의 임피던스를 조정하기 위한 조정코드를 생성하는 조정코드 생성부; 및 상기 조정코드에 따라 저항 값을 가변 시킴으로써 지연시간이 PVT 변동에 상관없이 일정하게 유지되도록 구성된 지연부를 구비함을 특징으로 한다.

본 발명에 따른 반도체 집적회로의 지연 장치는 오프 칩 드라이버의 임피던스를 조정하기 위한 조정코드를 생성하는 조정코드 생성부; 및 상기 조정코드에 따라 커패시턴스 값을 가변 시킴으로써 지연시간이 PVT 변동에 상관없이 일정하게 유지되도록 구성된 지연부를 구비함을 다른 특징으로 한다.

본 발명에 따른 반도체 집적회로의 지연 장치는 PVT 변동에 대응하여 지연시간을 일정하게 유지시킬 수 있으므로 반도체 집적회로의 동작 신뢰성을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 지연 장치 바람직한 실시예를 설명하면 다음과 같다.

최근의 반도체 집적회로는 오프 칩 드라이버(off chip driver)의 임피던스(Impedance)를 PVT 변동에 상관없이 일정하게 유지시킴으로써 데이터의 신뢰성을 향상시키기 위한 기술로서, ZQ 캘리브레이션(Calibration) 회로가 포함되어 있다.

상기 오프 칩 드라이버는 조정코드에 따라 임피던스가 조정되며, 조정코드는 상기 ZQ 캘리브레이션(Calibration) 회로에 의해 생성되고, 주기적으로 조정된다.

반도체 집적회로는 ZQ 패드를 통해 외부 저항과 연결되어 있다.

상기 외부 저항의 저항 값은 PVT 변동에 상관없이 일정한 반면, 오프 칩 드라이버의 임피던스는 PVT 변동에 따라 증가 또는 감소할 수 있다.

따라서 상기 ZQ 캘리브레이션 회로(이하, 조정코드 생성부)는 상기 오프 칩 드라이버의 임피던스가 상기 외부 저항과 같아지도록 상기 조정코드의 코드값을 변화시키는 조정 작업을 수행한다. 즉, 조정코드는 PVT 변동에 따른 임피던스의 변화를 보상할 수 있는 방향으로 증가 또는 감소하게 된다.

지연 장치의 저항 값 또한 오프 칩 드라이버의 임피던스와 동일하게 PVT 변동의 영향을 받는다.

따라서 본 발명의 구성 원리는 PVT 변동을 보상할 수 있도록 조정이 이루어지는 상기 조정코드를 이용하여 저항 값 또는 커패시턴스 값을 조정하여 지연 장치의 지연시간을 일정하게 유지시킬 수 있도록 한 것이다.

도 2는 본 발명의 제 1 실시예에 따른 반도체 집적회로의 지연 장치의 회로도이다.

본 발명에 따른 반도체 집적회로의 지연 장치(100)는 도 2에 도시된 바와 같 이, 복수개의 트랜지스터(M0 ~ MN), 복수개의 저항 소자(R0 ~ RN) 및 커패시터(C)를 구비한다.

상기 복수개의 트랜지스터(M0 ~ MN)는 소오스가 입력단(IN)과 공통 연결되고, 게이트에 상기 조정 코드(PCODE<0:N>)를 입력받는다. 상기 복수개의 저항 소자(R0 ~ RN)는 일단이 상기 복수개의 트랜지스터(M0 ~ MN)의 드레인과 연결되고 타단이 출력단(OUT)과 공통 연결된다. 상기 복수개의 저항 소자(R0 ~ RN)의 타단과 상기 출력단(OUT) 사이의 노드와 접지단 사이에 상기 커패시터(C)가 연결된다.

상기 조정 코드(PCODE<0:N>)가 초기 설정 값을 유지한다는 전제하에, 본 발명에 따른 지연 장치의 지연시간은 상기 복수개의 저항 소자(R0 ~ RN) 중에서 조정 코드(PCODE<0:N>)의 초기 설정 값에 따라 선택되는 저항 소자(예를 들어, R1)와 상기 커패시터(C)에 의해 정해진다. 따라서 상기 저항 소자(R1)와 커패시터(C)에 따라 지연 장치의 지연시간을 목표 지연시간으로 맞출 수 있다.

이후, PVT 변동에 따른 조정코드 생성부의 코드 조정 동작에 의해 상기 조정 코드(PCODE<0:N>)가 변하게 되면, 복수개의 저항 소자(R0 ~ RN) 중에서 선택되는 저항 소자가 달라지고 저항 값이 목표 값으로 보상된다. 이와 같이 보상된 저항 값과 커패시터(C)의 커패시턴스의 조합에 따라 지연시간을 일정하게 유지시킬 수 있다.

즉, PVT 변동에 따라 저항 소자 자체의 저항 값이 감소/증가 하였다면, 상기 가변된 조정 코드(PCODE<0:N>)에 의해 저항 값을 증가/감소시킴으로써 결국, PVT 변동에 따른 저항 값 변동을 보상하여 지연시간을 일정하게 유지시킬 수 있다.

도 3은 본 발명의 제 2 실시예에 따른 반도체 집적회로의 지연 장치의 회로도이다.

본 발명에 따른 반도체 집적회로의 지연 장치(200)는 도 3에 도시된 바와 같이, 저항(R), 복수개의 트랜지스터(M0 ~ MN) 및 복수개의 커패시터(C0 ~ CN)를 구비한다.

상기 저항(R)은 일단이 입력단(IN)과 연결된다. 상기 복수개의 트랜지스터(M0 ~ MN)는 소오스가 상기 저항(R)의 타단과 공통 연결되고, 게이트에 상기 조정 코드(PCODE<0:N>)를 입력받는다. 상기 복수개의 커패시터(C0 ~ CN)는 일단이 상기 복수개의 트랜지스터(M0 ~ MN)의 드레인과 연결되고 타단이 접지단과 연결된다.

상기 조정 코드(PCODE<0:N>)가 초기 설정 값을 유지한다는 전제하에, 본 발명에 따른 지연 장치의 지연시간은 상기 복수개의 커패시터(C0 ~ CN) 중에서 조정 코드(PCODE<0:N>)의 초기 설정 값에 따라 선택되는 커패시터(예를 들어, C1)와 상기 저항(R)에 의해 정해진다. 따라서 상기 커패시터(C1)와 저항(R)에 따라 지연 장치의 지연시간을 목표 지연시간으로 맞출 수 있다.

이후, PVT 변동에 따른 조정코드 생성부의 코드 조정 동작에 의해 상기 조정 코드(PCODE<0:N>)가 변하게 되면, 복수개의 커패시터(C0 ~ CN) 중에서 선택되는 커패시터가 달라지고 지연 장치의 커패시턴스가 달라지게 된다.

즉, PVT 변동에 따라 커패시턴스가 감소/증가 하였다면, 상기 가변된 조정 코드(PCODE<0:N>)에 의해 커패시턴스를 증가/감소시킴으로써 결국, PVT 변동에 따른 커패시턴스 변동을 보상하여 지연시간을 일정하게 유지시킬 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 기술에 따른 반도체 집적회로의 지연 장치의 회로도,

도 2는 본 발명의 제 1 실시예에 따른 반도체 집적회로의 지연 장치의 회로도,

도 3은 본 발명의 제 2 실시예에 따른 반도체 집적회로의 지연 장치의 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100: 지연 장치 M0 ~ MN: 트랜지스터

R0 ~ RN: 저항 C0 ~ CN: 커패시터

Claims (6)

1. 오프 칩 드라이버의 임피던스를 조정하기 위한 조정코드를 생성하는 조정코드 생성부; 및

   상기 조정코드에 따라 저항 값을 가변 시킴으로써 지연시간이 PVT(Process/Voltage/Temperature) 변동에 상관없이 일정하게 유지되도록 구성된 지연부를 구비한 반도체 집적회로의 지연 장치.
2. 제 1 항에 있어서,

   상기 지연부는

   입력단과 병렬 연결되고 상기 조정코드에 따라 동작하는 복수개의 스위칭 소자, 및

   상기 복수개의 스위칭 소자와 출력단 사이에 연결된 복수개의 저항 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 지연 장치.
3. 제 2 항에 있어서,

   상기 지연부는

   상기 복수개의 저항 소자와 상기 출력단 사이의 노드와 접지단 사이에 연결된 커패시터를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 지연 장치.
4. 오프 칩 드라이버의 임피던스를 조정하기 위한 조정코드를 생성하는 조정코드 생성부; 및

   상기 조정코드에 따라 커패시턴스 값을 가변 시킴으로써 지연시간이 PVT 변동에 상관없이 일정하게 유지되도록 구성된 지연부를 구비한 반도체 집적회로의 지연 장치.
5. 제 4 항에 있어서,

   상기 지연부는

   입력단과 출력단 사이에 병렬 연결되고 상기 조정코드에 따라 동작하는 복수개의 스위칭 소자, 및

   상기 복수개의 스위칭 소자와 접지단 사이에 연결된 복수개의 커패시터를 구비하는 것을 특징으로 하는 반도체 집적회로의 지연 장치.
6. 제 5 항에 있어서,

   상기 지연부는

   상기 입력단과 상기 복수개의 스위칭 소자 사이 또는 상기 복수개의 스위칭 소자와 상기 출력단 사이에 연결된 저항 소자를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 지연 장치.

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