KR20100027515A - 반도체 소자의 랜딩플러그 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 랜딩플러그 형성방법은, 반도체 기판상에 게이트 스택을 형성하는 단계; 게이트 스택 사이의 반도체 기판을 노출시키는 예비 컨택홀을 포함하는 층간절연막을 형성하는 단계; 예비 컨택홀로 노출된 반도체 기판의 노출면에 실리콘옥사이드막을 형성하는 단계; 반도체 기판상에 질화 증착 소스를 공급하여 실리콘옥사이드막 위에는 성장이 억제되면서 게이트 스택 상부 및 측면을 따라 연장하는 배리어막을 형성하는 단계; 게이트 스택 사이의 실리콘옥사이드막 및 배리어막을 제거하는 세정 공정으로 반도체 기판의 표면을 노출시키는 컨택홀을 형성하는 단계; 및 컨택홀을 매립하는 랜딩플러그를 형성하는 단계를 포함한다.
실리콘옥사이드, 나이트라이드, 자기정렬컨택

Description

반도체 소자의 랜딩플러그 형성방법{Method for fabricating landing plug in semiconductor device }
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 랜딩플러그 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 고용량을 갖는 디램(DRAM; Dynamic Random Access Memory)소자가 이용되고 있다. 디램소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변회로영역으로 구성되고, 메모리 셀 영역의 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 이루어진다. 이러한 디램소자를 형성하기 위해서는, 먼저 반도체 기판에 워드라인 및 소스 및 드레인을 포함하는 트랜지스터를 형성하고, 층간절연막을 통해 선택적으로 소스와 드레인 상부에 연결되는 컨택홀을 형성한다. 그리고 이 컨택홀을 통해 소스와 드레인에 각각 연결되는 비트라인과 캐패시터의 스토리지노드를 각각 형성한 후, 스토리지노드 상에 유전막 및 플레이트 전극을 형성하여 캐패시터를 형성한다.
한편, 반도체 소자의 집적도가 증가함에 따라 소자의 공정 여유도(process margin)는 감소하고 있다. 이에 따라 소스과 비트라인, 그리고 드레인와 스토리지 노드를 연결시키는 랜딩플러그를 형성하기 위해, 자기정렬컨택(SAC; Self Aligned Contact)공정을 주로 사용하고 있다. 이 자기정렬된 컨택 공정을 이용하면, 미스얼라인(mis-align)이 발생하더라도 워드라인 상에 형성된 나이트라이드막이 버퍼막으로 작용하면서 워드라인의 게이트 전극과 랜딩플러그 사이의 브릿지(bridge) 결함과 같은 문제를 방지하고 있다. 그러나 반도체 소자의 집적도가 높아짐에 따라 소자의 피치(pitch) 사이즈가 줄어들면서 워드라인과 랜딩플러그 사이의 간격 또한 좁아짐에 따라 두 전극간의 전기적 절연성이 파괴되는 자기정렬컨택 불량(SAC fail)이 발생되고 있다. 이러한 자기정렬컨택 불량을 개선하기 위해 워드라인 사이에 컨택홀을 형성하고, 질화막을 형성하고 있다. 그런데 워드라인 사이에 노출된 반도체 기판 위에 형성된 질화막이 후속 세정 공정에서 제대로 제거되지 않고 잔류하면서 반도체 기판이 노출되지 않는 불량(not open fail)이 발생하고 있다. 반도체 기판이 노출되지 않으면 반도체 기판과 랜딩플러그가 전기적으로 절연됨에 따라 후속으로 형성되는 캐패시터에 전하를 공급하지 못하는 문제가 발생된다. 이러한 문제를 개선하기 위해 반도체 기판 표면에 형성된 질화막을 식각하는 공정을 추가적으로 진행하고 있다. 그러나 반도체 기판 표면에 형성된 질화막을 식각하기 위해 과도하게 식각 공정을 진행하게 되면 워드라인 측벽에 형성된 질화막도 함께 식각됨에 따라 자기정렬컨택 불량이 다시 발생할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 랜딩플러그 형성방법은, 반도체 기판상에 게이트 스택을 형성하는 단계; 상기 게이트 스택 사이의 반도체 기판을 노출시키는 예비 컨택홀을 포함하는 층간절연막을 형성하는 단계; 상기 예비 컨택홀로 노출된 상기 반도체 기판의 노출면에 실리콘옥사이드막을 형성하는 단계; 상기 반도체 기판상에 질화 증착 소스를 공급하여 상기 실리콘옥사이드막 위에는 성장이 억제되면서 상기 게이트 스택 상부 및 측면을 따라 연장하는 배리어막을 형성하는 단계; 상기 게이트 스택 사이의 실리콘옥사이드막 및 배리어막을 제거하는 세정 공정으로 상기 반도체 기판의 표면을 노출시키는 컨택홀을 형성하는 단계; 및 상기 컨택홀을 매립하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 실리콘옥사이드막은 상기 반도체 기판 상에 600℃ 내지 800℃의 온도에서 산소 가스를 공급하여 상기 반도체 기판의 노출면에 선택적으로 형성한다.
상기 배리어막은 600℃ 내지 750℃의 증착 온도에서 질화 증착 소스로 이염화실란(SiH2Cl2)가스와 암모니아(NH3) 가스를 공급하면서 화학기상증착(CVD)방식으로 형성하는 것이 바람직하다.
상기 배리어막은 상기 게이트 스택의 측벽과 상기 랜딩플러그 사이에 절연 공간을 확보한다.
상기 랜딩플러그는 폴리실리콘막으로 형성하며, 에치백 공정 또는 화학적 기 계적 연마(CMP)방법으로 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 랜딩플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 활성영역을 정의하는 소자분리막(105)을 형성한다. 소자분리막(105)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성할 수 있다. 다음에 반도체 기판(100) 내에 리세스 트렌치(110)를 형성한다. 그리고 리세스 트렌치(110)와 중첩하는 게이트 스택(135)을 형성한다. 게이트 스택(135)은 게이트 절연막 패턴(115), 게이트 도전막 패턴(120), 금속막 패턴(125) 및 하드마스크막 패턴(130)이 적층된 구조로 이루어진다. 여기서 게이트 절연막 패턴(115)은 실리콘옥사이드막으로 형성하며, 고온산화방식으로 형성할 수 있다. 게이트 도전막 패턴(120)은 반도체층, 예컨대 폴리실리콘막을 800Å 내지 1000Å의 두께로 형성한다. 다음에 게이트 도전막 패턴(120) 위에 형성된 금속막 패턴(125)은 텅스텐막으로 형성할 수 있다. 여기서 금속막 패턴(125)은 금속막의 산화를 억제하는 배리어금속막(미도시함)을 더 포함하여 형성할 수 있다. 금속막 패턴(125) 위에 형성된 하드마스크막 패턴(130)은 질화막 또는 비정질 카본막을 포 함하며, 질화막 및 비정질 카본막의 적층 구조로 형성할 수도 있다.
도 2를 참조하면, 게이트 스택(135) 측벽에 스페이서(140)를 형성한다. 스페이서(140)는 이후 랜딩플러그가 형성될 컨택홀을 형성하기 위한 식각 공정에서 게이트 스택(135)을 보호하는 역할을 하며, 질화막을 포함하여 이루어진다.
도 3을 참조하면, 반도체 기판(100) 상에 예비 컨택홀(150)을 포함하는 층간절연막(143)을 형성한다. 구체적으로, 반도체 기판(100) 상에 게이트 스택(135)을 모두 매립하는 층간절연막(143)을 형성한다. 다음에 비록 도면에 도시하지는 않았지만, 층간절연막(143) 상에 예비 컨택홀(150)이 형성될 영역의 층간절연막(143)을 선택적으로 노출시키는 마스크 패턴을 형성한다. 다음에 마스크 패턴을 식각마스크로 각 게이트 스택(135) 사이의 층간절연막(143)을 제거하여 예비 컨택홀(150)을 형성한다. 여기서 예비 컨택홀(150)은 층간절연막(143)과 스페이서(140) 사이의 식각 선택비에 의해 층간절연막(143)이 스페이서(140)의 노출면을 따라 식각되는 자기정렬컨택(SAC) 공정으로 형성된다.
도 4를 참조하면, 게이트 스택(135) 및 스페이서(140)에 의해 노출된 반도체 기판(100)의 표면 위에 실리콘옥사이드막(155)을 형성한다. 구체적으로, 반도체 기판(100)의 노출면 상에 산소(O2) 가스를 공급하는 산화 공정을 진행한다. 그러면 반도체 기판(100)의 실리콘(Si)과 산소(O2)가 반응하여 실리콘옥사이드(SiO2)가 형성된다. 산화 공정은 600℃ 내지 800℃의 온도에서 반응 가스로 산소(O2) 가스만 이용하는 건식 산화(dry oxidation) 방식으로 진행한다. 이 경우, 산화 공정을 진행하 는 공정 온도는 600℃ 내지 800℃의 온도에서 진행하는 것이 바람직하다. 800℃의 공정 온도를 초과하면 과도한 열 부담(thermal budget)으로 인해 트랜지스터의 특성이 저하된다. 건식 산화 방식으로 형성된 실리콘옥사이드막(155)은 반도체 기판(100)의 실리콘(Si)이 노출된 영역에서만 성장하며, 게이트 스택(135) 측벽에 형성된 스페이서(140) 위에서는 성장하지 않는다. 이러한 실리콘옥사이드막(155)은 30Å 내지 50Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 게이트 스택(135)의 상부 및 스페이서(140)의 노출면 상에 배리어막(160)을 증착한다. 배리어막(160)은 질화막으로 형성한다. 구체적으로, 600℃ 내지 750℃의 공정 온도에서 반도체 기판(100) 상에 질화 증착 소스로 이염화실란(SiH2Cl2)가스와 암모니아(NH3) 가스를 공급한다. 배리어막(160)은 화학기상증착(CVD; Chemical Vapor Deposition)방식으로 진행하여 형성할 수 있다. 나이트라이드막은 하부 막질의 표면 상태에서 따라 성장이 결정되는데, 증착될 대상 표면에 실리콘옥사이드막이 존재하면, 실리콘옥사이드막 위에서는 나이트라이드막의 증착이 억제된다. 이에 따라 실리콘옥사이드막(155)이 형성된 반도체 기판(100) 위에는 나이트라이드막의 증착이 억제되고, 스페이서(140)가 형성된 게이트 스택(135) 측벽에는 나이트라이드막의 증착이 원활하게 이루어진다. 이에 따라 배리어막(160)은 게이트 스택(135)의 상부 및 스페이서(140)의 노출면 상에 증착된다. 여기서 배리어막(160)은 실리콘옥사이드막(155) 위에서는 증착이 억제되면서 스페이서(140) 또는 게이트 스택(135) 위에 증착된 두께보다 1/2 이하로 성장이 억제된다. 이러한 배리어막(160)에 의해 게이트 스택(135)의 측벽과 이후 형성될 랜딩플러그 사이에 절연 공간이 확보되어 이후 진행할 자기정렬컨택 공정에서 불량(SAC fail)이 발생하는 것을 방지할 수 있다. 또한, 실리콘옥사이드막(155)에 의해 배리어막(160)의 증착이 억제된 반도체 기판(100)은 완전히 제거되지 않는 질화막에 기인하는 반도체 기판(100)이 노출되지 않는 불량(not open fail)을 억제할 수 있다. 아울러, 자기정렬컨택 불량을 개선하기 위해 워드라인 상에 버퍼막을 형성하기 위해 형성하였던 USG(Undoped Silicate Glass)막을 생략함으로써 공정 단계를 감소시킬 수 있다.
도 6을 참조하면, 세정 공정으로 반도체 기판(100) 위에 형성된 실리콘옥사이드막(155)을 제거하여 반도체 기판(100)의 표면을 노출시키는 컨택홀(165)을 형성한다. 세정 공정은 실리콘옥사이드막(155)을 제거할 수 있는 세정 소스, 예를 들어 불산(HF)계 소스를 이용하여 진행할 수 있다. 그러면 실리콘옥사이드막(155)이 제거되면서 반도체 기판(100)의 표면을 노출시키는 컨택홀(165)이 형성된다. 이 경우 실리콘옥사이드막(155) 위에는 배리어막(160)이 게이트 스택(135) 위에 증착된 두께보다 1/2 이하로 성장이 억제되어 형성되어 있으므로 세정 공정에서 용이하게 제거할 수 있다. 이에 따라 질화막이 완전히 제거되지 않아 반도체 기판(100)이 노출되지 않는 불량을 억제할 수 있다. 이때, 배리어막(160) 하부에 위치한 실리콘옥사이드막(155)은 세정 공정에 영향을 받지 않고 남게 된다. 여기서 실리콘옥사이드막(155)이 제거되는 과정에서 반도체 기판(100)의 표면에 얕은 홈(미도시함)이 형성될 수도 있다.
도 7을 참조하면, 반도체 기판(100) 상에 컨택홀(165, 도 6 참조)을 모두 매 립하는 반도체층(170)을 형성한다. 여기서 반도체층(170)은 폴리실리콘을 포함하여 형성한다.
도 8을 참조하면, 게이트 스택(135) 사이에 분리된 랜딩플러그(175)를 형성한다. 구체적으로, 도 7의 반도체층(170)이 형성된 반도체 기판(100) 상에 평탄화 공정, 예를 들어 에치백(etch back) 공정 또는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing)방법을 수행한다. 이 경우 평탄화 공정은 하드마스크막 패턴(130)의 상부가 노출되는 시점까지 진행한다. 이러한 평탄화 공정에 의해 게이트 스택(135)의 하드마스크막 패턴(130)으로 반도체층(170)이 분리되면서 랜딩플러그(175)가 형성된다. 이 경우, 게이트 스택(135) 측벽을 따라 형성된 배리어막(160)에 의해 게이트 스택(135)의 전극물질과 층간절연막(143)의 절연성을 유지할 수 있다.
본 발명에 의한 반도체 소자의 랜딩플러그 형성방법은, 증착 대상막 표면에 실리콘옥사이드막이 존재하는 경우 증착이 억제되는 질화막의 특성을 이용하여, 게이트 스택의 측벽에는 배리어막을 형성하고 반도체 기판 위에 배리어막의 증착을 억제한다. 이에 따라 게이트 스택의 측벽 부분에 유발되는 자기정렬공정 불량을 억제하면서, 반도체 기판이 노출되지 않는 불량을 함께 억제할 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 랜딩플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.

Claims (7)

  1. 반도체 기판상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택 사이의 반도체 기판을 노출시키는 예비 컨택홀을 포함하는 층간절연막을 형성하는 단계;
    상기 예비 컨택홀로 노출된 상기 반도체 기판의 노출면에 실리콘옥사이드막을 형성하는 단계;
    상기 반도체 기판상에 질화 증착 소스를 공급하여 상기 실리콘옥사이드막 위에는 성장이 억제되면서 상기 게이트 스택 상부 및 측면을 따라 연장하는 배리어막을 형성하는 단계;
    상기 게이트 스택 사이의 실리콘옥사이드막 및 배리어막을 제거하는 세정 공정으로 상기 반도체 기판의 표면을 노출시키는 컨택홀을 형성하는 단계; 및
    상기 컨택홀을 매립하는 랜딩플러그를 형성하는 단계를 포함하는 반도체 소자의 랜딩플러그 형성방법.
  2. 제1항에 있어서,
    상기 실리콘옥사이드막은 상기 반도체 기판 상에 600℃ 내지 800℃의 온도에서 산소 가스를 공급하여 상기 반도체 기판의 노출면에 선택적으로 형성하는 반도체 소자의 랜딩플러그 형성방법.
  3. 제1항에 있어서,
    상기 배리어막은 600℃ 내지 750℃의 증착 온도에서 질화 증착 소스로 이염화실란(SiH2Cl2)가스와 암모니아(NH3) 가스를 공급하면서 화학기상증착(CVD)방식으로 형성하는 반도체 소자의 랜딩플러그 형성방법.
  4. 제1항에 있어서,
    상기 배리어막은 상기 게이트 스택 상부 및 측면 상에 증착된 두께보다 많아야 1/2의 증착 두께로 상기 실리콘옥사이드막 위에 증착된 반도체 소자의 랜딩플러그 형성방법.
  5. 제1항에 있어서,
    상기 배리어막은 상기 게이트 스택의 측벽과 상기 랜딩플러그 사이에 절연 공간을 확보하는 반도체 소자의 랜딩플러그 형성방법.
  6. 제1항에 있어서,
    상기 랜딩플러그는 폴리실리콘막으로 형성하는 반도체 소자의 랜딩플러그 형성방법.
  7. 제1항에 있어서,
    상기 랜딩플러그는 에치백 공정 또는 화학적 기계적 연마(CMP)방법으로 형성하는 반도체 소자의 랜딩플러그 형성방법.
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