KR20100023302A - 부스트 역률 보상 회로 - Google Patents

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Abstract

본 발명은 부스트 역률 보상 회로에 관한 것이다.
본 발명은 전원 입력측과 상기 인덕터의 사이에 설치되어 전원 초기 입력 시에 초기 유입 전류를 상기 인덕터로는 인가되지 않게 차단하고 상기 캐패시터로 직접 인가하는 인러시 전류 방지 회로부를 포함한다.
부스트, 역률 보상, 인러시

Description

부스트 역률 보상 회로 {Boost Power Factor Correction Circuit}
본 발명은 부스트 역률 보상 회로에 관한 것이다.
일반적인, 부스트(Boost) PFC(Power Factor Correction)는, 라인 필터(line filter), 전류 제한 요소(current limiting device ), 정류기, 인덕터, 스위칭 소자, 다이오드 및, PFC 출력 커패시터로 이루어진다.
상기한 PFC 회로의 동작 메커니즘은 통상적으로 널리 알려져 있다. 상기 전류 제한 요소는 저항이나 인덕터를 주로 사용하고, 써미스터나 기동 저항들이 사용되기도 한다. 이러한 전류 제한 요소는, 교류 전원이 PFC 회로에 인가될 때, 캐패시터가 충전이 되어있지 않아 입출력 전압차가 커지면서 입력 전류가 과도하게 PFC단의 인덕터로 흘러 들어가는 것을 방지하기 위해 적용되고 있다.
상기 전류 제한 요소들은 적용 방법에 따라, 회로 기동 시뿐만 아니라 정상 동작 중에도 계속하여 전류가 흐르는 상시 동작형(constant type)과, 기동 시에만 연결되어 돌입 전류(In-rush current)를 제한하는 기동형이 있다. 상기한 저항과 인덕터 및 써미스터가 상시 동작형이며, 상기 기동 저항이 기동형이다.
상시 동작형 중에서, 저항은 회로 동작 시 계속해서 전류를 흘리므로 손실로 인한 발열이 심하며 전체 시스템의 에너지 효율을 저하시키는 문제점이 있으며, 인덕터의 경우에는, 전원 주파수(50~60Hz)의 전압이 인가되므로 크고 비싼 문제점이 있다. 써미스터는 손실로 인한 발열이 심하고, 온도가 증가한 상태에서 재기동을 하면 전류 제한 기능이 무력화되는 문제점이 있으며, 기동형인 기동 저항은 스위치가 동작하지 않고 개방되어 있으면 상기 저항과 동일하게 회로 동작 시 계속해서 전류를 흘리므로 손실로 인한 발열이 심하며 전체 시스템의 에너지 효율을 저하시키는 문제점이 있다.
그 이외에 또 다른 전류 제한 요소로서 퓨저블(Fusable)저항도 있으나 온/오프시 고장 확률이 높은 문제가 있다.
본 발명의 실시예는 역률 보상 회로의 초기 전원 인가 시의 인러시 전류를 방지할 수 있다.
본 발명의 일 실시예는 인덕터와 캐패시터 및 스위칭 소자를 포함하는 부스트 역률 보상 회로로서, 전원 입력측과 상기 인덕터의 사이에 설치되어 전원 초기 입력 시에 초기 유입 전류를 상기 인덕터로는 인가되지 않게 차단하고 상기 캐패시 터로 직접 인가하는 인러시 전류 방지 회로부를 포함한다.
본 발명은 전원 입력 초기에 인덕터에 전압을 인가하지 않고 PFC 출력 캐패시터에 직접적으로 전압을 충전하고 일정 시간이 경과하면 PFC 출력 캐패시터에 대한 직접 전압 충전은 중단하고 인덕터에 전압을 인가함으로써, 역률 보상 회로의 초기 전원 인가 시의 인러시 전류를 방지할 수 있다.
또한, 본 발명의 실시예는, 전원 입력 초기에 인덕터에 전압을 인가하지 않고 PFC 출력 캐패시터에 직접적으로 전압을 충전하기 위한 스위치에 고장이 발생하더라도 스위치와 캐패시터 간의 연결 라인에 설치된 저항값을 적절히 선정함에 의해 부하를 차단하고 발열 발생을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 부스트 역률 보상 회로의 회로구성도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 부스트 역률 보상 회로는, 라인 필터(10)와 정류기(20)와 인덕터(NLM)와 다이오드(D1)와 스위칭 소자(M1) 와 PFC 출력 캐패시터(VPFC)와 인러시 전류 방지 회로부(100) 및 스위칭 소자(M1)의 스위칭 동작을 제어하는 제어 IC(도시되지 않음)를 포함한다.
상기 라인 필터(10)는 입력 교류전압(VAC)의 양단에 연결되고, 상기 정류기(20)는 상기 라인 필터(10)의 출력측 양단에 연결된다.
상기 인덕터(NLM)는 정류기(20)의 일단에 직렬로 연결되고, 상기 다이오드(D1)는 애노드가 인덕터(NLM)의 일단에 연결되고 캐소드가 캐패시터(VPFC)의 일단에 연결된다.
상기 스위칭 소자(M1)는, 예컨대, MOSFET(Metaloxide Semiconductor Field-Effect Transistor)일 수 있으며, 스위칭 소자(M1)의 드레인단은 인덕터(NLM)와 다이오드(D1)의 사이에 연결되고 소스단은 접지단에 연결되며, 게이트단은 제어 IC에 연결되어 제어 IC의 제어에 따라 스위칭 동작된다.
상기 캐패시터(VPFC)의 일단은 다이오드(D1)의 캐소드와 인러시 전류 방지 회로부(100)에 연결되고 타단은 접지된다.
상기 인러시 전류 방지 회로부(100)는 스위치(S1)와 연결 라인(110)과 다이오드(D10) 및 저항(R10)을 포함한다.
상기 스위치(S1)는 일단이 라인 필터(10)를 통해 입력 교류전압(VAC)의 양극(+)단에 연결되고 타단이 정류기(20)를 통해 인덕터(NLM)에 연결되며, 상기 연결 라인(110)은 (라인 필터(10)를 통해) 입력 교류전압(VAC)의 양극(+)단과 스위치(S1)의 사이를 캐패시터(VPFC)에 연결한다. 상기 다이오드(D10) 및 저항(R10)은 연결 라인(110)에 직렬로 연결된다.
이제 상기와 같이 본 발명의 실시예의 동작을 설명한다.
초기 상태에서는, 인러시 전류 방지 회로부(100)의 스위치(S1)가 개방(open)되어 있고, 교류전압(VAC)이 인가되면 인러시 전류 방지 회로부(100)의 다이오드(D10)가 도통되어 저항(R10)을 통해 PFC 출력 캐패시터(VPFC)에 입력 전압 최대값으로 충전 및 유지된다.
일정 시간 후, 제어 IC에 의해 스위치(S1)가 폐쇄(close)되면 저항(R10)을 통해 전류는 흐르지 않고 PFC 동작만 하게 된다.
만약, 스위치(S1)가 정상적으로 동작이 되지 않아 스위치(S1)만 개방되어 있는 상태에서, 역률 보상 회로의 다른 기능들은 정상 동작을 하게 될 때, 적절한 저항(R10)값의 선정을 통해서, PFC 출력에 부하가 걸리는 경우에도 저항(R10)에서의 전압 강하로 인해, PFC 출력 캐패시터(VPFC)의 전압이 낮아지므로, 부하는 동작을 멈추게 된다. 따라서, 저항(R10)에서의 발열은 없게 된다.
도 2는 본 발명의 다른 실시예에 따른 부스트 역률 보상 회로의 회로구성도 이다. 도 2의 본 발명의 다른 실시예는, 역률 보상 회로가 브리지리스(Bridgeless) 부스트 역률 보상 회로인 점에서만 차이가 있을 뿐, 그 외의 점에서는 도 1의 실시예와 동일하다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 브리지리스 부스트 역률 보상 회로는, 라인 필터(10)와 인덕터(NLM)와 다이오드(D1, D2)와 스위칭 소자(M1, M2)와 PFC 출력 캐패시터(VPFC)와 인러시 전류 방지 회로부(100) 및 스위칭 소자(M1, M2)의 스위칭 동작을 제어하는 제어 IC(도시되지 않음)를 포함한다.
상기 라인 필터(10)는 입력 교류전압(VAC)의 양단에 연결되고, 상기 인덕터(NLM)는 라인 필터(10)를 통해 입력 교류전압(VAC)의 양극(+)단에 직렬로 연결된다.
상기 다이오드(D1)는 애노드가 인덕터(NLM)의 일단에 연결되고 캐소드가 캐패시터(VPFC)의 일단에 연결되며, 상기 다이오드(D2)는 애노드가 라인 필터(10)를 통해 입력 교류전압(VAC)의 음극(-)단에 연결되고 캐소드가 캐패시터(VPFC)의 일단에 연결된다.
상기 스위칭 소자(M1, M2)는, 예컨대, MOSFET일 수 있으며, 스위칭 소자(M1)의 드레인단은 인덕터(NLM)와 다이오드(D1)의 사이에 연결되고 소스단은 접지단에 연결되며, 스위칭 소자(M2)의 드레인단은 (라인 필터(10)를 통해) 입력 교류전 압(VAC)의 음극(-)단과 다이오드(D2)의 사이에 연결되고 소스단은 접지단에 연결된다.
스위칭 소자(M1, M2)의 각 게이트단은 제어 IC에 연결되어 제어 IC의 제어에 따라 스위칭 동작된다.
상기 캐패시터(VPFC)의 일단은 다이오드(D1)의 캐소드와 다이오드(D2)의 캐소드 및 인러시 전류 방지 회로부(100)에 연결되고 타단은 접지된다.
상기 인러시 전류 방지 회로부(100)는 스위치(S1)와 연결 라인(110)과 다이오드(D10) 및 저항(R10)을 포함한다.
상기 스위치(S1)는 일단이 라인 필터(10)를 통해 입력 교류전압(VAC)의 양극(+)단에 연결되고 타단이 인덕터(NLM)에 연결되며, 상기 연결 라인(110)은 (라인 필터(10)를 통해) 입력 교류전압(VAC)의 양극(+)단과 스위치(S1)의 사이를 캐패시터(VPFC)에 연결한다. 상기 다이오드(D10) 및 저항(R10)은 연결 라인(110)에 직렬로 연결된다.
이제 상기와 같이 본 발명의 다른 실시예의 동작을 설명한다.
초기 상태에서는, 인러시 전류 방지 회로부(100)의 스위치(S1)가 개방되어 있고, 교류전압(VAC)이 인가되면 인러시 전류 방지 회로부(100)의 다이오드(D10)가 도통되어 저항(R10)을 통해 PFC 출력 캐패시터(VPFC)에 입력 전압 최대값으로 충전 및 유지된다.
일정 시간 후, 제어 IC에 의해 스위치(S1)가 폐쇄되면 저항(R10)을 통해 전류는 흐르지 않고 PFC 동작만 하게 된다.
만약, 스위치(S1)가 정상적으로 동작이 되지 않아 스위치(S1)만 개방되어 있는 상태에서, 역률 보상 회로의 다른 기능들은 정상 동작을 하게 될 때, 적절한 저항(R10)값의 선정을 통해서, PFC 출력에 부하가 걸리는 경우에도 저항(R10)에서의 전압 강하로 인해, PFC 출력 캐패시터(VPFC)의 전압이 낮아지므로, 부하는 동작을 멈추게 된다. 따라서, 저항(R10)에서의 발열은 없게 된다.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시 예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예(들)에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 바람직한 실시예에 따른 부스트 역률 보상 회로의 회로구성도.
도 2는 본 발명의 다른 실시예에 따른 부스트 역률 보상 회로의 회로구성도.
＜도면의 주요부분에 사용된 부호의 설명＞
10: 라인 필터 20: 정류기
100: 인러시 전류 방지 회로부 NLM: 인덕터
D1, D10: 다이오드 M1: 스위칭 소자
VPFC: 캐패시터 R10: 저항
S1: 스위치

Claims (5)

  1. 인덕터와 캐패시터 및 스위칭 소자를 포함하는 부스트 역률 보상 회로에 있어서,
    전원 입력측과 상기 인덕터의 사이에 설치되어 전원 초기 입력 시에 초기 유입 전류를 상기 인덕터로는 인가되지 않게 차단하고 상기 캐패시터로 직접 인가하는 인러시 전류 방지 회로부를 포함하는 부스트 역률 보상 회로.
  2. 제1항에 있어서,
    상기 인러시 전류 방지 회로부는 상기 전원 입력측과 상기 인덕터의 사이를 상기 캐패시터에 연결하는 연결 라인과, 상기 연결 라인과 상기 인덕터의 사이에 설치되어 전원 초기 입력 시에 일정 시간 동안 개방 후 폐쇄되는 스위치를 포함하는 것을 특징으로 하는 부스트 역률 보상 회로.
  3. 제2항에 있어서,
    상기 연결 라인에는 상기 전원 입력측의 전류를 상기 캐패시터를 향해 단방향 도통시키는 다이오드가 설치되어 있는 것을 특징으로 하는 부스트 역률 보상 회로.
  4. 제2항에 있어서,
    상기 연결 라인에는 저항이 포함되는 것을 특징으로 하는 부스트 역률 보상 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 부스트 역률 보상 회로는 입력 교류전압의 양단이 한 쌍의 다이오드를 통해 상기 캐패시터의 일단에 연결되고 상기 입력 교류전압의 양단과 상기 한 쌍의 다이오드의 각 사이를 한 쌍의 스위칭 소자를 통해 각각 스위칭하도록 구성된 브리지리스(Bridgeless) 부스트 역률 보상 회로인 것을 특징으로 하는 부스트 역률 보상 회로.
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