KR20100022656A - 메모리 모듈을 제어하는 컴퓨터 시스템 및 그 제어방법 - Google Patents

메모리 모듈을 제어하는 컴퓨터 시스템 및 그 제어방법 Download PDF

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Abstract

본 발명은 메모리 모듈을 제어하는 컴퓨터 시스템 및 그 메모리 모듈 제어방법에 관한 것으로, 복수의 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러를 포함하는 컴퓨터 시스템 및 그 메모리 모듈 제어방법에 관한 것이다. 이를 위해 본 발명에 따른 메모리 모듈을 제어하는 컴퓨터 시스템은, 데이터를 저장하는 복수의 메모리 모듈; 상기 복수의 메모리 모듈을 제어하며, 상기 각 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러; 사용자에게 데이터를 출력하고, 사용자로부터 입력을 수신하는 입출력 장치; 상기 입출력 장치를 제어하는 입출력 콘트롤러; 및 상기 구성요소들의 동작을 제어하는 중앙처리장치;를 포함한다.
메모리 모듈, 메모리 콘트롤러, 클럭 속도, 클럭 발생기

Description

메모리 모듈을 제어하는 컴퓨터 시스템 및 그 제어방법{A computer system and method controlling memory module}
본 발명은 메모리 모듈을 제어하는 컴퓨터 시스템 및 그 메모리 모듈 제어방법에 관한 것으로, 더 구체적으로는 복수의 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러를 포함하는 컴퓨터 시스템 및 그 메모리 모듈 제어방법에 관한 것이다.
메모리는 컴퓨터, 통신시스템, 화상처리시스템 등에서 사용되는 데이터나 명령 등을 일시적 또는 영구적으로 저장하기 위하여 사용되는 것을 총칭하는 것이다. 대표적으로 반도체, 테이프, 디스크, 광학방식 등이 있는 데 현재 반도체 메모리가 대부분을 차지하고 있다. 이런 반도체 메모리는 데이터 저장방식의 전기적 특성 등에 따라 구분되는 DRAM, SRAM, Flash Memory, ROM 등의 여러 종류가 있는데 이 중 DRAM이 차지하는 비중이 가장 크다.
상기 DRAM(Dynamic Random Access Memory)은 저장전위가 시간에 따라 변화하기 때문에 주기적으로 저장전위를 원래의 상태로 회복하기 위해 주기적인 리프레쉬 동작이 필요하다. 캐패시터에 저장된 전하량이 데이터 판정 기준이 되므로 읽기 동 작에서 이 전하량의 차이에 따른 전압 차이를 유지하고 이 전압차이를 감지 증폭하여 데이터를 출력하기 때문에 파괴된 저장 데이터를 다시 복구하여 셀에 저장시켜야 하는 동적인 특성을 갖고 있다.
위와 같은 메모리를 실제적으로 시스템에 사용할 때는 모듈로 만들어서 생산되는 데 모듈(module)이라는 것은 하나의 기능을 가진 소자의 집합으로 인쇄회로기판(PCB)상에 여러 가지 반도체 소자 등의 패키지 장치가 탑재되어 다수의 접속핀인 탭에 의해 패널 등에 연결되어 설치된다.
컴퓨터 시스템에 사용되는 메모리 장치 중 가장 보편적으로 사용되는 램(SDRAM) 메모리 모듈인 DIMM(Dual In-Line Memory Module)은 JEDEC(Joint Electron Device Engineering Council)규격 또는 인텔 규격으로 정의된 신호들을 사용한다.
또한, 메모리 모듈의 특성을 나타내는 속도는 PC66, PC100, PC133 등으로 구분된다. 이 속도는 메모리의 동작 주파수를 나타내며 예컨대, PC100은 100MHz의 클럭속도를 말한다.
예를 들어, 100MHz로 동작하는 메모리와 133MHz로 동작하는 메모리를 장착했을 때, 메인보드는 두 메모리가 각각 100, 133으로 동작한다는 것을 파악하고 두 메모리가 모두 오류없이 동작할 수 있는 속도인 100으로 두 메모리가 작동하도록 자동설정하게 된다.
즉, 하나의 컴퓨터 시스템에 복수 개의 메모리 모듈이 존재하는 경우에 상기 메모리 모듈들의 동작 속도가 상이한 경우에는 시스템의 구조상 각 메모리 모듈을 느린 동작속도에 맞추어 동작시켜야 하는 불합리함이 존재한다.
이에 따라, 종래에는 동작 속도가 빠른 메모리 모듈이 장착되더라도 가장 느린 동작속도를 갖는 메모리 모듈의 동작 속도로 동작하기 때문에 메모리 모듈의 동작 속도를 최대한 발휘할 수 없다는 단점이 있다.
이러한 종래의 문제점을 해결하기 위하여, 본 발명은 복수의 메모리 모듈을 제어하여 상기 각 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하여 메모리 효율을 높일 수 있는 컴퓨터 시스템을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 컴퓨터 시스템은, 데이터를 저장하는 복수의 메모리 모듈; 상기 복수의 메모리 모듈을 제어하며, 상기 각 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러; 사용자에게 데이터를 출력하고, 사용자로부터 입력을 수신하는 입출력 장치; 상기 입출력 장치를 제어하는 입출력 콘트롤러; 및 상기 구성요소들의 동작을 제어하는 중앙처리장치;를 포함한다.
본 발명의 일 실시예에 따른 메모리 콘트롤러는, 복수의 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러로서, 상기 복수의 메모리 모듈의 클럭 속도를 읽어 들여 상기 속도들을 비교하는 클럭 콘트롤러; 상기 클럭 콘트롤러로부터 비교된 클럭 속도를 수신하여 속도가 가장 빠른 메모리 모듈로 CKE(clock enable) 신호를 전송하는 복수의 채널 콘트롤러; 및 상기 채널 콘트롤러마다 하나씩 연결된 복수의 레지스터;를 포함한다.
본 발명의 다른 실시예에 따른 메모리 모듈 제어방법은, 복수의 메모리 모듈 의 클럭 속도를 읽어들이는 단계; 상기 읽어들인 복수의 클럭 속도를 비교하는 단계; 상기 비교 결과, 복수의 메모리 모듈 중 클럭 속도가 가장 빠른 메모리 모듈에 연결된 클럭 발생기만을 동작시켜 해당 모듈을 우선 사용하는 단계;를 포함한다.
본 발명의 컴퓨터 시스템 및 메모리 모듈 제어방법에 따르면 복수의 메모리 모듈을 제어하여 상기 각 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용함으로써 메모리 효율을 향상시킬 수 있다.
이하 첨부도면을 참조하여 본 발명의 실시예들을 보다 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 컴퓨터 시스템을 나타내는 구성블록도이다.
컴퓨터 시스템은 CPU(1), 메모리 모듈(2), 메모리 콘트롤러(3), 입출력 장치(4), 입출력 콘트롤러(5) 및 HDD(6)를 포함할 수 있다.
CPU(1)는 중앙처리장치로서, 상기 메모리 모듈(2), 메모리 콘트롤러(3), 입출력 장치(4) 및 입출력 콘트롤러(5) 등을 비롯한 컴퓨터 시스템의 대부분의 디바이스를 제어한다.
메모리 모듈(2)은 컴퓨터 시스템의 동작에 필요한 프로그램 및 각종 데이터를 저장한다. 메모리 모듈(2)은 다수개의 메모리 칩으로 구성되며, 메모리 칩은 일정 개수가 모여 메모리 뱅크로 구성될 수 있다. 따라서 메모리 모듈(2)은 수개의 메모리 칩 또는 메모리 뱅크로 구성될 수 있다.
하나의 컴퓨터 시스템에는 복수의 메모리 모듈(2)이 존재할 수 있다. 그런데 각 메모리 모듈(2)은 동일한 회사, 동일한 규격의 제품일 경우에는 동작 특성이 동일하지만, 각 메모리 모듈(2)이 서로 다른 회사 또는 다른 규격을 가지는 경우에는 동작 특성이 상이하다.
메모리 콘트롤러(3)는 상기 복수의 메모리 모듈(2)을 제어하여, 메모리 모듈(2)에 데이터를 저장하거나 인출한다. 본 발명에 따른 메모리 콘트롤러(3)는 상기 복수의 메모리 모듈(2) 중 속도가 가장 빠른 메모리 모듈(2)을 우선 사용하도록 제어할 수 있다. 상기 메모리 콘트롤러(3)에 대한 구체적인 설명은 후술한다.
입출력 장치(4)는 처리할 데이터를 입력장치를 통해 사용자로부터 입력을 수신하고, 컴퓨터가 처리한 결과 데이터를 출력장치를 통해 출력한다. 입력장치는 키보드, 스캐너, 마우스, 터치스크린, 조이스틱, 카드판독기, 음성입력장치, 광학식 문자판독기 및 광학마크판독기 등이 있다. 출력장치는 프린터, CRT, 음성합성장치 및 음성응답장치 등이 있다. 입출력 콘트롤러(5)는 상기 입출력 장치(4)를 제어한다.
HDD(6)는 데이터를 저장하고 읽어내도록 하는 보조기억장치이다.
도 2는 본 발명의 일 실시예에 따른 메모리 콘트롤러(3)와 제1메모리 모듈(31) 및 제2메모리 모듈(32)의 구성블록도를 나타낸다.
제1메모리 모듈(31) 및 제2메모리 모듈(32)은 다수의 메모리 칩을 PCB상에 탑재한 것일 수 있다. 이러한 메모리 모듈로는 SIMM(Single In-Line Memory Module)과 DIMM(Dual In-Line Memory Module)이 있다. SIMM은 PCB의 한쪽면에 메모리 칩을 탑해한 것이며, DIMM은 PCB의 양쪽면을 모두 사용하는 것이다. 현재, 메모리 모듈의 대부분은 DIMM이 차지하고 있다.
본 발명에 따른 제1메모리 모듈(31) 및 제2메모리 모듈(32)은 SIMM과 DIMM을 모두 포함하지만, 이에 한정되지는 않는다.
상기 제1메모리 모듈(31) 및 제2메모리 모듈(32)과 CPU간의 인터페이스를 지원하는 메모리 콘트롤러(3)는 제1채널 콘트롤러(10)와 제1레지스터(14), 제2채널 콘트롤러(20)와 제2레지스터(24) 및 클럭 콘트롤러(40)를 포함할 수 있다.
제1채널 콘트롤러(10)는 데이터 콘트롤러(11), 어드레스 콘트롤러(12) 및 커맨드 콘트롤러(13)를 포함할 수 있다.
데이터 콘트롤러(11)는 제1메모리 모듈(31)의 데이터를 제어하는 인터페이스로, 후술할 커맨드 콘트롤러(13)에서 찾아낸 제1메모리 모듈(31)의 위치에 데이터를 저장하거나, 인출한다. 상기 제1메모리 모듈(31)로 DM, DQ, DQM 신호를 전송한다.
DM(Data Mask)신호가 인에이블 되면 해당 메모리 모듈에는 데이터가 입력되지 않는다. DQ(Data Bus)신호는 실제 데이터를 포함하는 신호이다. DQM(DQS, Data Strobes)신호는 DQS와 DQS#이 교차하는 지점에서 데이터가 전달되도록 하는 신호이다.
어드레스 콘트롤러(12)는 제1메모리 모듈(31)의 어드레스를 제어하는 인터페 이스이다. 구체적으로 제1메모리 모듈(31)에서 데이터가 기록되거나 데이터를 읽어올 위치 또는 어드레스를 알아내기 위해 CPU로부터의 요청을 해석하여 시스템 어드레스를 메모리 어드레스로 변환시키고, 상기 변환된 메모리 어드레스에 따라 메모리 칩을 선택한다. 상기 어드레스 콘트롤러(12)는 제1메모리 모듈(31)로 CS, ADD, BA 신호를 전송한다.
CS(Chip Select)신호는 하나의 메모리 모듈을 구성하는 다수의 메모리 칩 중에서 어떤 칩을 선택할지 결정한다. ADD(MA, Memory Address)신호는 메모리 모듈의 행, 열 주소를 제공하는데 사용된다. BA(Bank Address)신호는 메모리 모듈을 구성하는 칩은 다수의 셀로 구성되는데, 상기 셀 중 어떤 셀을 선택할지 결정한다.
커맨드 콘트롤러(13)는 상기 어드레스 콘트롤러(12)에서 생성된 메모리 어드레스에 따라 해당 RAS, CAS, WE, CKE 신호를 제1메모리 모듈(31)로 전송한다. 이로써 데이터의 입출력이 가능하도록 제1메모리 모듈(31)의 해당 위치를 찾아낸다.
RAS(Row Address Signal)는 인에이블(enable)시에 들어가는 메모리 어드레스가 제1메모리 모듈(31)의 어드레스 중 행 주소임을 나타내며, CAS(Column Address Signal)는 인에이블(enable)시에 들어가는 메모리 어드레스가 제1메모리 모듈(31)의 어드레스 중 열 주소임을 나타낸다.
WE(Write Enable)신호는 제1메모리 모듈(31)에 데이터 저장시 전송되는 신호로서, 데이터가 저장되는 경우에만 상기 제1메모리 모듈(31)로 전송된다.
CKE(Clock Enable)신호는 제1메모리 모듈(31)의 클럭 속도에 해당하는 클럭을 발생시켜 상기 제1메모리 모듈(31)을 사용할 수 있게 한다.
제1레지스터(14)는 제1메모리 모듈(31) 제어에 필요한 명령이나 데이터를 저장한다. 제1채널 콘트롤러(10)를 동작시키기 위한 프로그램을 제1레지스터(14)에 저장할 수 있다.
클럭 콘트롤러(40)는 상기 제1메모리 모듈(31)과 상기 제2메모리 모듈(32)로부터 각각의 클럭 속도를 읽어 상기 속도들을 비교한다. 또한 상기 클럭 콘트롤러(40)는 각 메모리 모듈(31, 32)에 해당하는 클럭 속도에 대한 정보를 각 채널 콘트롤러(10, 20)와 상기 채널 콘트롤러(10, 20)마다 하나씩 연결된 레지스터(14, 24)로 전송하여 준다.
상기 클럭 콘트롤러(40) 내에는 하나 이상의 메모리 모듈용 클럭 발생기(미도시)를 포함할 수 있다. 상기 하나 이상의 클럭 발생기는 복수개의 메모리 모듈과 연결되어, 각 메모리 모듈에 맞는 클럭을 발생시킨다. 상기 클럭 발생기는 메모리 모듈의 갯수에 대응되어야 하며, 메모리 모듈은 사용자에 의해 추가될 수 있으므로, 메모리 콘트롤러(3)가 최대한 지원할 수 있는 메모리 모듈의 갯수만큼 클럭 발생기를 구비하는 것이 바람직하다.
상기 클럭 발생기는 대응되는 메모리 모듈에 대해서만 클럭을 카운트하며, 선택된 메모리 모듈을 제어하고자 할 때, 해당 메모리 모듈에 대응되는 클럭 발생기를 이용하여 클럭을 카운트하게 된다.
따라서 복수의 메모리 모듈에 대응되는 클럭 발생기가 존재하므로, CPU는 각 메모리 모듈의 동작 특성에 따라 결정되는 동작속도로 각 메모리 모듈을 제어할 수 있다.
제2채널 콘트롤러(20)의 구성요소들, 즉 데이터 콘트롤러(21), 어드레스 콘트롤러(22), 커맨드 콘트롤러(23) 및 제2레지스터(24)는 전술한 제1채널 콘트롤러(10) 및 제1레지스터(14)와 그 구성 및 기능이 동일하다.
본 발명에 따른 일 실시예에서, 상기 제1메모리 모듈(31) 및 제2메모리 모듈(32)에 데이터를 저장하거나 인출하는 과정을 살펴보면 다음과 같다.
먼저, CPU는 제1메모리 모듈(31)과 제2메모리 모듈(32)의 클럭 속도에 대한 정보를 인출하도록 제어한다. 그리고 상기 CPU는 각 제1메모리 모듈(31)과 제2메모리 모듈(32)의 동작시 필요한 클럭 수에 따라, 클럭 콘트롤러(40)가 해당 메모리 모듈(31, 32)에 대응되는 클럭으로 동작되도록 셋팅한다.
즉, 상기 클럭 콘트롤러(40)는 각 메모리 모듈(31, 32)의 클럭 속도에 대한 정보를 수신하여 클럭 속도의 차이를 비교한다.
상기 클럭 속도를 비교한 결과, 클럭 속도가 더 빠른 메모리 모듈을 먼저 사용하도록 한다.
또한, 상기 클럭 콘트롤러(40)는 수신된 각 메모리 모듈(31, 32)의 클럭 속도에 대한 정보를 각 채널 콘트롤러(10, 20)와 각 레지스터(14, 24)로 전송한다.
일 실시예에서, 제1메모리 모듈(31)의 클럭 속도가 제2메모리 모듈(32)보다 더 빠르다면, 제1메모리 모듈(31)만을 우선 사용하게 할 수 있다.
상기 제1채널 콘트롤러(10) 내의 어드레스 콘트롤러(12)는 제1메모리 모듈(31)을 먼저 사용하기 위해서, 사용할 데이터의 어드레스를 알아낸다. 이때, 상 기 어드레스 콘트롤러(12)는 제1메모리 모듈(31)로 전술한 CS, ADD, BA 신호를 전송할 수 있다.
이에 대해 커맨트 콘트롤러(13)는 상기 어드레스 콘트롤러(12)에서 생성된 메모리 어드레스에 따라 해당 RAS, CAS, WE, CKE신호를 제1메모리 모듈(31)로 전송한다.
따라서 상기 제1메모리 모듈(31)에 연결된 클럭 발생기만을 동작시켜 상기 제1메모리 모듈(31)을 우선 사용하게 할 수 있다.
이때, 사용하지 않을 제2메모리 모듈(32)에 입력되는 CKE(clock enable)를 디스에이블(disable)시켜 클럭 발생기의 동작을 막을 수 있다.
실시예에 따라서는, 사용하지 않을 제2메모리 모듈(32)에 입력되는 CS를 디스에이블(disable)시켜 상기 제2메모리 모듈(32)을 사용하지 않을 수 있다.
또한, 사용하지 않을 제2메모리 모듈(32)에 입력되는 RAS, CAS를 디스에이블(disable)시켜 상기 제2메모리 모듈(32)에 어드레싱을 하지 않게 할 수 있다.
다만 상기 클럭 콘트롤러(40)는 메모리의 사용량을 주기적으로 체크하여, 추가 메모리가 필요한 경우 속도가 높은 순서대로 다른 메모리 모듈을 추가적으로 동작시킬 수 있다. 이를 위해 속도가 높은 순서대로 다른 메모리 모듈에 연결된 클럭 발생기를 추가적으로 동작시킬 수 있다.
따라서 제1메모리 모듈(31)의 사용 후, 추가적으로 제2메모리 모듈(32)이 필요하게 되면, 상기 제2메모리 모듈(32)을 동작시킬 수 있다. 이 경우, 추가될 제2 메모리 모듈(32)에 입력되는 CKE(clock enable)를 인에이블(enable)시켜 클럭 발생기를 동작시킬 수 있다.
전술한 실시예에서는 메모리 모듈이 2개인 경우를 설명하였으나, 본 발명은 그 이상의 메모리 모듈을 사용하는 경우에도 적용될 수 있음은 물론이다.
도 1은 본 발명에 따른 컴퓨터 시스템의 개략적인 구성블록도이다.
도 2는 본 발명에 따른 메모리 콘트롤러의 개략적인 구성블록도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : CPU(중앙처리장치) 2 : 메모리 모듈
3 : 메모리 콘트롤러 4 : 입출력 장치
5 : 입출력 콘트롤러 6 : HDD
10 : 제1채널 콘트롤러 31 : 제1메모리 모듈
20 : 제1채널 콘트롤러 32 : 제2메모리 모듈
11, 21 : 데이터 콘트롤러 12, 22 : 어드레스 콘트롤러
13, 23 : 커맨드 콘트롤러 40 : 클럭 콘트롤러
14 : 제1레지스터 24 : 제2레지스터

Claims (10)

  1. 데이터를 저장하는 복수의 메모리 모듈;
    상기 복수의 메모리 모듈을 제어하며, 상기 각 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러;
    사용자에게 데이터를 출력하고, 사용자로부터 입력을 수신하는 입출력 장치;
    상기 입출력 장치를 제어하는 입출력 콘트롤러; 및
    상기 구성요소들의 동작을 제어하는 중앙처리장치;
    를 포함하는 컴퓨터 시스템.
  2. 복수의 메모리 모듈 중 속도가 가장 빠른 메모리 모듈을 우선 사용하도록 제어하는 메모리 콘트롤러로서,
    상기 복수의 메모리 모듈의 클럭 속도를 읽어 들여 상기 속도들을 비교하는 클럭 콘트롤러;
    상기 클럭 콘트롤러로부터 비교된 클럭 속도를 수신하여 속도가 가장 빠른 메모리 모듈로 CKE(clock enable) 신호를 전송하는 복수의 채널 콘트롤러; 및
    상기 채널 콘트롤러마다 하나씩 연결된 복수의 레지스터;
    를 포함하는 메모리 콘트롤러.
  3. 제2항에 있어서,
    상기 복수의 채널 콘트롤러 각각은 데이터 콘트롤러, 어드레스 콘트롤러 및 커맨드 콘트롤러를 포함하는 메모리 콘트롤러.
  4. 제2항에 있어서,
    상기 클럭 콘트롤러에는 하나 이상의 클럭 발생기를 포함하는 메모리 콘트롤러.
  5. 제4항에 있어서,
    상기 하나 이상의 클럭 발생기는 복수의 메모리 모듈과 연결되어, 각 메모리 모듈에 맞는 클럭을 발생시키는 메모리 콘트롤러.
  6. 제2항에 있어서,
    상기 클럭 콘트롤러는 메모리의 사용량을 주기적으로 체크하여, 추가 메모리가 필요한 경우 속도가 빠른 순서대로 다른 메모리 모듈을 추가적으로 동작시키는 메모리 콘트롤러.
  7. 복수의 메모리 모듈의 클럭 속도를 읽어들이는 단계;
    상기 읽어들인 복수의 클럭 속도를 비교하는 단계;
    상기 비교 결과, 복수의 메모리 모듈 중 클럭 속도가 가장 빠른 메모리 모듈에 연결된 클럭 발생기만을 동작시켜 해당 모듈을 우선 사용하는 단계;
    를 포함하는 메모리 모듈 제어방법.
  8. 제7항에 있어서,
    사용하지 않을 메모리 모듈에 입력되는 CKE(clock enable)를 디스에이블(disable)시켜 클럭 발생기의 동작을 막는 단계;
    를 더 포함하는 메모리 모듈 제어방법.
  9. 제7항에 있어서,
    추가 메모리가 필요한 경우 속도가 빠른 순서대로 다른 메모리 모듈을 추가적으로 동작시키는 단계;
    를 더 포함하는 메모리 모듈 제어방법.
  10. 제9항에 있어서,
    상기 추가될 메모리 모듈에 입력되는 CKE(clock enable)를 인에이블(enable)시켜 클럭 발생기를 동작시키는 메모리 모듈 제어 방법.
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