KR20100001813A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20100001813A
KR20100001813A KR1020080061883A KR20080061883A KR20100001813A KR 20100001813 A KR20100001813 A KR 20100001813A KR 1020080061883 A KR1020080061883 A KR 1020080061883A KR 20080061883 A KR20080061883 A KR 20080061883A KR 20100001813 A KR20100001813 A KR 20100001813A
Authority
KR
South Korea
Prior art keywords
pattern
photoresist
silicon
forming
semiconductor device
Prior art date
Application number
KR1020080061883A
Other languages
English (en)
Other versions
KR101119157B1 (ko
Inventor
김영식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080061883A priority Critical patent/KR101119157B1/ko
Publication of KR20100001813A publication Critical patent/KR20100001813A/ko
Application granted granted Critical
Publication of KR101119157B1 publication Critical patent/KR101119157B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/265—Selective reaction with inorganic or organometallic reagents after image-wise exposure, e.g. silylation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Organic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)

Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 구체적으로 반도체 기판의 피식각층 상부에 실릴레이션 된 영역을 포함하는 포토레지스트막을 형성하고, 상기 실릴레이션 된 영역을 식각 마스크로 이용하는 전면 식각 공정을 실시하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴 측벽에 절연막 스페이서를 형성한 다음, 상기 포토레지스트 패턴을 제거하는 단계를 포함함으로써, 후속 피식각층 패터닝 공정 시에 식각 마스크로 사용할 수 있는 균일한 두께의 스페이서 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공한다.

Description

반도체 소자의 미세 패턴 형성 방법{Method for Forming Fine Pattern of Semiconductor Device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
오늘날 메모리 소자를 장착한 개인 휴대 장비와 개인용 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라, 대용량의 저장 능력을 가지는 동시에 고속으로 동작할 수 있는 반도체 장치를 필요로 한다. 이러한 요구에 부응하기 위하여 집적도, 신뢰도 및 데이터를 액세스(access)하는 전기적 특성은 향상된 고집적의 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.
상기 공정 기술의 하나로, 트랜지스터의 단채널 효과(short channel effect) 등과 같은 문제점을 해소하기 위하여 3차원 구조의 핀 형 액티브 영역(active region)을 포함하는 핀(Fin) 형 트랜지스터 구조가 개발되었다. 상기 핀 형 트랜지스터 구조는 상기 액티브 영역의 양 측면을 채널(channel)로 이용하기 때문에 채널을 따라 흐르는 실제 전류의 양을 증가시킬 수 있다는 이점이 있다.
한편, 현재 개구수가 1.2 이하인 ArF 노광 장비를 사용하는 현재 포토리소그라피 기술로는 1회 노광 공정만으로 40nm 이하의 라인 앤 스페이스 패턴이 구비된 반도체 소자를 제조하는 것이 어렵다. 따라서, 상기 핀 형 트랜지스터 제조 시에 게이트의 패턴 선폭의 임계 치수(critical dimension)를 제어하기가 쉽지 않다.
이중 패터닝 기술(double patterning technology)은 포토레지스트가 도포 된 웨이퍼 상에 두 개의 마스크를 형성하고, 각각의 마스크에 대한 노광 및 현상 단계를 실시하는 기술로서, 복잡한 패턴이나, 조밀한(dense) 패턴 및 분리된 패턴(isolated pattern)을 형성할 때 적용한다.
하지만, 상기 이중 패터닝 기술은 상이한 두 개의 마스크를 적용하기 때문에, 단일 마스크를 사용하는 패터닝 기술보다 제조 원가와 시간 대비 효율성이 낮아, 생산율(throughput)이 저하된다. 또한, 셀 영역에서 노광 장비의 해상력 한계보다 작은 피치의 패턴을 형성할 때, 가공 이미지(aerial image)가 중첩되어 패턴 브리지가 발생하거나 (도 1 참조), 식각 베리어로 인한 식각 공정의 결함과 구조적인 공정 안정도의 불량에 의해 패턴 선폭의 불균일 현상(도 2 참조) 및 패턴 위글링(wiggling) 현상이 유발된다(도 3 참조).
이러한 단점을 개선하기 위하여, 현재 단일 마스크 공정을 적용하여 오정렬을 방지할 수 있는 셀프-얼라인(self-align) 스페이서 패터닝 기술(spacer patterning technology; 이하 “SPT”라 칭함)이 반도체 소자 양산 공정에 적용되고 있다.
이하, 첨부된 도 4a 내지 4e를 참조하여, 종래 SPT을 이용한 반도체 소자의 미세 패턴 형성 방법을 설명할 수 있다.
도 4a를 참조하면, 기판(11) 상부에 피식각층(13) 및 포토레지스트 패턴(15) 을 형성한 다음, 도 4b에 도시한 바와 같이 포토레지스트 패턴(15)을 포함하는 전면에 절연막(17)을 코팅한다.
도 4c를 참조하면, 상기 절연막(17)에 대한 이방성 식각 공정을 실시하여 포토레지스트 패턴(15) 측벽에 스페이서(17-1)를 형성한다.
도 4d를 참고하면, 상기 스페이서(17-1) 사이의 포토레지스트 패턴(15)을 제거하여, 피식각층(13) 식각용 스페이서(17-2) 패턴을 형성한다.
하지만, 종래 방법은 상기 스페이서 패턴(17-2)을 형성하기 위한 4c의 식각 공정 시에 식각 가스에 포토레지스트 패턴 상부가 일부 손상되어, 포토레지스트 패턴(15) 두께가 감소한다. 그 결과, 도 4d와 같이 불균등한 스페이서 패턴(17-2)이 형성된다. 이러한 스페이서 패턴을 식각 마스크로 이용하여 후속 피식각층 식각 공정을 실시하는 경우, 안정된 식각 공정을 수행할 수 없기 때문에, 도 4e와 같이 서로 상이한 높이와 형태를 가지는 피식각층 패턴(13-1)이 형성된다.
본 발명에서는 포토레지스트막 상부 소정 영역을 실릴레이션 공정으로 경화시키고, 이를 식각 마스크로 이용하여 포토레지스트 패턴을 형성한 다음, 후속 측벽 스페이서 형성 공정을 실시함으로써, 상기 스페이서 형성 공정 동안 상기 포토레지스트 패턴 상부가 손상되는 것을 방지하여, 균일한 두께의 스페이서 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
본 발명에서는
기판 전면에 피식각층 및 실리콘 함유 중합체를 포함하는 포토레지스트막을 형성하는 단계;
상기 포토레지스트막 상부에 실릴레이션 된 영역을 형성하는 단계;
상기 포토레지스트막을 전면 식각하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴 측벽에 스페이서를 형성하는 단계; 및
상기 포토레지스트 패턴을 제거하여 스페이서 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제공한다.
본 발명의 방법에 있어서, 상기 실리콘 함유 중합체를 포함하는 포토레지스트막은 30~80중량%의 실리콘 분자를 함유하는 실리콘 함유 화학증폭형 중합체와, 열산발생제 또는 광산발생제와 같은 첨가제 및 유기용매를 포함한다. 구체적으로 상기 실리콘 함유 중합체는 알킬, 페닐 및 히드록시페닐알킬로 이루어진 군으로부터 선택된 한 가지 치환기를 가지는 실세스퀴옥산 화합물 또는 하기 화학식 1의 중합 반복단위를 포함하는 화학증폭형 중합체를 들 수 있으며, 대한민국 특허공개번호 제10-2005-002384호, US 6,541,077 (Apr 1, 2003) 또는 US 7,144,968 (Dec 5, 2006)등에 개시된 바와 같은 공중합체를 사용할 수 있다.
[화학식 1]
Figure 112008046648459-PAT00001
상기 식에서, R은 수소 또는 메틸이고; R1은 C2∼C10의 직쇄 또는 측쇄의 알킬렌이며; R2, R3 및 R4는 C1∼C3의 알콕시기이고; R5는 산에 민감한 보호기이며, a: b: c의 중합 반복단위의 갯수로서, 그 상대비는 0.3∼1 : 1∼3 : 1이다.
또한, 상기 유기용매는 에틸 3-에톡시프로피오네이트, 메틸 3-메톡시프로피오네이트, 사이클로헥사논, 프로필렌글리콜 메틸에테르아세테이트, 2-헵타논, 에틸락테이트 또는 아세틸 아세톤을 포함한다. 상기 유기용매는 상기 실리콘 함유 중합체 100중량부에 대하여 500∼10,000 중량부로 포함된다. 상기 첨가제는 상기 실리콘 함유 중합체 100중량부에 대하여 0.1∼10 중량부로 첨가할 수 있다.
상기 실릴레이션 된 영역은 상기 포토레지스트막을 부분 노광하는 단계; 및 상기 노광 된 포토레지스트막 전면에 실릴화제를 주입하는 단계로 형성된다.
이때, 상기 실릴화제는 헥사메틸디실라잔(hexamethyl disilazane;HMDS), 트리메틸실릴디메틸아민(trimethyl silyl dimethyl amine;TMSDMA), 트리메틸실릴디에틸아민(trimethyl silyldiethyl amine;TMSDEA), 테트라메틸디실라잔(tetramethyl disilazane;TMDS) 및 디메틸실릴에틸아민(dimethyl silylethyl amine;DMSDMA)로 이루어진 군으로부터 선택된 어느 한 가지를 들 수 있다. 상기 실릴화제는 상온, 상압 조건하에서 주입한다.
상기 포토레지스트막에 대한 전면 식각 공정은 산소 플라즈마 식각 공정으로 실시한다. 이때, 상기 산소 플라즈마 식각 공정은 플라즈마 식각 시에 웨이퍼를 고정하기 위하여 ESC (Electric Static Chuck)을 구비하고, 상기 ESC 온도 -20∼60℃ 조건하에서 실시한다.
또한, 본 발명의 방법에 있어서, 상기 스페이서는 상기 포토레지스트 패턴 전면에 절연막을 증착하는 단계; 및 상기 절연막을 이방성 식각하여 형성한다. 이때, 상기 절연막은 질화막 또는 실리콘 산화막(SiO2)을 들 수 있다.
또한, 상기 이방성 식각 공정은 CF4, CHF3, C2F6, C3F8 및 C4F8로 이루어진 군으로부터 선택된 어느 하나의 불소계 식각 가스를 이용한 에치백 식각 공정으로 수행한다.
또한, 본 발명의 방법에 있어서, 상기 포토레지스트 패턴 제거 공정은 염소 가스(Cl2)를 이용한 제1 건식 공정으로 포토레지스트 상부에 형성된 실리콘 산화막을 제거한 다음, 제2 산소 플라즈마 식각 공정으로 노출된 포토레지스트 패턴을 제거한다.
이와 같이 본 발명의 방법에 의하면, 상기 노광 공정에 의해 포토레지스트막에 포함된 화학증폭형 중합체의 말단 치환기인 산에 민감한 보호기가 탈리되면서 히드록시기(-OH)를 형성한다. 상기 히드록시기는 실릴화제와 반응하기 용이하다. 따라서, 실릴화제를 상온, 상압 조건하에서 주입하면, 실릴화제의 실리콘(Si) 성분이 포토레지스트 패턴 표면으로 침투하면서, 노광된 포토레지스트막 영역의 -OH 치환기와 반응하여 -Si-O 결합 구조의 실릴레이션막을 형성한다. 이어서, 상기 실릴레이션막의 Si 성분은 산소 플라즈마 식각 공정 시에 식각 가스인 O2와 반응하여 포토레지스트 패턴 상부에 식각 마스크의 역학을 수행하는 실리콘 산화막을 형성한다. 상기 실리콘 산화막은 후속 스페이서 형성 공정 시 식각 가스에 포토레지스트 패턴 상부가 손상되는 것을 방지하는 식각 배리어 역할을 수행하므로, 포토레지스트 패턴 측벽에 실질적으로 균일한 두께의 측벽 스페이서를 형성할 수 있다. 따라서, 후속 피식각층 패터닝 공정을 안정하게 수행할 수 있다.
전술한 바와 같은 본 발명의 방법에 의해 스페이서 패턴 형성 공정 시에 포토레지스트 패턴의 손상 정도가 감소하므로, 상기 포토레지스트 패턴 측벽에 균일한 두께의 스페이서 패턴을 형성할 수 있다. 따라서, 안정된 후속 식각 공정을 수행할 수 있으므로, 최종 소자 수율을 향상시킨다.
이하, 첨부된 도면 5a 내지 5f를 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
우선, 도 5a를 참조하면, 기판의 피식각층(111) 전면에 피식각층(113) 및 실리콘 함유 중합체를 포함하는 포토레지스트막(115)을 형성한다.
노광 마스크(미도시)를 이용하여 상기 포토레지스트막(115)을 선택적으로 부분 노광(117)한다.
이때, 상기 실리콘 함유 중합체를 포함하는 포토레지스트막은 30∼80중량%의 실리콘 분자를 함유하는 실리콘 함유 화학증폭형 중합체와, 열산발생제 또는 광산발생제와 같은 첨가제 및 유기용매를 포함한다. 구체적으로 상기 실리콘 함유 화학증폭형 중합체는 알킬, 페닐 및 히드록시페닐알킬로 이루어진 군으로부터 선택된 한 가지 치환기를 포함하는 실세스퀴옥산 화합물 또는 하기 화학식 1의 중합 반복단위를 포함하는 중합체를 들 수 있으며, 대한민국 특허공개번호 제10-2005-002384호, US 6,541,077 (Apr 1, 2003) 또는 US 7,144,968 (Dec 5, 2006)등에 개시된 바와 같은 공중합체를 사용할 수 있다.
[화학식 1]
Figure 112008046648459-PAT00002
상기 식에서, R은 수소 또는 메틸이고; R1은 C2∼C10의 직쇄 또는 측쇄의 알킬렌이며; R2, R3 및 R4는 C1∼C3의 알콕시기이고; R5는 산에 민감한 보호기이며, a: b:c의 중합 반복단위의 갯수로서, 그 상대비는 0.3∼1:1∼3:1이다.
또한, 상기 유기용매는 에틸 3-에톡시프로피오네이트, 메틸 3-메톡시프로피오네이트, 사이클로헥사논, 프로필렌글리콜 메틸에테르아세테이트, 2-헵타논, 에틸락테이트 또는 아세틸 아세톤을 포함한다. 상기 유기용매는 상기 실리콘 함유 중합체 100중량부에 대하여 500∼10,000 중량부로 포함된다. 상기 첨가제는 상기 실리콘 함유 중합체 100중량부에 대하여 0.1∼10 중량부로 첨가할 수 있다.
도 5b를 참조하면, 상기 포토레지스트막(115) 전면에 실릴화제(119)를 주입하여 노광된 포토레지스트막 영역(미도시)을 실릴레이션 시킨다.
즉, 실리콘 함유 중합체를 포함하는 포토레지스트막을 노광하면, 산에 민감한 보호기가 탈리되면서 실릴화제와 반응하기 용이한 히드록시기(-OH)를 가지는 카르복시 말단기로 변환된다. 여기에 실릴화제를 상온, 상압 조건하에서 주입하면, 실리콘 성분이 포토레지스트 패턴 표면으로 침투하면서, 노광된 포토레지스트막 영역의 -OH 반응기와 반응하여, Si-O 결합을 형성하기 때문에 노광된 포토레지스트막 상부에 실릴레이션 된 영역(121)을 형성된다.
상기 실리화제는 헥사메틸디실라잔, 트리메틸실릴디메틸아민, 트리메틸실릴디에틸아민, 테트라메틸디실라잔 및 디메틸실릴에틸아민 등을 들 수 있다. 또한, 실릴레이션 공정은 압력 10∼100Torr의 압력 및 50∼150℃의 온도 조건하에서 수행되는 것이 바람직하다.
도 5c를 참조하면, 실릴레이션 된 영역(121)이 형성된 포토레지스트막(115)에 대하여 산소(O2) 플라즈마 식각 공정(123)을 실시한다. 상기 O2 플라즈마 공정은 압력 10∼30mTorr 및 전압 500∼800W의 조건하에서 산소 유량(flow rate)을 10∼50sccm로 가하여 실시하는 것이 바람직하다.
그 결과, 실릴레이션 된 영역의 Si와 식각 가스의 O2가 반응하여 포토레지스트 패턴 상부에 식각 피식각층의 역할을 수행하는 실리콘 산화막이 형성된다. 따라서, 별도의 식각 마스크 패턴 형성 단계를 스킵하고, 전면 식각 공정만으로 포토레지스트 패턴(115-1)을 형성할 수 있다.
도 5d를 참조하면, 상기 포토레지스트 패턴(115-1)을 포함하는 전면에 절연막(미도시)을 증착한 다음, 이방성 건식 식각 공정을 실시하여 포토레지스트 패턴(115-1) 측벽에 스페이서(125)를 형성한다.
상기 절연막은 실리콘 산화막 또는 질화막을 이용하여 형성할 수 있다.
또한, 상기 이방성 건식 식각 공정 시에 전단계 공정에서 포토레지스트 패턴 상부에 형성된 실리콘 산화막이 식각 배리어 역할을 수행하기 때문에, 상기 식각 가스에 포토레지스트 패턴 상부가 손상되는 것을 방지할 수 있다. 그 결과, 식각 공정 완료 후에도, 포토레지스트 패턴 측벽에 초기 포토레지스트 패턴 높이와 실질적으로 균일한 높이의 스페이서를 얻을 수 있다.
도 5e를 참조하면, 상기 포토레지스트 패턴(115-1)을 두 단계 식각 공정으로 제거하여, 하부 피식각층(113) 상부에 스페이서 패턴(125-1)을 형성한다.
상기 포토레지스트 패턴을 제거 공정은 염소 가스를 이용한 제1 건식 식각 공정과, 제2 산소 플라즈마 식각 공정으로 실시한다.
즉, 포토레지스트 패턴이 노출될 때까지 제1 식각 공정으로 포토레지스트 패턴 상부에 형성된 실리콘 산화막을 제거하고, 제2 식각 공정으로 노출된 포토레지스트 패턴을 모두 제거하여 스페이서 패턴을 형성한다.
도 5f를 참조하면, 상기 스페이서 패턴(125-1)을 식각 마스크로 이용하여 피식각층(113)을 패터닝하여 피시각층 패턴(113-1)을 형성한다.
이때, 상기 스페이서 패턴은 실질적으로 균일한 두께를 가지므로, 상기 피식각층 패터닝 공정 시에 동일한 식각 조건을 부여할 수 있다. 따라서, 상기 피식각층(111) 상부에 수직의 균일한 피식각층 패턴(113-1)을 형성할 수 있다.
도 1은 종래 패턴 형성 방법에 의해 유발된 패턴 브리지를 보여주는 전자현미경 사진.
도 2는 종래 패턴 형성 방법에 의해 유발된 불균일한 패턴 선폭을 보여주는 전자현미경 사진.
도 3은 종래 패턴 형성 방법에 의해 유발된 위글링(wiggling)을 보여주는 전자현미경 사진.
도 4a 내지 도 4e는 종래 스페이서 패터닝 방법을 도시한 공정 개략도.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 공정 개략도.
<도면의 주요 부분에 대한 간단한 설명>
11, 111: 피식각층 13. 113: 피식각층
13-1, 113-1: 마스크 패턴 15: 포토레지스트 패턴
17: 절연막 17-1: 스페이서
17-2, 125-1: 스페이서 패턴 115: 포토레지스트막
115-1: 포토레지스트 패턴 117: 노광 공정
119: 실릴레이션 공정 121: 실릴레이션 된 영역
123: 산소 플라즈마 식각 공정 125: 스페이서

Claims (11)

  1. 기판 전면에 피식각층 및 실리콘 함유 중합체를 포함하는 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막 상부에 실릴레이션 된 영역을 형성하는 단계;
    상기 포토레지스트막을 전면 식각하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 측벽에 스페이서를 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하여 스페이서 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 포토레지스트막은 30~80중량%의 실리콘 분자를 함유하는 실리콘 함유 중합체; 열산발생제 및 광산발생제로 이루어진 군으로부터 선택된 한 가지 첨가제 및 유기용매를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 청구항 2에 있어서,
    상기 실리콘 함유 중합체는 실세스퀴옥산 화합물 및 하기 화학식 1의 중합반복단위를 포함하는 화학증폭형 중합체로 이루어진 군으로부터 선택된 어느 한 가지인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법:
    [화학식 1]
    Figure 112008046648459-PAT00003
    상기 식에서, R은 수소 또는 메틸이고; R1은 C2∼C10의 직쇄 또는 측쇄의 알킬렌이며; R2, R3 및 R4는 C1∼C3의 알콕시기이고; R5는 산에 민감한 보호기이며, a: b:c의 중합 반복단위의 갯수로서, 그 상대비는 0.3∼1:1∼3:1이다.
  4. 청구항 2에 있어서,
    상기 유기용매는 실리콘 함유 중합체 100중량부에 대하여 500∼10,000 중량부로 포함되며, 상기 첨가제는 실리콘 함유 중합체 100중량부에 대하여 0.1∼10 중량부로 첨가되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 청구항 1에 있어서,
    상기 실릴레이션 된 영역은 상기 포토레지스트막을 부분 노광하는 단계; 및 상기 노광 된 포토레지스트막 전면에 실릴화제를 주입하는 단계로 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 청구항 5에 있어서,
    상기 실릴화제는 헥사메틸디실라잔, 트리메틸실릴디메틸아민, 트리메틸실릴디에틸아민, 테트라메틸디실라잔 및 디메틸실릴에틸아민으로 이루어진 군으로부터 선택된 어느 한 가지인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 청구항 1에 있어서,
    상기 포토레지스트 전면 식각 공정은 산소 플라즈마 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 청구항 1에 있어서,
    상기 스페이서는 상기 포토레지스트 패턴 전면에 절연막을 증착하는 단계; 및 상기 절연막을 이방성 식각하여 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 청구항 8에 있어서,
    상기 절연막은 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 청구항 8에 있어서,
    상기 이방성 식각 공정은 CF4, CHF3, C2F6, C3F8 및 C4F8로 이루어진 군으로부터 선택된 어느 하나로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  11. 청구항 1에 있어서,
    상기 포토레지스트 패턴 제거 공정은 제1 건식 식각 공정 및 제2 산소 플라즈마 식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
KR1020080061883A 2008-06-27 2008-06-27 반도체 소자의 미세 패턴 형성 방법 KR101119157B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080061883A KR101119157B1 (ko) 2008-06-27 2008-06-27 반도체 소자의 미세 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080061883A KR101119157B1 (ko) 2008-06-27 2008-06-27 반도체 소자의 미세 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20100001813A true KR20100001813A (ko) 2010-01-06
KR101119157B1 KR101119157B1 (ko) 2012-03-20

Family

ID=41812076

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080061883A KR101119157B1 (ko) 2008-06-27 2008-06-27 반도체 소자의 미세 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR101119157B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8721905B2 (en) 2011-10-20 2014-05-13 Samsung Display Co., Ltd. Method for forming minute pattern and method for forming minute pattern mask
US10026614B2 (en) 2016-01-26 2018-07-17 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020000951A (ko) * 2000-06-22 2002-01-09 박종섭 반도체 소자의 미세패턴 제조방법
KR20050002489A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 폴리머와 이중 실릴레이션을 이용한 반도체소자의미세패턴 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8721905B2 (en) 2011-10-20 2014-05-13 Samsung Display Co., Ltd. Method for forming minute pattern and method for forming minute pattern mask
US10026614B2 (en) 2016-01-26 2018-07-17 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR101119157B1 (ko) 2012-03-20

Similar Documents

Publication Publication Date Title
KR100796047B1 (ko) 레지스트 하층막용 하드마스크 조성물, 이를 이용한 반도체집적회로 디바이스의 제조방법 및 그로부터 제조된 반도체집적회로 디바이스
US7989145B2 (en) Method for forming fine pattern of semiconductor device
KR100930672B1 (ko) 실리콘계 하드마스크 조성물 및 이를 이용한 반도체집적회로 디바이스의 제조방법
US20070196773A1 (en) Top coat for lithography processes
US10170354B2 (en) Subtractive methods for creating dielectric isolation structures within open features
JP2010237667A (ja) シリコン含有膜形成用組成物及びシリコン含有膜並びにパターン形成方法
US9126231B2 (en) Insulation pattern-forming method and insulation pattern-forming material
KR101288572B1 (ko) 보관안정성이 우수한 레지스트 하층막용 하드마스크 조성물
KR20040005329A (ko) Ｓｉ-콘테이닝 수용성 폴리머를 이용한 레지스트 패턴형성방법 및 반도체 소자의 제조방법
US20150037540A1 (en) Template, a method of processing a template, a method of producing a pattern, and resist
KR101119157B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US6258732B1 (en) Method of forming a patterned organic dielectric layer on a substrate
KR100919564B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP5625301B2 (ja) シリコン含有膜形成用組成物及びシリコン含有膜並びにパターン形成方法
JP2674589B2 (ja) レジストパターンの形成方法
KR101037528B1 (ko) 반도체 소자의 패턴 형성 방법
KR20090102218A (ko) 반도체 소자의 패턴 형성 방법
KR101531611B1 (ko) 반도체 집적회로 디바이스의 제조방법 및 이에 따른 반도체 집적회로 디바이스
US11626293B2 (en) Method of manufacturing a semiconductor device
US20070269736A1 (en) NEW SUB 40 NM RESOLUTION Si CONTAINING RESIST SYSTEM
TW202331868A (zh) 臨界尺寸的測量方法
KR20100001819A (ko) 반도체 소자의 형성 방법
KR20110012777A (ko) 반도체 소자의 미세패턴 형성방법
KR20040060412A (ko) 하드 마스크용 포토레지스트 패턴 형성 방법
KR20010057114A (ko) 라인 에지 거칠기를 감소시키기 위한 미세 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee