KR20090128447A - 헤테로-결정 반도체 장치 및 그 제조 방법 - Google Patents

헤테로-결정 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20090128447A
KR20090128447A KR1020097020704A KR20097020704A KR20090128447A KR 20090128447 A KR20090128447 A KR 20090128447A KR 1020097020704 A KR1020097020704 A KR 1020097020704A KR 20097020704 A KR20097020704 A KR 20097020704A KR 20090128447 A KR20090128447 A KR 20090128447A
Authority
KR
South Korea
Prior art keywords
layer
hetero
crystal semiconductor
semiconductor device
nanostructure
Prior art date
Application number
KR1020097020704A
Other languages
English (en)
Inventor
노부히꼬 고바야시
시-유안 왕
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Publication of KR20090128447A publication Critical patent/KR20090128447A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B1/00—Nanostructures formed by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02653—Vapour-liquid-solid growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
    • H01L31/035281—Shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02606—Nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Electromagnetism (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Photovoltaic Devices (AREA)

Abstract

헤테로-결정 반도체 장치(100)와 그의 제조방법(200)은 비-단결정 반도체층(110, 140), 그리고 비-단결정 반도체층(110, 140)의 미세결정(112)에 필수적인 단결정 반도체 나노구조(122, 124)를 포함한 나노구조층(120)을 포함한다.
헤테로-결정, 비-단결정, 미세결정, 나노구조, 에너지 밴드갭

Description

헤테로-결정 반도체 장치 및 그 제조 방법{HETERO-CRYSTALLINE SEMICONDUCTOR DEVICE AND METHOD OF MAKING SAME}
본 발명은 나노기술에 관한 것이다. 특히, 본 발명은 헤테로-결정(hetero-crystalline) 반도체 장치 및, 반도체 장치의 비-단결정 반도체층을 가진 단결정 반도체 나노구조를 집적하는 것에 관한 것이다.
역사상, 특히 p-n 접합을 가진 고성능 반도체 장치는 하나 이상의 반도체 물질의 단결정을 포함한다. 반도체 장치를 위해 다른 것들 중에서도 이러한 단결정 물질을 사용하여, 본질상, 다결정 반도체 물질과 같은 비-단결정 반도체 물질에 존재하는 결정립계(grain boundaries)에서 대전 캐리어(예를 들면 정공(holes) 및 전자)의 산란(scattering)을 제거한다. 이러한 산란은 대전 캐리어의 확산 및 드리프트 이동도(drift mobility)를 불리하게 감소시키게 되어, 트랜지스터 및 태양전지와 같은 장치의 성능을 저하시킨다(예를 들면, 저항성을 증가시킨다). 상이한 반도체 물질이 함께 헤테로구조 또는 헤테로접합 장치와 같은 단일 장치에 사용되었을지라도, 구현된 구조가 대체로 본질상 단결정 구조임을 보장하기 위하여 단결정 반도체 물질들이 일반적으로 그들 각각의 격자 구조에 기초하여 선택된다. 유사하게, 나노와이어들(nanowires) 및 나노도트들(nanodots)을 포함하지만 이로 제 한되지 않는 나노구조는 전형적으로, 단결정으로 성장할 나노구조에 대해 필요한 결정학 정보를 제공하는 이러한 기판의 격자의 균일한 특성(uniform nature)을 부분적으로 이용하기 위하여 단결정 기판으로부터 핵생성(nucleation) 및 성장한다.
비교적 최근에, 비정질 및 본질상 다른 비-단결정 반도체 물질은 특히 태양전지 애플리케이션에서 관심을 끌기 시작했다. 이러한 비-단결정 반도체 물질은 다수의 결정립계와 관련된 단점을 가지지만 그들의 단결정 쪽(counterparts)보다 상당히 저가로 제조될 수 있다. 다수의 애플리케이션에서, 비-단결정 물질로부터 반도체 장치를 보다 저가로 생산할 수 있다는 것은 생길 수 있는 임의 성능 손실을 능가하게 된다. 또한 헤테로구조를 위해 비-단결정 반도체 물질을 사용하게 되면, 비-단결정 반도체에서는 격자 불일치(mismatch)가 덜 중요하므로 사용할 수 있는 가능한 물질 결합을 증가시킬 수 있다.
예를 들면 집적회로에서 도전체 트레이스용 금속 대신에, 또는 이에 추가하여 강도핑(heavily doped) 다결정 실리콘(Si)을 통상 사용하는데, 강도핑이 다중 결정립계로부터의 캐리어 산란과 관련된 저항성 증가를 본질적으로 극복한다. 유사하게, 다결정 Si은 보통 태양전지에 사용되는데, 그의 비교적 낮은 비용이 다결정 물질의 특성과 관련된 성능 감소를 능가한다. 비정질 반도체 물질은 유사하게 다양한 광 디스플레이 애플리케이션을 위한 TFT(thin film transistors) 및 태양전지 애플리케이션에서 발견되는데, 일반적으로 비용에 대한 관심이 성능에 대한 것보다 우세하다. 불행히도, 부분적으로, 단결정층을 비-단결정층에 결합시키는 것이 단결정층의 물리적 속성에 미치는 파괴적 효과로 인하여, 반도체 접합-기반 장 치와 헤테로구조 또는 헤테로접합 장치를 구현하기 위하여 단결정 반도체 물질과 비-단결정 반도체 물질을 효과적으로 결합하는 능력은 대부분 성공하지 못하였다.
본 발명의 일부 실시예는 헤테로-결정 반도체 장치를 제공한다. 헤테로-결정 반도체 장치는 비-단결정 구조를 가진 제1 반도체 물질의 제1 층을 포함한다. 헤테로-결정 반도체 장치는 나노구조를 포함한 나노구조층을 더 포함한다. 나노구조는 단결정 구조를 가진 반도체 물질이다. 나노구조는 제1 층의 미세결정(crystallite)에 필수적 부분이다.
본 발명의 다른 실시예는 헤테로-결정 반도체 장치를 제공한다. 헤테로-결정 반도체 장치는 제1 에너지 밴드갭(energy band gap)을 가진 제1 비-단결정 반도체 물질의 제1 층, 및 제2 에너지 밴드갭을 가진 제2 비-단결정 반도체 물질의 제2 층을 포함한다. 헤테로-결정 반도체 장치는 제3 에너지 밴드갭을 가진 단결정 반도체 물질의 나노구조를 포함한 나노구조층을 더 구비한다. 나노구조층의 나노구조는 제1 층 및 제2 층 중의 한 층의 미세결정에 필수적 부분이다. 나노구조층은 제1 층과 제2 층 사이에 위치한다. 헤테로-결정 반도체 장치는 제1 층 및 제2 층으로의 개별 전기 접촉부를 더 포함한다. 나노구조는 개별 전기 접촉부에 의해 전기적으로 접근가능하다.
본 발명의 또 다른 실시예는 헤테로-결정 반도체 장치를 제조하는 방법을 제공한다. 제조 방법은 기판의 표면상에 제1 비-단결정 반도체 물질의 제1 층을 형성하는 단계를 포함한다. 제조 방법은 나노구조가 미세결정에 필수적 부분이도록 제1 층의 미세결정으로부터 단결정 반도체 물질의 나노구조를 성장시키는 단계를 더 포함한다.
본 발명의 소정 실시예는 전술한 특징에 추가 및/또는 이를 대신하는 다른 특징을 가진다. 본 발명의 소정 실시예의 상기 및 다른 특징들은 다음의 도면을 참조하여 상세히 후술된다.
본 발명 실시예의 다양한 특징은 첨부 도면과 함께 후속되는 상세한 설명을 참조하여 보다 쉽게 이해될 수 있으며, 여기서 동일 참조번호는 동일한 구조적 요소를 의미한다.
도 1A 및 도 1B는 본 발명의 다양한 실시예에 따른 헤테로-결정 반도체 장치의 측면도.
도 2A 및 도 2B는 본 발명의 다른 다양한 실시예에 따른 헤테로-결정 반도체 장치의 측면도.
도 3은 본 발명의 또 다른 실시예에 따른, 밀봉 물질을 더 포함한 헤테로-결정 반도체 장치의 측면도.
도 4A 및 도 4B는 본 발명의 다양한 실시예에 따른 헤테로-결정 반도체 장치에서의 예시적인 p-n 접합의 확대도.
도 4C 내지 도 4G는 본 발명의 다양한 실시예에 따른 도 2B의 헤테로-결정 반도체 장치의 일부에서의 예시적인 p-n 접합의 확대도.
도 5A는 본 발명의 실시예에 따른 전기 접촉부를 더 포함한 도 1A의 헤테로- 결정 반도체 장치의 측면도.
도 5B는 본 발명의 실시예에 따라서 전기 접촉부를 더 포함한 도 2A의 헤테로-결정 반도체 장치의 측면도.
도 5C는 본 발명의 다른 실시예에 따른 헤테로-결정 반도체 장치의 측면도.
도 6은 본 발명의 실시예에 따른 헤테로-결정 반도체 장치를 제조하는 방법의 흐름도.
본 발명의 실시예는 헤테로-결정 반도체 장치를 제공 및 용이하게 한다. 여기서, 헤테로-결정 반도체 장치는 비-단결정 물질층 및, 비-단결정 물질층에 필수적 부분인(즉, 이로부터 핵생성 및 성장한) 단결정 나노구조를 가진 나노구조층을 포함한 반도체 장치로서 정의된다. 특히, 나노구조층내 개별 나노구조는 비-단결정 물질층의 단거리 원자 배열(ordering)과 관련있다. 단거리 원자 배열과 관련된 결정학 정보는 나노구조의 성장 동안에 나노구조로 이송된다. 비-단결정 물질층과 단결정 반도체 나노구조층 간의 경계면(interface)에서의 완전한 결정-구조 연결은 광전자 장치(예를 들면 광검출기, LED, 레이저 및 태양전지)와 전자장치(예를 들면 터널링 다이오드 및 트랜지스터)를 포함하지만 이로 제한되지 않는 다양한 반도체 접합-관련 애플리케이션을 위한 경계면 사용을 용이하게 한다.
소정 실시예에 따라서, 헤테로-결정 반도체 장치는 층들내 또는 층들 사이에 선택적 도핑(doping)에 의해 제공된 반도체 접합을 포함한다. 예를 들면 나노구조층이 n형 도펀트(dopant)로 도핑될 때 p-n 접합이 형성될 수 있고, 비-단결정 물질 층은 p형 도펀트로 도핑된 반도체 물질이다. 다른 예에서, p-n 접합은 나노구조층내에서 완전히 형성된다. 또 다른 실시예에서, 헤테로-결정 반도체 장치내 p-i-n 접합을 이끌어 내기 위하여 p 영역과 n 영역 사이에 진성층이 형성된다. 예를 들면 나노구조층의 일부가 n 도핑될 수 있고, 그의 다른 부분은 본질상 도핑되지 않고(예를 들면 진성), 비-단결정 반도체층이 p 도핑된다. 또 다른 실시예에서, 다수 p-n 접합, p-i-n 접합 및 이들의 조합은 나노구조층(들)과 비-단결정 반도체층(들)에 또는 이들 사이에 형성되는데, 이는 보다 상세히 후술될 것이다. 제한하려는 것이 아니라 논의를 간단히 하기 위하여, 용어 'p-n 접합'은 여기서 적절한 이해를 위해 명확한 구분이 필요하지 않은 한 p-n 접합 및 p-i-n 접합 중의 하나 또는 모두를 의미한다.
또한 다양한 실시예에 따라서, 헤테로-결정 반도체 장치는 헤테로구조 또는 헤테로접합 반도체 장치를 포함할 수 있다. 예를 들면 상이한 밴드갭을 가진 반도체 물질을 사용하여 본 발명의 소정 헤테로-결정 반도체 장치 실시예의 나노구조층과 비-단결정 반도체층을 각각 구현한다. 이러한 상이한 물질을 포함한 헤테로-결정 반도체 장치는 헤테로구조 헤테로-결정 반도체 장치로 불린다.
여기서, 비-단결정 물질은 단거리 원자 배열을 가지는 것으로 정의되고, 이로써 이 물질은 장거리 원자 배열이 부족하다. 여기에 사용되는 바와 같이, 단결정 반도체 물질은 이와 대조적으로 보통 단결정체에 정의되는 마이크로미터 스케일의 본질상 연속적인 결정 격자를 가진다. 소정 실시예에서, 단거리 원자 배열은 1 나노미터 내지 약 100 마이크로미터에 이르는 범위를 가진다. 단거리 원자 배열은 비-단결정 물질내, 및 보통 이를 통해 분산된 미세결정 또는 결정 물질의 다수의 작은 영역으로 나타난다. 미세결정 영역은 개별 미세결정의 클러스터(cluster)로부터 분리된 개별 미세결정의 범위를 가질 수 있다. 따라서, 비-단결정 물질은 비-단결정 매트릭스(matrix)에 매립된 다수의 미세결정을 포함한다. 비-단결정 물질에서 미세결정은 본질상 단거리 원자 배열을 정의한다.
여기서, 용어 '헤테로-결정'은 적어도 두 상이한 유형의 구조 위상을 포함하는 구조로서 정의된다. 특히, 여기서 헤테로-결정 구조는 적어도, 미세결정을 가진 비-단결정 물질과, 비-단결정 물질의 미세결정에 필수적 부분(integral to)인 단결정 물질을 포함한다.
본 발명의 다양한 실시예에 관하여, 단거리 원자 배열을 가진 비-단결정 물질은 단결정 나노미터 스케일의 반도체 구조의 성장(즉 '나노구조')의 핵생성 및 성장을 위한 템플릿(template)을 제공한다. 특히, 비-단결정 물질층의 미세결정은 나노구조의 성장을 위한 핵생성 장소를 제공한다. 핵생성 장소는 미세결정의 크기에 따라 단일 미세결정 또는 미세결정의 클러스터 또는 집합체로부터 하나 이상의 나노구조를 성장시키는 것을 그의 범주 내에 포함하지만 이로 제한되지는 않는다. 예를 들면 단일 미세결정의 크기가 나노구조의 크기에 비해 '크다면(large)', 둘 이상의 나노구조가 단일 미세결정으로부터 성장할 수 있다. 반면에, 단일 미세결정의 크기가 나노구조의 크기에 비해 '작지만(small)', 큰 미세결정 영역을 형성하기 위해 다수의 이러한 미세결정이 집합한다면, 단일 나노구조, 또는 심지어 다수의 나노구조가 이러한 미세결정의 그룹으로부터 성장할 수 있다. 여기에 사용되는 바와 같이, 용어 '미세결정'은 본 발명의 다양한 실시예의 목적을 위하여 단일 미세결정으로부터 함께 집합된 미세결정의 그룹까지의 미세결정 범위를 의미한다. 성장한 나노구조는 나노구조가 적당히 미세결정에 연결되는 미세결정과의 경계면을 형성한다. 이로써, 나노구조는 비-단결정 물질의 미세결정에 필수적 부분이라 말하여 진다.
소정 실시예에서, 반도체 나노구조는 나노와이어이다. 나노와이어는 제3 공간 차원 또는 방향보다 작은 2 공간 차원 또는 방향을 가지는 것으로 전형적으로 특징지어진 개별 준(quasi) 1차원 나노스케일의 단결정 구조이다. 나노와이어에서 제3의 보다 큰 차원의 존재는 그 차원을 따른 전자파 기능을 용이하게 하는 반면에, 전도성은 다른 두 공간 차원에서 양자화된다. 나노와이어는 나노위스커(nanowhisker) 또는 나노니들(nanoneedle)로서 언급될 수 있다. 여기에 사용되는 바와 같이, 용어 '나노와이어'는 전술한 바와 같이 (주 또는 제3 공간 차원으로서) 축 길이, 반대 단부 및 솔리드 코어(solid core)를 가진 나노 스케일의 단결정 반도체 구조로서 정의된다. 소정 실시예에서, 나노구조는 제3 공간 차원 또는 방향보다 더 작은 2 공간 차원 또는 방향을 가지는 것으로 특징지어진 나노튜브(nanotube)이다. 나노튜브는 (주 또는 제3 공간 차원으로서) 축 길이, 반대 단부를 가진 나노 스케일의 단결정 반도체 구조로서 정의되고, 나노와이어에 대조적으로 중공 코어(hollow core)를 가진다. 다른 실시예에서, 나노구조는 나노도트(즉, QD(quantum dot))이다. 나노도트는 모든 3 공간 차원 또는 방향에서 나노미터 스케일(즉 나노 스케일)인 단결정 준 제로 차원 반도체 나노구조이고, 나노도트 에서 전자파 기능은 모든 3 공간 차원에서 양자화된다.
전술한 나노구조의 각각은 여기의 다양한 실시예에 따라서 단거리 원자 배열을 가진 비-단결정 물질, 즉 비-단결정 물질층으로부터 핵생성 및 성장될 수 있다. 이로써, 폭넓은 다양한 물질이 본 발명의 헤테로-결정 반도체 장치 실시예를 제조하는데 사용될 수 있다. 폭넓은 다양한 사용가능 비-단결정 물질은 많은 전위 장치(potential device) 애플리케이션을 제공할 수 있다. 예를 들면 여기의 다양한 실시예에 따르는 헤테로-결정 반도체 장치는 태양전지, 레이저, 광검출기, LED(light emitting diode), 트랜지스터 및 다이오드를 포함하지만 이로 제한되지는 않는다.
또한 폭넓게 다양한 비-단결정 반도체 물질의 이용은 소정 실시예에 따른 헤테로-결정 반도체 장치에 대해 성능 이점뿐만 아니라 비용 및 제조 이점을 제공할 수 있다. 예를 들면, 단순히 고가의 단결정 기판이 필요하지 않으며 보다 넓은 범위의 물질이 태양전지 구조에 사용가능하다는 사실로 인하여, 비-단결정 반도체 물질을 사용하여 제조될 수 있는 태양전지 장치가, 소정 실시예에 따라서, 단결정 실리콘을 기반으로 한 종래의 태양전지에 비하여 비용면에서 더욱 효과적 및/또는 효율적일 수 있다. 비-단결정 반도체 물질을 위한 물질 및 관련 제조비용은 통상 단결정 반도체 물질의 경우보다 저가이다. 또한, 보다 더 다양한 이들 사용가능 물질은 소정 실시예에 따라서 태양전지 효율성을 개선할 수 있는, 이전에 사용가능한 것보다 더 많은 태양 스펙트럼으로부터 에너지 변환을 제공할 수 있다. 더욱이 본 발명의 헤테로-결정 반도체 장치 실시예의 일부는 보다 작거나, 또는 보다 컴팩트 한 구성을 제공한다.
여기의 다양한 실시예의 목적을 위하여, 관사인 '하나(a 또는 an)'는 특허기술에서 그의 원래 의미를 가지는 것으로 의도되는데, 즉 '하나 이상'이다. 예를 들면 '나노구조(a nanostructure)'는 '하나 이상의 나노구조'를 의미하고, 이로써 '나노구조(the nanostructure)'는 여기에서 '나노구조(들)'를 의미한다. 또한 전술한 바와 같이, '미세결정(a crystallite)'은 '하나 이상의 미세결정'을 의미하고, 그의 범주 '미세결정들의 그룹'내를 포함한다. 특정 층이 헤테로-결정 반도체 장치의 다른 층의 최상부 또는 상부측, 바닥부 또는 하부측, 또는 좌측 또는 우측 상에 있는 것으로 기술되든지 여부는 관계없다. 따라서 여기서 층에 관한 임의 참조 '최상부', '바닥부', 상부', '하부', '좌측' 또는 '우측'은 여기서 제한을 위한 것이 아니다. 여기에 기술한 예는 예시만을 위한 것으로 제한하려는 것이 아니다.
본 발명의 소정 실시예에서, 헤테로-결정 반도체 장치가 제공된다. 도 1A 및 도 1B는 본 발명의 다양한 실시예에 따른 헤테로-결정 반도체 장치(100)의 측면을 도시한다. 헤테로-결정 반도체 장치(100)는 제1 비-단결정 반도체 물질인 제1 층(110)을 포함한다. 제1 층(110)의 제1 비-단결정 반도체 물질은 미세결정(112)을 포함한다. 소정 실시예에서, 다양한 미세결정(112)은 1 nm 내지 약 100 마이크로미터의 크기 범위를 가진다. 제1 층(110)내 인접한 미세결정들(112)은 소정 실시예에 따라서 서로에 대하여 본질상 임의적으로 향하는 개별 격자를 가진다. 또한 제1 층(110)의 표면(114)에 인접한 미세결정(112)은 본질상 표면(114)에 걸쳐 본질상 임의적으로 위치한다.
헤테로-결정 반도체 장치(100)는 나노구조층(120)을 더 포함한다. 나노구조층(120)은 나노구조(122, 124)를 포함한다. 나노구조층(120)의 나노구조(122, 124)는 단결정 반도체 물질이다. 도 1A 및 도 1B는 예로서 다수의 나노구조를 도시한다. 또한 도 1A에 도시된 바와 같이, 나노구조는 나노와이어 및/또는 나노튜브(122)이다. 이후로부터, 도 1A의 나노구조(122)는 제한하려는 것이 아니라 논의를 단순히 하기 위하여 단지 '나노와이어(122)'로 지칭할 수 있다. 도 1B에서, 나노구조는 나노도트(124)로서 예시된다.
나노구조(122, 124)는 제1 층(110)의 제1 비-단결정 반도체 물질의 미세결정(112)에 필수적 부분이다. 전술한 바와 같이, '필수적 부분(integral to)'에 의해, 제1 층(110)의 미세결정(112)과 단결정 나노구조(122, 124)는 나노구조(122, 124)의 격자가 미세결정의 격자와 일치하는 경계면을 형성한다는 것을 의미한다. 미세결정(112)은 헤테로-결정 반도체 장치(100)의 제조 동안에 단결정 나노구조(112, 124)의 에피텍셜 성장(epitaxial growth)을 위한 핵생성 장소를 제공한다. 이로써, 나노구조(122, 124)는 제1 층(110)의 미세결정(112)에 적어도 물리적으로 고정된다. 도 1A는 나노와이어(122)가 나노와이어(122)의 제1 단부에서 각각의 미세결정(112)에 고정되고, 제1 단부의 반대편인 나노와이어(122)의 제2 단부는 자유로운 것을 도시한다.
또한 비-단결정 물질의 미세결정(112)은 인접한 미세결정(112)에서 임의적으로 향하는 결정 격자를 가지므로, 나노구조 성장의 방향은 본질상 임의적이다. 도 1A는 예로써 나노구조(122)의 임의 방향을 더 도시한다. 또한 미세결정(112)은 제 1 층(110)의 표면(114)에 임의적으로 위치하고, 표면(114)에서 모든 미세결정(112)이 나노구조(122, 124)의 성장을 핵생성하는 것은 아니다. 이로써, 제1 층(110)의 표면(114)상의 임의 특정 위치에서 나노구조(122, 124)의 성장은 또한 본질상 임의적이다. 도 1A 및 도 1B는 예로써 제1 층(110)의 표면(114)상에 성장한 나노구조(122, 124)의 임의 위치를 더 도시한다.
소정 실시예에서, 도 1B에 도시된 바와 같이 헤테로-결정 반도체 장치(100)는 기판(130)을 더 포함한다. 기판(130)은 도 1B에서 제1 층(110)에 인접하고, 제1 층(110)에 대하여 기계적 지지를 제공한다. 소정 실시예에서, 기판(130)의 기능은 제1 층(110)에 대한 기계적 지지를 제공하는 것이다. 다른 실시예에서, 기판(130)은 헤테로-결정 반도체 장치(100)로의 전기적 인터페이스를 포함하지만 이로 제한되지 않는 추가 기능을 제공할 수 있다. 통상, 넓은 범위의 물질이 여기서의 다양한 실시예의 헤테로-결정 반도체 장치(100)를 위한 기판(130)으로서 사용된다.
예를 들면 기판(130)의 물질은 유리, 세라믹, 금속, 플라스틱, 중합체, 유전체 및 반도체를 포함하지만 이로 제한되지는 않는다. 반도체 기판 물질은 비 결정학 구조(예를 들면 비정질), 비-단결정 구조(즉, 미세결정을 가짐) 및 단결정 구조 중의 하나를 가진 물질을 포함한다. 소정 실시예에서, 기판 물질은 최소한, 약 100 도씨(℃), 또는 그 위의 제조 온도를 견딜 수 있는 능력으로 선택된다. 다양한 실시예에서, 기판(130)은 헤테로-결정 반도체 장치(100)의 특정 애플리케이션에 따라 경성, 반경성(semi-rigid) 및 연성 중의 하나일 수 있다. 또한 기판(130)은 본 발명의 다양한 실시예에 따라서 가시, UV(ultra-violet) 및 IR(infra-red) 스펙트럼들 중의 하나 이상에서 전자기 방사에 대해 불투명, 투명 및 반투명 중의 하나일 수 있다.
소정 실시예에서, 헤테로-결정 반도체 장치(100)는 제2 비-단결정 반도체 물질인 제2 층(140)을 더 포함한다. 도 2A 및 도 2B는 본 발명의 다양한 실시예에 따른 헤테로-결정 반도체 장치(100)를 도시한다. 제2 층(140)은 다양한 실시예에 따라서 제1 층(110)과 제2 층(140) 사이에 나노구조층(120)이 위치하도록 위치된다.
도 2A에 도시된 바와 같이, 제2 층(140)은 나노구조층(120) 및 제1 층(110)과 수직으로 적층되는 관계로 위치된다. 도 2B에서, 제2 층(140)은 기판(130)상에 개별 세그먼트들로서 제1 층(110)과 교번한다. 기판(130)은 이 실시예에서 제2 층(140)에 대해 적어도 기계적 지지를 더 제공한다. 나노구조층(120)은 제1 층(110) 및 제2 층(140)의 인접한 개별 세그먼트들의 수직 측벽들 사이에 측방향으로 연장되는 나노구조(122)를 포함한다. 예를 들면 나노구조(122)의 제1 단부는 제1 층(110) 세그먼트의 수직 측벽 표면에서 각각의 미세결정(112)에 필수적 부분이다. 나노구조(122)의 제2 단부는 인접한 제2 층(140) 세그먼트와 접촉한다. 추가적으로 또는 대안적으로, 일부 나노구조(122)의 제1 단부는 제2 층(140) 세그먼트의 수직 측벽 표면에서 각각의 미세결정(112)에 필수적 부분이다. 이들 나노구조(122)의 제2 단부는 제1 층(110) 세그먼트와 접촉한다.
비-단결정 물질은 절연체, 반도체, 금속 및 금속합금을 포함하지만 이로 제 한되지는 않는다. 본 발명의 다양한 실시예의 목적을 위하여, 여기에 사용되는 비-단결정 물질은 반도체 물질이다. 소정 실시예에서, 금속 물질과 금속 합금 물질 중 하나 또는 둘다는 장치 애플리케이션에 따라서 그들의 비절연 특성(즉, 고유한 비절연체 또는 고유한 전기 전도성)으로 인하여 본 발명에서 비-단결정층으로서 사용될 수 있다.
제1 층(110) 및 제2 층(140)의 비-단결정 반도체 물질은 독립적으로, Ⅳ족 반도체, Ⅲ-Ⅴ족으로부터의 화합물 반도체 및 Ⅱ-Ⅵ족으로부터의 화합물 반도체를 포함하지만 이로 제한되지는 않는다. 이로써, 제1 층(110)의 반도체 물질은 제2 층(140)의 반도체 물질과 동일하거나 또는 상이할 수 있다. 또한 제1 층(110)의 반도체 물질에서 미세결정의 결정 구조는 독립적으로, 제2 층(140)의 반도체 물질의 미세결정의 결정 구조와 동일하거나 또는 상이할 수 있다. 예를 들면 제1 층(110)은 비-단결정 막에 실리콘(Si)을 포함할 수 있는 반면에, 제2 층(140)은 비-단결정 막에 게르마늄(Ge) 또는 갈륨 비소(GaAs)를 포함할 수 있다. 다른 예에서, 제1 층(110)은 Si:H(hydrogenated silicon) 비-단결정 막을 포함할 수 있는 반면에, 제2 층(140)은 비-단결정 실리콘(Si)을 포함한다.
나노구조층(120)의 단결정 반도체 물질은 또한 독립적으로, Ⅳ족 반도체, Ⅲ-Ⅴ족으로부터의 화합물 반도체, 및 Ⅱ-Ⅵ족으로부터의 화합물 반도체를 포함하지만 이로 제한되지는 않는다. 따라서 나노구조층(120)의 나노구조의 반도체 물질은 제1 층(110)과 제2 층(140) 중 하나 또는 둘다의 반도체 물질과 동일하거나 또는 상이할 수 있다. 그러나 반도체 나노구조가 단결정인 반면에, 반도체 제1 층(110) 및 반도체 제2 층(140)은 독립적으로 모두 비-단결정층이다. 예를 들면 제1 층(110), 나노구조(122) 및, 제공된다면 제2 층(140)의 반도체 물질 각각은 실리콘일 수 있다. 다른 예에서, 제1 층(110)의 반도체 물질은 Si:H일 수 있고, 나노구조(122)의 반도체 물질은 InP(indium phosphide)일 수 있고, 제2 층의 반도체 물질은 존재한다면 Si일 수 있다.
제1 층(110), 나노구조층(120) 및 제2 층(140)에 독립적으로 사용되는 반도체 물질의 선택에 수반되는 것은 각 층(110, 120, 140)의 각 에너지 밴드갭의 선택이다. 헤테로-결정 반도체 장치(100)의 소정 실시예에서, 나노구조층(120)의 에너지 밴드갭은 제1 층(110)과 제2 층(140) 중 하나 또는 둘다의 에너지 밴드갭과 상이하다. 소정 실시예에서, 제1 층(110)의 에너지 밴드갭은 제2 층(140)의 에너지 밴드갭과 상이하다. 다른 실시예에서, 제1 층(110) 및 제2 층(140)의 에너지 밴드갭은 동일하다. 상이한 에너지 밴드갭을 가진 물질을 사용하면 헤테로-결정 반도체 장치(100)를 헤테로구조 장치로 만들 수 있다.
도 1A 및 도 1B에 도시된 바와 같이 헤테로-결정 반도체 장치(100)의 소정 실시예에서, 나노구조층(120)의 에너지 밴드갭은 제1 층(110)의 에너지 밴드갭보다 작다. 다른 실시예에서, 나노구조층(120)의 에너지 밴드갭은 제1 층(110)의 에너지 밴드갭보다 크다. 도 2A 및 도 2B에 도시된 바와 같은 헤테로-결정 반도체 장치(100)의 소정 실시예에서, 나노구조층(120)의 에너지 밴드갭은 제1 층(110)과 제2 층(140) 중 하나 또는 둘다의 에너지 밴드갭보다 작다. 도 2A 및 도 2B에 도시된 헤테로-결정 반도체 장치(100)의 다른 실시예에서, 나노구조층(120)의 에너지 밴드갭은 제1 층(110)과 제2 층(140) 중 하나 또는 둘다의 에너지 밴드갭보다 크다.
예를 들면 태양전지 애플리케이션, LED 애플리케이션, 레이저 애플리케이션 및 광검출기 애플리케이션 중의 하나 이상에서, 나노구조층(120)의 에너지 밴드갭은 헤테로-결정 반도체 장치(100)의 두 제1 및 제2 층(110, 140)의 에너지 밴드갭보다 작을 수 있다(즉, '고-저-고' 밴드갭 헤테로구조). 예를 들면 태양전지 애플리케이션에서, 이러한 고-저-고 헤테로구조는 태양전지의 스펙트럼 응답을 향상시킴으로써 장치의 성능을 증강시킬 수 있다. 다른 실시예에서, 저-고-저 밴드갭 헤테로구조가 공진 터널링 다이오드 애플리케이션을 위해 사용될 수 있다. 특히 이러한 애플리케이션에서, 나노구조층(120)의 에너지 밴드갭은 두 제1 층(110) 및 제2 층(140)의 에너지 밴드갭보다 더 클 수 있다(즉 '저-고-저' 밴드갭 헤테로구조).
(도시되지 않은) 소정 실시예에서, 헤테로-결정 반도체 장치(100)는 도 2A에서 장치의 제2 층(140)상에 또 다른 나노구조층을 더 포함할 수 있고, 여기서 나노구조층(120)의 나노구조는 나노구조(122, 124) 및 제1 층(110)에 대해 전술한 바와 많이 동일한 방식으로 제2 층(140)의 미세결정에 필수적 부분이다. 이로써, 예를 들면 수직으로 적층되는 관계로 도 2A에서 헤테로-결정 반도체 장치(100)를 위해 전술한 바와 같이, 비-단결정 물질과 단결정 반도체 나노구조의 다수의 교번층을 포함한 다중층 장치 구조는 본 발명의 다양한 실시예의 범주내에 있다. 측방향으로 인접한 다중층을 가진 장치의 경우, 예를 들면 도 2B의 헤테로-결정 반도체 장치(100)를 참조한다.
소정 실시예에서, 나노구조층(120)은 나노구조(122, 124)가 매립된 밀봉 물질을 더 포함한다. 도 3은 본 발명의 실시예에 따라서 밀봉 물질(126)을 더 포함한 헤테로-결정 반도체 장치(100)의 측면을 도시한다. 이 실시예에서, 나노구조(122)의 제2 단부가 밀봉 물질(126)에서 노출되어 나노구조(122)를 제2 층(140)과 접촉시킨다. 도 3에서, 제2 층(140)은 나노구조(122)의 제2 단부 스스로가 제2 층(140)의 제2 비-단결정 반도체 물질과 접촉하도록 나노구조층(120)상에 위치한다.
소정 실시예에서, 밀봉 물질(126)은 전술한 반도체 물질 중 임의의 것의 하나인 산화물, 질화물 및 탄화물 중의 하나 이상을 포함하지만 이로 제한되지 않는 절연물질이다. 예를 들면 밀봉 물질(126)은 이산화규소, 질화규소 또는 탄화규소 중의 하나 이상일 수 있다. 다른 실시예에서, 밀봉 물질(126)은 예를 들면 티타늄 또는 갈륨과 같은 금속의 탄화물, 질화물, 산화물 중의 하나 이상일 수 있다. 소정 실시예에서, 밀봉 물질(126)은 약 100℃ 보다 높은 장치 처리 온도를 견딜 수 있는 중합체를 포함하지만 이로 제한되지 않는 절연물질이다. 예를 들면 중합체 절연물질은 폴리이미드(polyimide)일 수 있다. 소정 실시예에서, 밀봉 물질(126)은 가시적, UV 및 IR 스펙트럼 중의 하나 이상에서 전자기 방사에 투명 또는 반투명하다. 도 2B에 도시되진 않았지만, 도 2B에 도시된 헤테로-결정 장치(100)의 실시예는 측방향으로 연장된 나노구조(122)를 매립한 이러한 밀봉 물질을 더 포함할 수 있다.
다양한 실시예에 따라서, 헤테로-결정 반도체 장치(100)의 제1 층(110), 제2 층(140) 및 나노구조층(120)의 나노구조(122, 124)는 각 층들 또는 구조들에 전기 전도성 레벨을 제공하기 위하여 도펀트 물질로 도핑된다. 소정 실시예에서, 헤테로-결정 반도체 장치(100)는 p-n 접합을 더 포함한다. 예를 들면 태양전지, LED, 레이저 및 광검출기 애플리케이션 중의 하나 이상에서, 헤테로-결정 반도체 장치(100)는 p-n 접합을 포함한다. 다른 예에서, 헤테로-결정 반도체 장치(100)는 p-n 접합에 추가적으로, 또는 이 대신에 쇼트키(Schottky) 접합을 포함한다.
도 4A 및 도 4B는 본 발명의 다양한 실시예에 따른 헤테로-결정 반도체 장치(100)에서 예시적 p-n 접합(150)의 확대 뷰를 도시한다. 도 4A는 본 발명의 실시예에 따라 나노구조(122)와 제1 층(110) 사이에 형성된 헤테로-결정 반도체 장치(100)에서 p-n 접합(150)을 도시한다. 이 실시예에서, 예를 들면 제1 층은 p형 도펀트 물질을 포함하고, 나노구조(122)는 n형 도펀트 물질을 포함한다. 도 4B는 나노구조(122)에 형성된 p-n 접합(150)을 도시한다. 이 실시예에서, 제1 층(110)은 p형 도펀트 물질을 포함하고, 나노구조(122)는 나노구조(122)의 축 길이를 따른 개별 영역에 p형 도펀트 물질 및 n형 도펀트 물질을 둘다 포함한다. 제1 단부에 인접한 나노구조(122)의 제1 영역은 p형 도펀트 물질을 포함한다. 제2 단부에 인접한 나노구조(122)의 제2 영역은 n형 도펀트 물질을 포함한다.
또한 각 층에서 도핑 레벨은 동일하거나 또는 상이할 수 있다. 예를 들면 도 4B에 도시된 실시예에서, 제1 층(110)은 제1 양의 p형 도펀트 물질을 포함할 수 있는 반면에, 나노구조(122)의 제1 영역은 제1 양보다 적거나, 동일하거나, 많은 제2 양의 p형 도펀트를 포함할 수 있다. 도펀트 레벨의 변동(variation)은 예를 들면 도펀트 경사(dopant gradient)를 이끌어낼 수 있다. 차별적인(differential) 도핑의 다른 예에서, 제1 층(110)은 제1 층(110)내 낮은 저항성을 제공하는 p+ 영역을 도출하도록 강하게 도핑될 수 있는 반면에, 나노구조(122)의 p 도핑 영역은 p 영역을 도출하도록 덜 강하게 p 도핑될 수 있다. 소정 실시예에서, 진성(즉, "i") 영역은 헤테로-결정 반도체 장치(100)의 p 도펀트 영역과 n 도펀트 영역 간의 접합부(150)에 형성된다. 도 4B는 예를 들어 나노구조(122)에서 진성 영역 i를 더 도시한다.
소정 실시예에서, p-n 접합(150)은 헤테로-결정 반도체 장치(100)의 제1 층(110)과 제2 층(140) 사이에 위치한다. 도 4C 내지 도 4G는 본 발명의 다양한 실시예에 따라서 제1 층(110)과 제2 층(140) 사이의 다양한 영역에 p-n 접합(150)을 가진 도 2B에 도시된 헤테로-결정 반도체 장치(100)의 일부분의 확대 뷰를 도시한다. 도 4C 내지 도 4G의 각각에서, 예를 들면 제1 층(110)은 p형 도펀트를 포함하고, 제2 층(140)은 n형 도펀트를 포함한다.
도 4C에 도시된 실시예에서, 나노구조(122)는 p-n 접합(150)이고, 진성 영역 i를 포함한다. 도 4D에 도시된 실시예에서, 제1 층(110)에 인접한 나노구조(122)의 제1 영역은 p형 도펀트를 포함하는 반면에, 제2 층(140)에 인접한 나노구조(122)의 제2 영역은 n형 도펀트를 포함한다. p-n 접합(150)은 나노구조(122)의 p 도핑 영역과 n 도핑 영역 사이의 진성 영역 i에 형성된다. 도 4E에 도시된 실시예에서, 제2 층(140)에 인접한 나노구조(122)의 제2 영역은 n형 도펀트를 포함하는 반면에, 제1 층(110)에 인접한 제1 영역은 p-i-n 접합(150)의 진성 영역 i이다. 도 4F는 제1 층(110)에 인접한 나노구조(122)의 제1 영역이 p형 도펀트를 포함하는 반면에, 제2 층(140)에 인접한 제2 영역은 p-i-n 접합(150)의 진성 영역 i인 실시예는 도시한다. 도 4E 및 도 4F에서, 도펀트 경사는 예를 들면 도 4B에 도시된 실시예에 관하여 전술한 p형 도펀트 기울기 예와 유사하게 나노구조(122)의 각 도핑 영역과 각 인접층(110, 140) 사이에 형성될 수 있다. 도 4G는 나노구조(122)에 p-n 접합(150)을 도시한다. 헤테로-결정 반도체 장치(100)의 위치 및 도핑에 대한 다른 변형이 존재하며, 이는 본 발명의 범주 내에 있다. 예를 들면 나노구조(122, 124)는 둘 이상의 p-n 접합 또는 둘 이상의 p-i-n 접합 중의 하나 또는 이들 모두를 포함할 수 있다.
예를 들면 (도시되지 않은) 태양전지 애플리케이션의 소정 실시예에서, 헤테로-결정 반도체 장치(100)는 다중층 장치 구조에서 전술한 임의 헤테로-결정 반도체 장치(100) 실시예들에 따라 배치된, 다수의 상이한 단결정 반도체 물질층과 다수의 상이한 비-단결정 반도체 물질층, 및 전술한 임의 p-n 접합 실시예들에 따라 위치한 다수의 p-n 접합을 포함한다. 다수의 p-n 접합의 공간 배치가 헤테로-결정 반도체 장치(100)에 의해 태양광을 수신하는 큰 유효 영역을 커버한다. 또한 다중층 장치 구조의 상이한 물질층은 넓은 범위의 태양 스펙트럼을 변환한다. 이러한 다중층 다중접합 태양전지 헤테로-결정 반도체 장치(100)는 증가된 수의 상이한 층 및 p-n 접합에 대응하여 증가된 효율성 및 성능을 가진다.
LED, 레이저 및 광검출기 애플리케이션의 경우, 헤테로-결정 반도체 장치(100)의 각 나노구조(122, 124), 또는 헤테로-결정 장치(100) 그 자체는 본 발명 에 따라서 적어도 한 p-n 접합과 관련있다. 도 4A 내지 도 4G에 도시된 임의 헤테로-결정 반도체 장치(100) p-n 접합은 본 발명의 소정 실시예에 따라서 공진 터널링 다이오드, 트랜지스터, 레이저, LED, 광검출기 및 태양전지와 같은 다양한 전자 및 광전자 장치의 빌딩(building) 블록일 수 있다. 또한 제1 및 제2 층(110, 120)의 반도체 물질은 동일 또는 상이할 수 있다. 본 발명의 소정 실시예에서, 공진 터널링 다이오드 장치(100)의 제3 반도체층(120)은 단결정 반도체 물질인 나노구조(122, 124)를 포함하고, 제1 반도체층(110)과 제2 반도체층(140) 중 하나 또는 둘다는 비-단결정 반도체 물질이다.
소정 실시예에서, 헤테로-결정 반도체 장치(100)는 제1 층(110)과 나노구조(122, 124) 중 하나 또는 둘다에 전기적으로 접근하기 위한 전기 연결부를 더 포함한다. 도 5A 내지 도 5C는 본 발명의 다양한 실시예에 따라서 전기 접촉부(160a, 160b)를 가진 헤테로-결정 반도체 장치(100)의 측면을 도시한다. 도 5A는 제1 층(110)에 인접한 제1 전기 접촉부(160a), 그리고 나노구조층(120)에 인접한 제2 전기 접촉부(160b)를 가진 도 1A의 헤테로-결정 반도체 장치(100)의 측면을 도시한다. 제2 전기 접촉부(160b)는 밀봉 물질(126)에서 노출되었던 나노구조(122)의 제2 단부에 연결된다. 도 5B는 제1 층(110)에 인접한 제1 전기 접촉부(160a) 및 제2 층(140)에 인접한 제2 전기 접촉부(160b)를 가진 도 2A의 헤테로-결정 반도체 장치(100)의 측면을 도시한다. 나노구조(122)는 제1 및 제2 전기 접촉부(160a, 160b)의 각각에 의해 제1 및 제2 층(110, 140)과 함께 전기적으로 접근될 수 있다. 도 5C는 본 발명의 다른 실시예에 따른 헤테로-결정 반도체 장 치(100)의 측면을 도시한다. 헤테로-결정 반도체 장치(100)는 제1 층(110)에 인접한 기판(130)상의 제1 전기 접촉부(160a)와, 제2 층(140)에 인접한 기판(130)상의 제2 전기 접촉부(160b)를 더 포함한다. 도 5C에 도시된 헤테로-결정 반도체 장치(100)는 소정 실시예에서 도 2B에 도시된 헤테로-결정 반도체 장치(100)의 일부분과 유사하다. 나노구조(122)는 이 실시예에서 제1 및 제2 전기 접촉부(160a, 160b)에 의해 제1 및 제2 층(110, 140)과 함께 전기적으로 접근될 수 있다.
전기 접촉부(160a, 160b)는 장치(100) 애플리케이션을 위해 전기 전도성을 제공하도록 도핑된 반도체 물질 및 도전성 금속을 포함하지만 이로 제한되지 않는 물질로부터 제조된다. 소정 실시예에서, 전기 접촉부(160a, 160b)의 물질은 하나 이상의 가시적, UV 및 IR 스펙트럼에서 전자기 방사에 투명 또는 반투명하다.
본 발명의 또 다른 실시예는 헤테로-결정 반도체 장치를 제조하는 방법을 제공한다. 소정 실시예에서, 상기 방법에 의해 제공되는 헤테로-결정 반도체 장치는 헤테로구조 또는 헤테로접합을 포함한다. 도 6은 본 발명의 실시예에 따라 헤테로-결정 반도체 장치를 제조하는 방법(200)의 흐름도를 도시한다. 헤테로-결정 반도체 장치를 제조하는 방법(200)은 기판의 표면상에 비-단결정 반도체 물질의 제1 층을 형성하는 단계(210)를 포함한다. 제조 방법(200)은 나노구조가 미세결정에 필수적 부분이도록 제1 층의 미세결정으로부터 단결정 반도체 물질의 나노구조를 성장시키는 단계(220)를 더 포함한다. 비-단결정 제1 층 및 단결정 나노구조는 반도체 장치의 헤테로-결정 구조를 제공한다. 소정 실시예에서, 헤테로-결정 반도체 장치는 전술한 헤테로-결정 반도체 장치(100) 및 그의 애플리케이션과 유사하다.
소정 실시예에서, 비-단결정 형태로 기판의 표면상에 반도체막을 퇴적하는 단계를 포함한다. 소정 실시예에서, 반도체 물질의 비-단결정막은 PECVD(plasma enhanced CVD)와 같은 CVD(chemical vapor deposition) 처리, 그리고 반도체 소스 가스 또는 가스 혼합물을 사용하여 퇴적된다. 예를 들면 비-단결정 실리콘막은 약 100℃ 내지 300℃의 온도 범위에서 PECVD, 그리고 실란(silane)과 수소의 소스 가스 혼합물을 사용하여 기판의 이산화규소 표면으로 퇴적될 수 있다. 이 예에서, 제1 층은 비-단결정 수소화 실리콘막이다. 본 발명에 따른 비-단결정막의 다른 퇴적 방법은 스퍼터링(sputtering) 또는 진공 증착과 같은 물리적 기상 퇴적을 포함하지만 이로 제한되지는 않는다. 비-단결정 반도체 구조 또는 층에 대하여 위에서 정의한 바와 같이, 제1 층은 다양한 크기의 다수 미세결정으로 형성된다. 제1 층에서 표면 부근의 미세결정은 나노구조와 핵생성하기 위한 템플릿을 제공한다.
소정 실시예에서, 제1 층상에 나노구조를 성장시키는 단계(220)는 단결정 반도체 나노구조를 얻기 위한 에피텍셜 성장 처리를 포함한다. 나노와이어 및 나노튜브와 같은 나노구조는 VLS(vapor-liquid-solid) 성장을 사용한 촉매 성장, SLS(solution-liquid-solid) 성장을 사용한 촉매 성장, 및 기상 에피텍시(vapor-phase epitaxy)를 사용한 비촉매 성장을 포함하지만 이로 제한되지 않는 다양한 기법을 사용하여 에픽텍셜 성장된다. 촉매 성장은 금속 촉매화 또는 비금속 촉매화됨으로써 더 특징지어진다. 성장은 나노와이어 소스 물질들을 포함한 가스 혼합물을 사용하여 제어 환경에서 CVD 챔버에서 수행된다. 촉매 성장 동안에, 나노와이어는 제1 층에서 각 미세결정의 <111> 결정 격자면으로부터 압도적으로 수직 방향 으로 성장한다. 제1 층의 비-단결정 구조는 임의 결정 방위(crystal orientation)를 가진 미세결정을 포함하므로, 나노와이어는 제1 층의 표면에서 소정 미세결정으로부터 임의 방향으로 성장할 것이다(220). 나노도트의 경우, 소정 실시예에서 성장은 시작한 후에 거의 바로 중단된다. 다른 실시예에서, 나노도트는 제1 층에서 미세결정과 나노도트 간의 격자 상수 차와 관련된 변형(strain)에 의해 구동되는 소위 자기조직화된 성장에 의해 제1 층상에 자연적으로 형성된다.
전형적인 촉매 물질은 금속과 비금속이다. 금속 촉매 물질은 티타늄(Ti), 플래티늄(Pt), 니켈(Ni), 금(Au), 갈륨(Ga) 및 이의 합금을 포함하지만 이로 제한되지 않는다. 비금속 촉매 물질은 예를 들면 SiOx(여기서 x는 약 1 이상 2 미만의 범위)를 포함하지만 이로 제한되지는 않는다. Ti 및 Au 촉매 물질에 대응한 전형적인 나노입자 촉매는 예를 들면 각각 TiSi2(titanium silicide) 및 Au-Si(gold-silicon) 합금이다.
소정 실시예에서, 나노구조를 성장시키는 단계(220)는 촉매 성장 처리의 사용을 포함한다. 소정의 이들 실시예에서, 촉매 성장 처리는 VLS 성장 및 금속 나노입자 촉매의 사용을 포함한다. 나노입자 촉매는 다양한 퇴적 처리 중의 임의 하나를 사용하여 제1 층의 표면상에 형성된다. 소정 실시예에서, 촉매 물질의 핵생성층은 전자빔 증착에 의해 표면상에 퇴적된다. 핵생성층은 예를 들면 제1 층의 표면상에 활성화된 나노입자 촉매로 어닐링(anneal)된다. 다른 실시예에서, 금속 촉매 물질은 금속 촉매 물질의 소금을 포함한 퇴적 용액을 사용하는 전기화학 퇴적 을 사용하여 퇴적된다. 소정 실시예에서, 촉매 물질은 예를 들면 어닐링에 의해 제1 층의 표면으로부터 제거될 수 있다.
다른 실시예에서, 촉매 입자는 용액에서 떠돌게 되고, 작은 방울로서 제1 층의 표면상에 퇴적된다. 예를 들면 톨루엔(toluene)에 분산된 금 콜로이드 입자는 피펫(pipette) 또는 잉크젯 프린트헤드를 사용하여 다수의 작은 방울로 제1 층의 표면에 전사될 수 있다. 톨루엔은 진공에서 펌핑되어, 나노와이어의 VLS 성장을 위한 촉매로서 동작하도록 표면상에 금 나노입자를 남긴다. 이 예에서, 금 콜로이드 입자는 약 10nm의 직경과 약 5 x 1015 ml-1의 공칭 농도를 가진다.
나노와이어 성장(220)은 성장 온도에서 챔버로 유입되는 나노와이어 소스 물질의 가스 혼합물을 사용하여, 그리고 제1 층의 표면에서 미세결정상에 위치한 나노입자 촉매를 사용하여 CVD 반응 챔버에서 시작된다. 활성화 또는 핵생성되는 나노입자 촉매가 가스 혼합물에서 나노와이어 소스 물질의 분해를 가속화시킴으로써, 나노와이어 소스 물질의 분해로 인한 결과인 흡착원자(atatoms)는 나노입자 촉매를 통해 또는 주위로 확산되고, 흡착원자는 제1 층 표면상에 침전된다. 특히 나노와이어 물질의 흡착원자는 나노와이어 성장을 시작하도록 나노입자 촉매와 각 미세결정에서 제1 층의 표면 사이에 침전된다. 또한 나노와이어의 촉매 성장은 나노입자-나노와이어 경계면에서의 연속된 침전으로 계속된다. 나노입자 촉매는 이러한 계속된 침전으로 인해 나노와이어 성장(220)의 자유 단부의 끝에 남아있게 된다.
예를 들면 InP 나노와이어는 약 76 토르(Torr)의 성장 압력과 약 430℃의 온 도로 수소 캐리어 가스에서 트리메틸인듐(trimethyilindium) 및 포스핀(phosphine)을 사용하여 MOCVD(metalorganic CVD)에 의해 비-단결정 수소화 실리콘막상에서 성장할 수 있다. InP 나노와이어는 비-단결정 실리콘막에서의 미세결정에 고정된다.
소정 실시예에서, 제조 방법(200)은 제1 층과 나노구조 중 하나 또는 둘다를 도핑하는 단계를 더 포함한다. 소정 실시예에서, 제1 층 및 나노구조는 p-n 접합이 형성되도록 도핑된다. 소정 실시예에서, p-n 접합은 헤테로-결정 반도체 장치(100)에 대해 전술한 (p-i-n 접합을 포함한) 임의 p-n 접합(150)이다. 사용된 도펀트 물질과 성취한 도펀트 레벨은 헤테로-결정 반도체 장치 애플리케이션에 의존하고 여기서 제한하려는 것은 아니다. 소정 실시예에서, 제조 방법(200)은 밀봉 물질에 나노구조를 매립하는 단계를 더 포함한다. 이 실시예에서, 나노구조의 자유 단부는 밀봉 물질의 표면에 노출된다. 소정 실시예에서, 제조 방법(200)은 제1 층과 나노구조 중 하나 또는 둘다에 전기적으로 접근하도록 전기 연결부를 형성하는 단계를 더 포함한다. 전기 연결부는 퇴적 방법, 그리고 전도성 금속 물질 또는 적절히 도핑된 반도체 물질을 사용하여 형성된다. 예를 들면 스퍼터링 및 증착(evaporation)을 포함하지만 이로 제한되지 않는 퇴적(deposition) 방법이 사용될 수 있다. 소정 실시예에서, 전기 연결부는 헤테로-결정 반도체 장치(100)를 위해 전술한 전기 접촉부(160a, 160b) 중의 어느 하나와 유사하다.
소정 실시예에서, 제조 방법(200)은, 나노구조가 형성된(210) 제1 층과 제2 층 사이에 끼워지도록, 제2 단결정 구조를 가진 제2 반도체 물질의 제2 층을 형성 하는 단계를 더 포함한다. 소정 실시예에서, 제2 층은 헤테로-결정 반도체 장치(100)를 위해 전술한 제2 층(140)과 유사하다. 소정 실시예에서는 도 2A에 도시된 바와 같이, 제2 층은 수직으로 적층되는 관계로 나노구조를 포함한 층, 또는 나노구조상에 형성될 수 있다. 다른 실시예에서, 제2 층은 제1 층으로부터 분리된 기판상에 개별 세그먼트로서 형성될 수 있으며, 제1 층은 또한 개별 세그먼트로서 형성된다. 나노구조는 제2 층의 수직 측벽 표면을 접촉하도록 제1 층의 수직 측벽 표면으로부터 성장될 수 있다(220).
소정 실시예에서, 제조 방법(200)은 제1 층상에 제일 먼저 언급한 나노구조(the first-mentioned nanostructure)를 성장시키기 위하여(220) 전술한 바와 많이 동일한 방식으로 제2 층상에 제2 나노구조를 성장시키는 단계를 더 포함한다. 소정의 이들 실시예에서, 제1 층과 제1 나노구조에 대해 전술한 바와 같이, 제2 층과 제2 나노구조가 또한 도핑될 수 있고, p-n 접합이 형성될 수 있다. 이러한 실시예에서, 헤테로-결정 반도체 장치는 다수의 비-단결정 반도체층과 다수의 단결정 반도체층을 포함하는데, 여기서 각 층의 반도체 물질은 동일하거나 상이할 수 있다. 이로써, 방법(200)에 의해 제조된 헤테로-결정 반도체 장치는 헤테로-결정 반도체 장치(100)에 대해 전술한 바와 같이 다수의 장치 애플리케이션을 제공하는 상이한 층들에서 상이한 에너지 밴드갭들을 가진다.
이에 따라서 헤테로-결정 반도체 장치 및 헤테로-결정 반도체 장치를 제조하는 방법의 다양한 실시예들이 설명되었다. 전술한 실시예들은 본 발명의 원리를 나타내는 다수의 특정 실시예 중의 일부를 단지 예시하는 것임을 알아야 한다. 분 명히, 이 기술분야의 통상의 기술자는 다음의 청구범위에 의해 정의되는 대로 본 발명의 범주를 벗어나지 않고 다수의 다른 구성을 쉽게 고안할 수 있을 것이다.

Claims (10)

  1. 헤테로-결정(hetero-crystalline) 반도체 장치(100)로서,
    제1 에너지 밴드갭(energy band gap)을 가진 제1 비-단결정(non-single crystalline) 반도체 물질의 제1 층(110)과,
    제2 에너지 밴드갭을 가진 제2 비-단결정 반도체 물질의 제2 층(140)과,
    제3 에너지 밴드갭을 가진 단결정 반도체 물질의 나노구조들(122, 124)을 포함한 나노구조층(120)과,
    상기 제1 층(110) 및 상기 제2 층(140)으로의 개별 전기 접촉부들(160a, 160b)
    을 포함하고,
    상기 나노구조층(120)의 나노구조(122, 124)는 상기 제1 층(110) 및 상기 제2 층(140) 중의 하나에서의 미세결정(112)에 필수적 부분(integral to)이며,
    상기 나노구조층(120)은 상기 제1 층(110)과 상기 제2 층(140) 사이에 위치하고,
    상기 나노구조들(122, 124)은 상기 개별 전기 접촉부들(160a, 160b)에 의해 전기적으로 접근가능한 헤테로-결정 반도체 장치(100).
  2. 제1항에 있어서,
    상기 단결정 반도체 물질의 상기 제3 에너지 밴드갭은 상기 제1 비-단결정 반도체 물질의 상기 제1 에너지 밴드갭과 상기 제2 비-단결정 반도체 물질의 상기 제2 에너지 밴드갭 중 하나 또는 둘다와 상이한 헤테로-결정 반도체 장치(100).
  3. 제1항 또는 제2항에 있어서,
    상기 나노구조층(120)은 상기 나노구조들(122, 124)이 매립되는 물질(126)을 더 포함하고, 상기 나노구조들(122, 124)은 나노와이어들(nanowires)(122)과 나노도트들(nanodots)(124) 중의 하나인 헤테로-결정 반도체 장치(100).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 나노구조들(122)에, 상기 제1 층(110)과 상기 나노구조들(122, 124) 사이에, 상기 제2 층(140)과 상기 나노구조들(122, 124) 사이에, 그리고 상기 제1 층(110)과 상기 제2 층(140) 사이 중 하나 이상에 위치한 p-n 접합(150)을 더 포함하는 헤테로-결정 반도체 장치(100).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 층(110)은 기판(130)의 표면상에 위치하고, 상기 제2 층(140)은 상기 나노구조층(120)에 의해 상기 제1 층(110)으로부터 수직으로 이격되는 헤테로-결정 반도체 장치(100).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 층(110)과 상기 제2 층(140)은 수직 측벽들을 가진 개별 세그먼트들로서 기판(130)의 표면에 걸쳐 교번하고, 상기 나노구조들(122)은 교번하는 개별 세그먼트들(110, 140)의 수직 측벽들 사이에서 측방향으로 연장되는 헤테로-결정 반도체 장치(100).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    적어도 상기 제1 층(110)을 지지하는 상기 제1 층(110)에 인접한 기판(130)을 더 포함하고, 상기 기판의 물질은 유리, 세라믹, 금속, 플라스틱, 중합체, 유전체 및 반도체로부터 선택되는 헤테로-결정 반도체 장치(100).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 나노구조는 하나 이상의 나노와이어(122)인 헤테로-결정 반도체 장치(100).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 반도체 물질과 상기 제2 반도체 물질은 동일한 반도체 물질인 헤테로-결정 반도체 장치(100).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 나노구조(122, 124)는 촉매 에피텍셜 성장(catalytic epitaxial growth)을 사용하여 상기 제1 층(110)에서의 상기 미세결정(112)에 필수적 부분으로 성장하는(220) 헤테로-결정 반도체 장치(100).
KR1020097020704A 2007-03-01 2008-02-28 헤테로-결정 반도체 장치 및 그 제조 방법 KR20090128447A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/681,068 US8183566B2 (en) 2007-03-01 2007-03-01 Hetero-crystalline semiconductor device and method of making same
US11/681,068 2007-03-01

Publications (1)

Publication Number Publication Date
KR20090128447A true KR20090128447A (ko) 2009-12-15

Family

ID=39732437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097020704A KR20090128447A (ko) 2007-03-01 2008-02-28 헤테로-결정 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US8183566B2 (ko)
JP (1) JP5059130B2 (ko)
KR (1) KR20090128447A (ko)
CN (1) CN101622691B (ko)
DE (1) DE112008000514T5 (ko)
WO (1) WO2008108981A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432522B2 (en) * 2003-04-04 2008-10-07 Qunano Ab Nanowhiskers with pn junctions, doped nanowhiskers, and methods for preparing them
US7608530B2 (en) * 2007-03-01 2009-10-27 Hewlett-Packard Development Company, L.P. Hetero-crystalline structure and method of making same
US8273983B2 (en) * 2007-12-21 2012-09-25 Hewlett-Packard Development Company, L.P. Photonic device and method of making same using nanowires
JP2011514656A (ja) * 2008-01-30 2011-05-06 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ナノ構造、及び同構造を作成する方法
FR2941688B1 (fr) * 2009-01-30 2011-04-01 Commissariat Energie Atomique Procede de formation de nano-fils
US20110083728A1 (en) * 2009-10-14 2011-04-14 Palo Alto Research Center Incorporated Disordered Nanowire Solar Cell
WO2011049529A1 (en) * 2009-10-22 2011-04-28 Sol Voltaics Ab Nanowire tunnel diode and method for making the same
JP6060652B2 (ja) * 2012-11-28 2017-01-18 富士通株式会社 太陽電池及びその製造方法
TWI508305B (zh) 2013-05-06 2015-11-11 E Ink Holdings Inc 主動元件
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
KR20200068414A (ko) * 2018-12-05 2020-06-15 엘지디스플레이 주식회사 전계발광 표시장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4071360B2 (ja) * 1997-08-29 2008-04-02 株式会社東芝 半導体装置
US6249010B1 (en) * 1998-08-17 2001-06-19 National Semiconductor Corporation Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture
EP2224508B1 (en) * 1999-07-02 2016-01-06 President and Fellows of Harvard College Method of separating metallic and semiconducting nanoscopic wires
JP2002014167A (ja) * 2000-06-28 2002-01-18 Canon Inc 放射線撮像装置、蛍光体構造物及びそれらの製造方法
KR101008294B1 (ko) * 2001-03-30 2011-01-13 더 리전트 오브 더 유니버시티 오브 캘리포니아 나노구조체 및 나노와이어의 제조 방법 및 그로부터 제조되는 디바이스
US6819845B2 (en) * 2001-08-02 2004-11-16 Ultradots, Inc. Optical devices with engineered nonlinear nanocomposite materials
TWI248469B (en) * 2001-12-25 2006-02-01 Univ Nat Cheng Kung Manufacturing method of zinc oxide nanowires
EP2399970A3 (en) * 2002-09-05 2012-04-18 Nanosys, Inc. Nanocomposites
CA2499944A1 (en) * 2002-09-30 2004-04-15 Nanosys, Inc. Integrated displays using nanowire transistors
JP2004179229A (ja) * 2002-11-25 2004-06-24 Canon Inc 構造体、その製造方法、及び前記構造体を用いた電子デバイス
US7265037B2 (en) * 2003-06-20 2007-09-04 The Regents Of The University Of California Nanowire array and nanowire solar cells and methods for forming the same
US7105428B2 (en) * 2004-04-30 2006-09-12 Nanosys, Inc. Systems and methods for nanowire growth and harvesting
EP1605499A3 (en) * 2004-06-07 2009-12-02 Imec Method for manufacturing a crystalline silicon layer
US20060207647A1 (en) * 2005-03-16 2006-09-21 General Electric Company High efficiency inorganic nanorod-enhanced photovoltaic devices
US20060281321A1 (en) * 2005-06-13 2006-12-14 Conley John F Jr Nanowire sensor device structures
EP1748494B1 (en) * 2005-07-29 2008-04-09 Interuniversitair Microelektronica Centrum Wavelength-sensitive detector with elongate nanostructures
US7301215B2 (en) * 2005-08-22 2007-11-27 Canon Kabushiki Kaisha Photovoltaic device
US20070257264A1 (en) * 2005-11-10 2007-11-08 Hersee Stephen D CATALYST-FREE GROWTH OF GaN NANOSCALE NEEDLES AND APPLICATION IN InGaN/GaN VISIBLE LEDS
US20070105356A1 (en) * 2005-11-10 2007-05-10 Wei Wu Method of controlling nanowire growth and device with controlled-growth nanowire
US7572300B2 (en) * 2006-03-23 2009-08-11 International Business Machines Corporation Monolithic high aspect ratio nano-size scanning probe microscope (SPM) tip formed by nanowire growth
US7544591B2 (en) * 2007-01-18 2009-06-09 Hewlett-Packard Development Company, L.P. Method of creating isolated electrodes in a nanowire-based device
US9487877B2 (en) * 2007-02-01 2016-11-08 Purdue Research Foundation Contact metallization of carbon nanotubes
US7608530B2 (en) * 2007-03-01 2009-10-27 Hewlett-Packard Development Company, L.P. Hetero-crystalline structure and method of making same
US20090188557A1 (en) * 2008-01-30 2009-07-30 Shih-Yuan Wang Photonic Device And Method Of Making Same Using Nanowire Bramble Layer

Also Published As

Publication number Publication date
JP5059130B2 (ja) 2012-10-24
US20080210936A1 (en) 2008-09-04
WO2008108981A1 (en) 2008-09-12
CN101622691B (zh) 2012-07-04
DE112008000514T5 (de) 2010-01-14
JP2010520618A (ja) 2010-06-10
CN101622691A (zh) 2010-01-06
US8183566B2 (en) 2012-05-22

Similar Documents

Publication Publication Date Title
US8183566B2 (en) Hetero-crystalline semiconductor device and method of making same
US8389388B2 (en) Photonic device and method of making the same
US8273983B2 (en) Photonic device and method of making same using nanowires
US8283556B2 (en) Nanowire-based device and array with coaxial electrodes
AU2016302692B2 (en) Process for growing nanowires or nanopyramids on graphitic substrates
KR102143666B1 (ko) 태양전지
US10243104B2 (en) Nanowire device having graphene top and bottom electrodes and method of making such a device
KR101931394B1 (ko) 흑연 기판 상의 나노와이어 에피택시
US20090188557A1 (en) Photonic Device And Method Of Making Same Using Nanowire Bramble Layer
US20110272014A1 (en) Photovoltaic Structure And Method Of Fabication Employing Nanowire In Stub
US7608530B2 (en) Hetero-crystalline structure and method of making same
US20120141799A1 (en) Film on Graphene on a Substrate and Method and Devices Therefor
US20110220171A1 (en) Photovoltaic Structure and Solar Cell and Method of Fabrication Employing Hidden Electrode
TW201900948A (zh) 奈米結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application