KR20090122860A - 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법 - Google Patents

폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20090122860A
KR20090122860A KR1020080050188A KR20080050188A KR20090122860A KR 20090122860 A KR20090122860 A KR 20090122860A KR 1020080050188 A KR1020080050188 A KR 1020080050188A KR 20080050188 A KR20080050188 A KR 20080050188A KR 20090122860 A KR20090122860 A KR 20090122860A
Authority
KR
South Korea
Prior art keywords
polysilicon film
gas
plasma
grain
polysilicon
Prior art date
Application number
KR1020080050188A
Other languages
English (en)
Inventor
이태완
최규진
한정훈
유진혁
Original Assignee
주성엔지니어링(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주성엔지니어링(주) filed Critical 주성엔지니어링(주)
Publication of KR20090122860A publication Critical patent/KR20090122860A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
본 발명에 의하면,낮은 온도에서 공정이 진행되며, 높은 성장률을 갖는 플라즈마를 이용하여 폴리실리콘막을 형성한다. 낮은 온도에서 성장되기 때문에 성장 에너지를 적게 받아 그레인의 성장이 억제되고, 높은 성장률로 성장되기 때문에 그레인이 성장되는 과정 또는 완전 융합되는 과정중에 새로운 핵이 상부에 형성되는 과정이 반복됨으로써 그레인의 성장을 억제시킬 수 있다. 따라서, 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막을 형성할 수 있다.
이러한 폴리실리콘막을 플래쉬 메모리 소자의 플로팅 게이트로 이용함으로써 소자의 프로그램 및 소거 속도를 향상시킬 수 있고, 열정 안정성을 향상시킬 수 있어 소자의 신뢰성을 향상시킬 수 있다.
플로팅 게이트, 폴리실리콘막, 고밀도 플라즈마, 그레인, 불순물 원자

Description

폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리 소자 및 그 제조 방법{Polysilicon film and method of forming the same, flash memory device and manufacturing method using the same}
본 발명은 폴리실리콘막 및 그 형성 방법에 관한 것으로, 특히 고밀도의 플라즈마(High Density Plasma)를 이용한 나노(nano) 사이즈의 그레인(grain)을 갖는 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
데이터의 프로그램 및 소거가 가능하고, 프로그램된 데이터를 읽을 수 있는 비휘발성 메모리 소자인 플래쉬 메모리 소자(flash memory device)는 터널 산화막에 의해 반도체 기판과 절연되며 플로팅 게이트와 콘트롤 게이트 사이에 유전체막이 형성된 게이트 전극과 게이트 전극 양측에 형성된 소오스/드레인 접합 영역으로 구성된 셀 구조를 갖는다.
플래쉬 메모리 소자는 플로팅 게이트에 전하를 주입하고 빼내는 작용에 의해 프로그램 및 소거된다. 즉, 콘트롤 게이트에 인가된 포지티브(positive) 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 플로팅 게이트 내로 포획(capture)되는 것을 원리로 프로그램된다. 이와 반대로, 소거(erase) 동작은 콘트롤 게이트에 인가된 네가티브(negative) 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다.
이러한 플래쉬 메모리 소자의 플로팅 게이트는 주로 폴리실리콘막을 이용하여 형성한다. 그런데, 디자인 룰이 작아질수록 예를들어 40㎚ 이하의 플래쉬 메모리 소자에서는 문턱 전압(threshold voltage)의 분포를 줄이기 위해 플로팅 게이트로 이용되는 폴리실리콘막의 그레인 수를 증대시켜야 한다. 이를 위해서는 플로팅 게이트로 이용되는 폴리실리콘막의 그레인 사이즈를 줄여야 하고, 이에 따라 플래쉬 메모리 소자의 품질 및 수율을 향상시킬 수 있다.
폴리실리콘막은 실리콘 애드아톰(adatom)이 터널 산화막의 표면에 도달한 후 최초의 안정한 핵(nucleus)을 형성하기 까지의 인큐베이션(Incubation), 새로운 핵이 계속 형성됨과 동시에 이미 형성된 핵이 나노크리스탈(nanocrystal)로 성장하는 핵생성(Nucleation) 및 성장(Growth), 새로운 핵 생성은 중지되고 형성된 나노크리스탈이 서로 합체하기 전까지 계속 성장하는 성장 지배기(Growth dominated phase), 그리고 모든 나노크리스탈이 서로 만나 합체하여 막(film)을 형성하는 완전 융합(Complete coalescence) 과정을 거쳐 형성된다.
이러한 폴리실리콘막은 주로 열 CVD 공정으로 형성하며, 폴리실리콘막의 그레인 사이즈를 작게하기 위해서는 핵생성 및 성장 과정에서 핵생성 밀도를 높여 융합(coalescence)이 일어나기 전까지 개별 그레인 사이즈를 최소화해야 한다. 그러나, 핵생성 및 성장, 성장 지배기, 그리고 완전 융합 과정을 거치면서 그레인 성장이 계속되고, 또한 융합이 일어난 후 막이 증착되는 동안에도 그레인 성장은 계속된다. 이는 700℃ 이상의 높은 온도에서 공정이 진행되며, 200Å/min의 낮은 성장률로 폴리실리콘막이 성장되는 열 CVD 공정의 특성 때문이다. 이러한 폴리실리콘막은 증착이 완료된 후에도 예를들어 900℃의 온도에서 1시간 동안의 후속 열공정을 거치는 동안 고상 확산(solid phase diffusion) 현상에 의해 그레인 성장이 계속되어 그레인 사이즈가 커지게 된다.
이렇게 폴리실리콘막의 그레인 사이즈가 커짐에 따라 플래쉬 메모리 소자의 품질 및 수율을 향상시킬 수 없게 된다.
본 발명은 20㎚ 이하의 작고 균일한 나노 사이즈의 그레인을 갖는 폴리실리콘막 및 그 형성 방법을 제공한다.
본 발명은 낮은 온도와 높은 증착률을 갖는 고밀도의 플라즈마를 이용하여 폴리실리콘막을 형성함으로써 그레인 성장을 억제할 수 있어 20㎚ 이하의 작고 균일한 나노 사이즈의 그레인을 갖는 폴리실리콘막 및 그 형성 방법을 제공한다.
본 발명은 플래쉬 메모리 소자의 플로팅 게이트용으로 20㎚ 이하의 작고 균일한 그레인을 갖는 폴리실리콘막을 이용하는 플래쉬 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 폴리실리콘막은 플라즈마에 의해 형성되고, 20㎚ 이하의 그레인 사이즈를 갖는다.
상기 폴리실리콘막은 그레인 바운더리에 불순물 원자가 함유되고, 상기 불순물 원자는 질소 원자 또는 산소 원자중 적어도 어느 하나를 포함한다.
본 발명의 다른 양태에 따른 폴리실리콘막 형성 방법은 플라즈마 챔버에 기판을 유입시키는 단계; 및 상기 챔버에 실리콘 소오스 가스를 유입하고 고주파 전원을 인가하여 플라즈마를 여기시켜 상기 기판상에 폴리실리콘막을 형성하는 단계 를 포함한다.
상기 고주파 전원은 5㎾ 내지 9㎾로 인가하고, 상기 플라즈마는 1×1011 내지 1×1012의 고밀도로 여기된다.
상기 챔버에 성장 억제 가스를 더 유입시키켜, 상기 성장 억제 가스는 산소 원자 또는 질소 원자중 적어도 어느 하나를 포함하는 가스이다.
상기 챔버는 상온 내지 400℃의 온도를 유지하며, 상기 폴리실리콘막은 1500Å/min 내지 2500Å/min의 성장률로 형성된다.
본 발명의 또다른 양태에 따른 플래쉬 메모리 소자는 반도체 기판 상부의 소정 영역에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극; 및 상기 게이트 전극 양측의 상기 반도체 기판상에 형성된 소오스/드레인 접합 영역을 포함하며, 상기 플로팅 게이트는 플라즈마에 의해 형성되고, 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막으로 형성된다.
상기 폴리실리콘막의 그레인 바운더리에 질소 원자 또는 산소 원자중 적어도 하나의 불순물 원자가 함유된다.
본 발명의 또다른 양태에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 절연막을 형성한 후 플라즈마 챔버에서 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 패터닝한 후 전체 구 조 상부에 유전체막 및 도전층을 형성하는 단계; 상기 도전층 내지 상기 터널 절연막을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 상기 반도체 기판상에 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함한다.
상기 폴리실리콘막은 상기 챔버에 5㎾ 내지 9㎾의 고주파 전원을 인가하여 1×1011 내지 1×1012의 고밀도로 플라즈마를 여기시켜 형성한다.
상기 폴리실리콘막은 산소 또는 질소 원자중 적어도 어느 하나를 포함하는 성장 억제 가스를 더 유입시켜 형성한다.
상기 챔버는 상온 내지 400℃의 온도를 유지하고, 상기 폴리실리콘막은 1500Å/min 내지 2500Å/min의 성장률로 형성된다.
본 발명은 고밀도의 플라즈마를 이용하여 폴리실리콘막을 형성하고, 이를 플래쉬 메모리 소자의 플로팅 게이트로 이용한다. 고밀도의 플라즈마를 이용하면 낮은 온도에서 공정이 진행되고, 높은 성장률로 폴리실리콘막이 형성된다. 따라서, 폴리실리콘막의 성장 지배기 및 완전 융합 과정의 시간이 줄어들게 되어 그레인의 성장을 억제할 수 있다. 즉, 낮은 온도에서 성장되기 때문에 성장 에너지를 적게 받아 그레인의 성장이 억제되고, 높은 성장률로 성장되기 때문에 그레인이 성장되는 과정 또는 완전 융합되는 과정중에 새로운 핵이 상부에 형성되는 과정이 반복됨 으로써 그레인의 성장을 억제시킬 수 있다. 따라서, 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막을 형성할 수 있다.
또한, 산소 원자 또는 질소 원자중 적어도 어느 하나의 원자를 포함하는 성장 억제 가스를 더 유입시키면 그레인 바운더리에 불순물 원자가 함유되기 때문에 그레인의 성장을 더 억제시킬 수 있어 그레인 사이즈를 5㎚ 이하(예를 들어 1 내지 5㎚)로 억제할 수 있다.
이렇게 고밀도의 플라즈마를 이용하여 형성된 폴리실리콘막은 이후 써멀 버짓(thermal budget) 동안에도 그레인이 성장되지 않기 때문에 20㎚ 이하의 작고 균일한 나노 사이즈의 그레인을 갖는 폴리실리콘막을 형성할 수 있다.
이러한 폴리실리콘막을 플래쉬 메모리 소자의 플로팅 게이트로 이용함으로써 소자의 문턱 전압 분포를 줄여 품질 및 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “상부에” 또는 “위에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명에 이용되는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: 이하 "HDPCVD"라 함) 장치를 설명하기 위한 개략 단면도이다.
도 1을 참조하면, 본 발명에 이용되는 HDPCVD 장치는 일정한 반응 공간을 형성하는 공정 챔버(100)와, 공정 챔버(100)의 내부에 위치하고 상면에 기판(W)이 안치되는 서셉터(200)와, 공정 챔버(100)의 상부에 형성된 코일부(300)와, 코일부(300)에 RF 전원을 인가하는 소오스 전원(400)과, 공정 챔버(100) 내부에 위치하며 고정 가스를 분사하는 인젝터(500)를 포함한다.
공정 챔버(100)는 공정 영역을 둘러싸는 유전체 돔(110)과, 유전체 돔(110)의 하부에 결합되는 챔버 몸체부(140)와, 유전체 돔(110)의 하부 가장자리와 챔버 몸체부(140)의 상부 가장자리를 연결하는 연결부(120)로 구성된다.
유전체 돔(110)은 상부의 코일부(300)를 통해 RF전력이 유입되는 에너지창의 역할을 하며, 돔으로 둘러싸인 영역에서 공정이 수행된다. 그 형상은 내벽이 둥글게 형성되는 것이 바람직하지만, 어느 한 형상에 한정되는 것은 아니다.
챔버 몸체부(140)는 유전체 돔(110)의 하부에 결합하며, 유전체 돔(110)의 내부 용적보다 큰 용적을 가진다. 챔버 몸체부(140)의 용적을 크게 하기 위하여 챔버 몸체부(140)의 형상을 항아리 형상으로 제작할 수 있다. 즉, 유전체 돔(110)과 연결되는 상부 가장자리에서 아래로 갈수록 횡직경이 커지다가 가운데 부근에서 횡직경이 최대로 되고, 다시 아래로 갈수록 횡직경이 작아지는 형상으로 챔버 몸체부(140)를 제작할 수 있다. 그러나, 챔버 몸체부(140)를 항아리 형상으로 제작하는 것은 내부 용적을 크게 하기 위한 것이므로 항아리 형상에 한정되지 않고, 내부 용적을 크게할 수 있는 다양한 형상이 가능하다. 또한, 챔버 몸체부(140)는 서셉터(200) 상면을 기준으로 상부의 용적보다 하부의 용적이 더 큰 것이 바람직하다. 이렇게 하면 공정 기체의 컨덕턴스가 높아질 뿐만 아니라 잔여 공정 기체나 공정 부산물이 서셉터(200)의 하부로부터 위로 역류할 가능성이 적어지므로 기판(W)의 오염 가능성이 줄어들게 된다. 챔버 몸체부(140)를 항아리 형상으로 제작하면 이러한 요건이 충족된다. 이렇게 챔버 몸체부(140)를 상부의 용적보다 하부의 용적을 크게 하고, 서셉터(200) 하부의 배기구(150)를 통해 고진공 펌핑하게 되면, 서셉터(200)의 상부와 가장자리를 거쳐 하부로 유동하는 공정 기체의 유동 속도 및 유동량에 관계되는 공정 기체의 컨덕턴스를 높일 수 있을 뿐만 아니라 파티클 등의 부산물이 역류하는 현상을 방지할 수 있게 된다. 그런데, 서셉터(200)는 일반적으로 외부의 구동 장치에 의하여 승하강이 가능하므로 상부 용적과 하부 용적은 서셉터(200)가 최대로 하강했을 때 서셉터 상면의 위치를 기준으로 하는 것이 바람직하다.
연결부(120)는 유전체 돔(110)과 챔버 몸체부(140)를 결합시킬 수 있는 다양한 형상으로 제작될 수 있는데, 유전체 돔(110)과 챔버 몸체부(140)의 가장자리를 연결하여야 하므로 링 형상이 바람직하다. 또한, 결합에 의해 만들어지는 내부 공 간은 진공 상태를 유지하여야 하므로 유전체 돔(110)과 연결부(120), 그리고 연결부(120)와 챔버 몸체부(140)는 오링(o-ring) 등에 의하여 실링(sealing)되는 것이 바람직하다.
슬롯 밸브(130)는 챔버 몸체부(140)의 측면에 설치되어 기판(W)이 출입하도록 한다.
배기구(150)는 챔버 몸체부(140)의 하부 측면에 설치되며, 챔버 몸체부(140) 내부의 잔류 공정 기체와 파티클 등의 부산물을 배출시킨다. 또한, 배기구(150)에는 개폐를 위한 배기 밸브가 설치된다.
서셉터(200)는 기판(W)을 안치한 후 유전체 돔(110) 직하부의 공정 영역까지 기판(W)을 상승시키고 공정을 마친 후에는 다시 원위치로 하강시키기 위해 승하강이 가능하도록 설치한다. 이는 유전체 돔(110) 상부의 코일부(300)에 인가되는 RF 전원에 의해 플라즈마가 발생하므로 유전체 돔(110)의 직하부 공간에서 플라즈마 밀도가 최대로 될 뿐만 아니라 공정 중에 하부의 파티클이나 배기구 근처의 터뷸런스의 영향을 최소화할 수 있기 때문이다.
코일부(300)는 도 2에 도시된 바와 같은 병렬 공명 안테나를 이용한다. 즉, 병렬 공명 안테나는 각각 다른 직경을 가지며 평면 동심원상에 배치되는 원형의 제1, 제 2 및 제 3 코일(310, 320 및 330)을 소오스 전원(400)에 대하여 병렬로 연결한다. 또한, 각 코일의 급전단과 매처(410) 사이에 제 1, 제 2 및 제 3 가변 캐패시터(C1, C2 및 C3)를 설치할 수 있다. 이때, 각 가변 캐패시터는 어느 하나만 설치할 수도 있다. 이와 같이 병렬 연결된 다수의 코일을 이용하면 개별 코일의 길이 가 짧아지는 효과가 있기 때문에 높은 주파수 범위에서도 임피던스 매칭을 용이하게 할 수 있을 뿐만 아니라 가변 캐패시터를 적절히 조절함으로써 내외측 코일에 흐르는 전류를 조절하여 플라즈마 균일도를 향상시킬 수도 있다. 또한, 소오스 전원(400)은 예를들어 13.56㎒의 주파수를 갖는 5㎾∼9㎾의 전력을 공급한다.
인젝터(500)는 유전체 돔(110)의 중앙에 위치하여 공정 기체를 분사한다. 인젝터(500)는 챔버 몸체부(140)의 하부 측벽을 관통하여 인입되는 가스 유입관(520)의 말단에 형성된다. 가스 유입관(520)이 챔버 몸체부(140)의 저면을 관통하여 인입되어도 무방함은 물론이다. 한편, 인젝터(500)는 공정 챔버(100)의 측벽에 다수의 인젝터(500)가 대칭적으로 설치될 수 있다. 이 경우 인젝터(500)는 수평 방향으로 공정 기체를 분사하여도 무방하지만, 유전체 돔(110)의 천정부를 향하여 상방으로 비스듬히 분사하는 것이 보다 바람직하다. 또한, 인젝터(500)를 이원적으로 배치할 수 있는데, 유전체 돔(110) 하부의 정중앙에 위치하는 인젝터(500)와 서셉터(200)의 가장자리에 형성되는 환형 분사구(미도시)를 포함할 수 있다. 환형 분사구(미도시)는 서셉터(200)와 일체로 형성될 수 있는데, 환형 분사구의 가스 유입관(미도시)은 서셉터(200)에 내장되며, 상방으로 비스듬히 공정 기체를 분사하여 공정 기체가 기판(W)의 상부에 균일하게 분포되도록 한다.
배기 펌프(600)는 흡입 라인(620)을 통해 배기구(150)와 연결되며, 배기 펌프(600)를 통과한 배출 가스는 배기 라인(640)을 통하여 배출된다. 배기 펌프(600)는 초고진공 상태에서도 높은 기체 컨덕턴스를 확보하기 위하여 터보 분자 펌프(Turbo Molecular Pump; TMP)를 이용하는 것이 바람직하다. 배기구(150)는 도시 된 바와 같이 챔버 몸체부(120)의 하부 측면에 형성되고, 흡인 라인(620)이 배기구(150)에 수평으로 연결되는 것이 바람직하다. 그러나, 이것은 챔버 몸체부(120)의 저면을 관통하여 설치되는 서셉터(200)의 존재 때문에 챔버 몸체부(120)의 저면에 배기구(150)와 배기 밸브를 설치하는 것보다는 측면에 설치하는 것이 보다 간편하기 때문이며 챔버 몸체부(120)의 저면에 설치하는 것을 배제하는 것은 아니다. 또한, 배기구(150)와 연결되는 흡인 라인(620)의 직경은 도시된 것에 한정되지 않고 다양하게 변경될 수 있음은 물론이다.
상기와 같이 구성되는 HDPCVD 장치를 이용한 본 발명의 일 실시 예에 따른 폴리실리콘막 형성 방법을 도 3을 이용하여 설명하면 다음과 같다.
S100 : 먼저, 챔버 몸체부(140)의 측면에 형성된 슬롯 밸브(130)를 통해 기판(W)이 반입되어 서셉터(200)의 상면에 안치된다. 서셉터(200)는 기판(W)을 안치한 채 유전체 돔(110) 직하부의 공정 영역까지 상승한다. 이때, 공정 챔버(100)는 저온 및 고진공 상태를 유지하는데, 예를들어 400℃ 이하, 바람직하게는 상온∼350℃의 온도와 2mTorr의 압력을 유지한다.
S200 : 이어서, 서셉터(200)가 유전체 돔(110) 하부의 공정 영역에 정지하면 인젝터(500)에서 공정 기체를 분사한다. 인젝터(500)를 통해 SiH4 가스 등의 실리콘 소오스 가스가 분사된다. 또한, 인젝터(500)를 통해 수소, 헬륨 등의 플라즈마 여기 가스가 더 유입될 수 있다. 플라즈마 여기 가스는 실리콘 소오스 가스만으로는 플라즈마가 고밀도로 여기되지 않을 수 있기 때문에 고밀도의 플라즈마를 여기시키기 위해 이용한다. 또한, 실리콘 소오스 가스와 더불에 성장 억제 가스, 예를들어 산소, 질소 또는 N2O중 적어도 하나가 유입될 수 있다. 즉, 실리콘 소오스 가스를 기본으로 플라즈마 여기 가스 또는 성장 억제 가스가 더 유입될 수 있다.
S300 : 이어서, 소오스 전원(400)으로부터 예를들어 13.56㎒의 주파수를 갖는 5㎾∼9㎾의 전력이 코일부(300)에 인가되고, 코일부(300)에서 발생하는 유도 전자기장의 영향으로 유전체 돔(110)과 기판(W) 사이의 공간에서 공정 기체가 이온화되어 플라즈마 상태로 여기된다. 이때, 플라즈마는 1×1011∼1×1012의 고밀도로 여기된다. 그런데, 플라즈마가 1×1011 이상의 고밀도로 여기되지 않으면 폴리실리콘막이 형성되지 않고 비정질 실리콘막이 형성될 수 있다. 물론, 다른 공정 조건을 조절하여 상기 범위보다 낮은 플라즈마 밀도에서 폴리 실리콘막을 형성할 수도 있다. 따라서, 기판(W) 상부에 폴리실리콘막이 성장되고, 이때 폴리실리콘막은 1500∼2500Å/min의 성장률로 성장된다. 따라서, 낮은 온도와 높은 성장률로 폴리실리콘막이 성장되기 때문에 폴리실리콘막의 그레인 사이즈를 20㎚ 이하로 억제할 수 있다. 이와 같이 성장된 폴리실리콘막의 그레인 사이즈를 20㎚ 이하로 억제하여 폴리실리콘막 내의 그레인 수를 증대시킬 수 있다. 또한, 그레인 사이즈가 20㎚ 이하로 억제된 폴리실리콘막을 반도체 소자의 게이트용 전극으로 사용하게 되면 소자의 문턱 전압 분포를 줄일 수 있게 되어 반도체 소자의 품질 및 수율을 향상시킬 수 있게 된다. 만일 폴리실리콘막의 그레인 사이즈가 20㎚보다 클 경우에는 폴리실리 콘막 내의 그레인 수가 감소하게 되어 반도체 소자의 문턱 전압 분포가 크게되어 디자인룰이 작어진 반도체 소자가 원활히 동작하지 못하는 문제가 발생한다.
또한, 성장 억제 가스를 더 유입시키면 폴리실리콘막의 그레인 바운더리에 성장 억제 가스의 불순물이 함유되기 때문에 그레인 사이즈를 최소 1㎚까지 억제할 수 있다. 따라서, 폴리실리콘막의 그레인 사이즈를 1 내지 20㎚ 범위 내로 억제할 수 있다. 이와 같이 그레인 사이즈를 1㎚ 까지 억제함으로 인해 폴리실리콘막 내의 그레인 수를 높일 수 있고, 이를 통해 반도체 소자의 품질 및 수율을 향상시킬 수 있다. 만일 폴리실리콘막의 그레인 사이즈가 1㎚보다 작을 경우에는 폴리실리콘막이 원활하게 증착되지 못하고 그 증착 시간이 너무 길어지게되는 문제가 발생한다. 또한, 1㎚ 이하에서는 폴리실리콘의 증착이 어렵고, 과량의 성장 억제 가스가 포함되어 막의 비저항이 높아지는 단점이 있다.
물론 반도체 소자의 품질 및 수율에 따라 상기 폴리실리콘막의 그레인 사이즈를 상기 범위내에서 자유로이 취사 선택하는 것이 가능하다.
또한, 상기 폴리실리콘막의 그레인 사이즈를 1 내지 15㎚ 범위내로 억제하는 것이 효과적이다. 또한, 상기 폴리실리콘막의 그레인 사이즈를 3 내지 14㎚ 범위 내로 억제하는 것이 더욱 효과적이다. 또한, 상기 폴리실리콘막의 그레인 사이즈를 5 내지 10㎚ 범위 내로 억제하는 것이 더욱더 효과적이다. 이와 같은 폴리실리콘막의 그레인 사이즈의 제어는 성장 억제 가스의 유입량으로 제어하는 것이 효과적이다.
폴리실리콘막이 형성되는 좀더 상세한 설명은 도 4(a) 내지 도 4(c) 및 도 5(a) 내지 도 5(c)를 이용하여 후술하겠다.
S400 : 그리고, 공정 기체가 유입되어 기판(W)상에 폴리실리콘막이 형성되면서 배기 펌프(600)가 동작하여 공정 챔버(100) 내부의 잔여 공정 기체와 공정 부산물을 배기구(150), 흡입 라인(620) 및 배기 라인(640)을 통해 외부로 배출하게 된다. 즉, 공정 챔버(100)는 항아리 형상으로 제작되기 때문에 챔버 몸체부(140)와 결합되는 유전체 돔(110)에 의해 공정 챔버(100) 내부 공간을 더욱 상협(狹) 하광(廣)으로 형성시킨다. 이에 따라 공정 챔버(100)로 유입되는 공정 기체의 유입량 뿐만 아니라 공정 챔버(100)를 빠져나가는 공정 기체의 유동 속도를 증대시킬 수 있게 되는 것이다.
도 4(a)는 본 발명의 일 실시 예에 따른 폴리실리콘막의 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4(a)를 참조하면, 소정의 구조가 형성된 기판(110)을 반응 챔버, 예를들어 HDPCVD 챔버에 인입한 후 실리콘 소오스 가스를 유입하고 플라즈마를 발생시켜 폴리실리콘 1차 층(layer)(120A)를 형성한다. 이때, HDPCVD 챔버는 상온∼400℃의 온도와 2mTorr 정도의 압력을 유지하고, 플라즈마를 발생시키기 위해 13.56㎒의 주파수를 갖는 5∼9㎾의 고주파 전원을 인가한다. 따라서, 1×1011∼1×1012의 고밀도의 플라즈마가 여기된다. 그런데, 고주파 전원이 5㎾보다 낮으면 폴리실리콘막이 형성되지 않고 비정질 실리콘이 형성되고, 고주파 전원이 9㎾보다 높으면 그레인 사이즈가 증가할 수 있다. 한편, 실리콘 소오스 가스는 SiH4, Si2H6 또는 Si2H2Cl2를 포함하고, 수소 또는 헬륨 등의 플라즈마 여기 가스를 더 유입시킬 수 있다. 이렇게 하면 실리콘 애드아톰(adatom)이 기판(110) 표면에 도달한 후 안정한 핵(nucleus)을 형성하고, 핵이 나노크리스탈(nanocrystal)로 성장하여 그레인(130A)이 성장되어 그레인(130A) 사이에 그레인 바운더리(140A)가 생성된다.
도 4(b)를 참조하면, 실리콘 소오스 가스가 플라즈마화되어 기판(110)으로 계속 유입되어 폴리실리콘 1차 층(120A) 상에 실리콘 애드아톰이 도달한 후 안정한 핵(nucleus)을 형성한다. 그리고, 폴리실리콘 1차 층(120A) 상에 형성된 핵이 나노크리스탈(nanocrystal)로 성장하여 그레인(130B)이 성장되고, 그레인(130B) 사이에 그레인 바운더리(140B)가 생성된다. 즉, 폴리실리콘 1차 층(120A)의 그레인(120A)이 더욱 성장되기 이전에 폴리실리콘 1차 층(120A) 상에 폴리실리콘 2차 층(120B)의 그레인(130B)이 성장된다. 따라서, 폴리실리콘 1차 층(120A)의 그레인(120A)이 20㎚ 이하의 사이즈로 억제된다.
도 4(c)를 참조하면, 마찬가지로 폴리실리콘 2차 층(120B)의 그레인(120B)이 더욱 성장되기 이전에 폴리실리콘 2차 층(120B) 상에 폴리실리콘 3차 층(120C)의 그레인(130C) 및 그레인 바운더리(140C)가 형성된다. 따라서, 폴리실리콘 2차 층(120B)의 그레인(130B)이 20㎚ 이하의 사이즈로 억제된다.
상기한 바와 같이 본 발명에 따른 HDPCVD를 이용하여 형성되는 폴리실리콘막은 그레인 사이즈를 20㎚ 이하로 억제할 수 있는데, 그 이유는 HDPCVD가 상온∼400 ℃의 저온과 2500Å/min의 빠른 성장률로 성장되기 때문이다. 즉, 저온에서 폴리실리콘막이 성장되기 때문에 이전 폴리실리콘 층의 그레인이 성장 에너지를 적게 받게 되고, 폴리실리콘막의 성장률이 빠르기 때문에 일 폴리실리콘 층의 그레인이 더욱 성장되기 이전에 그 상부에 타 폴리실리콘 층의 그레인이 성장된다. 따라서, 폴리실리콘막의 그레인 성장을 억제할 수 있다.
한편, 본 발명에 따른 폴리실리콘막 형성 방법의 다른 실시 예로서 성장 억제 가스를 더 유입시켜 폴리실리콘막을 형성할 수 있다. 이러한 본 발명의 다른 실시 예에 따른 폴리실리콘막 형성 방법을 도 5(a)를 이용하여 설명하면 다음과 같다.
도 5(a)를 참조하면, 소정의 구조가 형성된 기판(110)을 예를들어 HDPCVD 챔버에 인입한 후 실리콘 소오스 가스 및 성장 억제 가스를 유입하고 플라즈마를 발생시켜 폴리실리콘 1차 층(layer)(120A)를 형성한다. 여기서, 성장 억제 가스는 산소, 질소 또는 N2O를 포함한다. 성장 억제 가스로 상기 물질을 이용하는 이유는 이들 원자가 게이트 산화막을 손상시키지 않으며, 확산되어 결정 내부에 존재하더라도 막의 전기적 특성에 악영향을 덜 주고, 폴리실리콘과 결합이 가능하기 때문이다. 그러나, 질소 원자 또는 산소 원자 뿐만 아니라 폴리실리콘막의 특성을 유지할 수 있으면 어떤 원자라도 가능하다. 이렇게 실리콘 소오스 가스를 유입하면 실리콘 애드아톰(adatom)이 기판(110) 표면에 도달한 후 안정한 핵(nucleus)을 형성하고, 핵이 나노크리스탈(nanocrystal)로 성장하여 그레인(130A)이 성장되어 그레인(130A) 사이에 그레인 바운더리(140A)가 생성된다. 그런데, 성장 억제 가스의 불순물 원자(150A)가 그레인 바운더리(140A)에 함유되기 때문에 그레인(130A)의 성장이 억제된다. 이에 따라 그레인(130A)이 나노 사이즈, 예를들어 5㎚ 이하의 사이즈로 억제된다. 즉, 1㎚ 내지 5㎚의 사이즈로 억제될 수 있다.
도 5(b)를 참조하면, 실리콘 소오스 가스 및 성장 억제 가스가 플라즈마화되어 기판(110)으로 계속 유입되어 폴리실리콘 1차 층(120A) 상에 폴리실리콘 2차 층(120B)이 형성된다. 그런데, 폴리실리콘 1차 층(120A)의 그레인(120A)이 더욱 성장되기 이전에 폴리실리콘 1차 층(120A) 상에 폴리실리콘 2차 층(120B)의 그레인(130B)이 성장되고, 그레인 바운더리(140B)에 불순물 원자(150B)가 함유된다. 따라서, 폴리실리콘 2차 층(120B)의 그레인(120B)이 5㎚ 이하의 사이즈로 억제된다.
도 5(c)를 참조하면, 마찬가지로 폴리실리콘 2차 층(120B)의 그레인(120B)이 더욱 성장되기 이전에 폴리실리콘 2차 층(120B) 상에 폴리실리콘 3차 층(120C)의 그레인(130C) 및 그레인 바운더리(140C)가 형성된다. 또한, 그레인 바운더리(140C)에 불순물 원자(150C)가 함유된다. 따라서, 폴리실리콘 3차 층(120C)의 그레인(130C)이 5㎚ 이하의 사이즈로 억제된다.
상기한 바와 같이 본 발명의 다른 실시 예에 따른 HDPCVD를 이용하여 형성되는 폴리실리콘막은 그레인 사이즈를 5㎚ 이하로 억제할 수 있는데, 그 이유는 HDPCVD가 상온∼400℃의 저온과 2500Å/min의 빠른 성장률로 성장되고, 성장 억제 가스의 불순물 원자가 그레인 바운더리에 함유되기 때문이다. 즉, 그레인 바운더리 에 불순물 원자가 함유되기 때문에 그레인의 성장이 억제되고, 저온에서 폴리실리콘막이 성장되기 때문에 이전 폴리실리콘 층의 그레인이 성장 에너지를 적게 받게 되며, 폴리실리콘막의 성장률이 빠르기 때문에 폴리실리콘 층의 그레인이 더욱 성장되기 이전에 그 상부에 폴리실리콘 층의 그레인이 성장된다. 따라서, 폴리실리콘막의 그레인 성장을 억제할 수 있다. 상기한 바와 같이 본 발명에 따른 HDPCVD를 이용하여 형성된 폴리실리콘막은 이후 열 버짓에 의해서도 그레인 사이즈가 증가하지 않는다.
상기와 같은 본 발명에 따른 폴리실리콘막의 특성의 실험 결과를 설명하면 다음과 같다.
[표 1]은 고주파 전원에 따른 폴리실리콘막의 열처리 전 및 후의 그레인 사이즈를 나타낸 것이고, 도 6 및 도 7은 [표 1]의 조건으로 형성된 폴리실리콘막의 열처리 전후의 XRD 분석 결과를 나타낸 그래프이다.
RF SiH4 (SCCM) H2 (SCCM) 증착 시간 안정화 시간 FWHM (degree) 2θ (degree) d 그레인 사이즈
증착 열처리
실시예1 5㎾ 50 800 20초 100초 0.9642 28.419 3.1368 8.4 13.3
실시예2 7㎾ 50 800 17초 100초 0.768 28.340 3.1450 10.5 9.3
실시예3 9㎾ 50 800 15초 100초 0.744 28.324 3.1470 10.9 11.9
[표 1]의 실시예1, 2 및 3은 실리콘 소오스 가스 및 플라즈마 여기 가스로서 50SCCM의 SiH4 가스와 800SCCM의 H2 가스를 각각 유입하였으며, 반응 챔버의 온도를 350℃로 안정화시키는 시간을 100초로 하였다. 이때, 실시예1, 2 및 3은 각각 5㎾, 7㎾ 및 9㎾의 고주파 전원을 인가하여 20초, 17초 및 15초동안 폴리실리콘막을 증착하였다. 이때, 폴리실리콘막의 성장률은 1800Å/min이다.
상기 조건으로 형성된 폴리실리콘막의 그레인을 XRD로 분석하면, 도 6에 도시된 바와 같이 실시예1의 경우(A) 피크의 반값 최대폭(Full Width Half Maximum; FWHM)이 0.9642이고, 이때 2θ는 28.419이며, 격자 상수(d)는 3.1368이다. 따라서, 실시예1의 경우 폴리실리콘막의 그레인 사이즈가 열처리 이전에는 8.4㎚이고, 900℃에서 1시간 동안 열처리한 후에는 13.3㎚로 측정된다. 그리고, 실시예2의 경우(B) 피크의 반값 최대폭(FWHM)이 0.768이고, 이때 2θ는 28.340이며, 격자 상수(d)는 3.1450이다. 따라서, 실시예2의 경우 폴리실리콘막의 그레인 사이즈가 열처리 이전에는 10.5㎚이며, 900℃에서 1시간 동안 열처리한 후에는 9.3㎚로 측정된다. 또한, 실시예3의 경우(C) 피크의 반값 최대폭(FWHM)이 0.744이고, 이때 2θ는 28.324이며, 격자 상수(d)는 3.1470이다. 따라서, 실시예3의 경우 폴리실리콘막의 그레인 사이즈가 열처리 이전에는 10.9㎚이며, 900℃에서 1시간 동안 열처리한 후에는 11.9㎚로 측정된다.
[표 2]는 본 발명의 다른 실시 예에 따른 성장 억제 가스를 더 유입시켜 형성한 폴리실리콘막의 특성을 설명하기 위한 것으로, 열처리 이후의 두께 및 그레인 사이즈를 나타낸 것이다. 또한, 도 8 내지 도 10은 성장 억제 가스의 유입량에 따른 폴리실리콘막의 단면 사진이다. 여기서, 도 8 내지 도 10의 (b)는 (a)의 확대 단면도이다.
RF O2 (SCCM) 증착시간 O2 contents TEM(열처리 후)
두께(㎚) 그레인 사이즈(㎚)
실시예3 9㎾ 0 8 3.67e19 34.5 12.9
실시예4 9㎾ 6 8 1.04e20 31.2 10.43
실시예5 9㎾ 20 8 5.46e20 20.3 8.03
실시예3, 4 및 5는 실리콘 소오스 가스 및 플라즈마 여기 가스로서 50SCCM의 SiH4 가스와 800SCCM의 H2 가스를 각각 유입하였으며, 반응 챔버의 온도를 350℃로 안정화시키는 시간을 100초로 하였다. 그리고, 9㎾의 고주파 전원을 인가하여 8초 동안 폴리실리콘막을 증착하였다. 이때, 실시예3은 성장 억제 가스로서 산소를 유입하지 않았으며, 실시예4 및 5는 산소를 각각 6SCCM 및 20SCCM 유입시켰다. 여기서, 폴리실리콘막은 Si 웨이퍼 상부에 SiO2를 성장시킨 후 그 상부에 성장시켰다.
산소를 유입시키지 않은 실시예3의 경우 도 8(a)에 도시된 바와 같이 열처리 후 폴리실리콘막의 두께가 34.5㎚로 측정되었으며, 도 8(b)에 도시된 바와 같이 폴리실리콘막의 그레인 사이즈가 12.9㎚로 측정되었다.
그리고, 산소를 6SCCM 유입시키는 실시예4의 경우 도 9(a)에 도시된 바와 같이 열처리 후 폴리실리콘막의 두께가 31.2㎚로 측정되었으며, 도 9(b)에 도시된 바와 같이 폴리실리콘막의 그레인 사이즈가 10.43㎚로 측정되었다.
또한, 산소를 20SCCM 유입시키는 실시예5의 경우 도 10(a)에 도시된 바와 같이 열처리 후 폴리실리콘막의 두께가 20.3㎚로 측정되었으며, 도 10(b)에 도시된 바와 같이 폴리실리콘막의 그레인 사이즈가 8.03㎚로 측정되었다.
그런데, 도 7 내지 도 9의 (b)에는 폴리실리콘막 상부에 SiO2막이 성장되어 있음을 알 수 있다. 이는 열처리 공정에서 폴리실리콘막의 일부가 산화되어 SiO2막이 성장된 것이다.
상기한 바와 같이 고밀도의 플라즈마를 이용하여 폴리실리콘막을 형성할 때 성장 억제 가스를 더 유입시키면 폴리실리콘막의 그레인 사이즈를 성장 억제 가스를 유입시키지 않는 경우에 비해 더 억제시킬 수 있다.
상기와 같이 형성되는 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막은 플래쉬 메모리 소자의 플로팅 게이트로 이용되어 소자의 프로그램 및 소거 속도를 향상시킬 수 있고, 열정 안정성을 향상시킬 수 있어 소자의 신뢰성을 향상시킬 수 있다. 이하에서는 나노 사이즈의 그레인을 갖는 폴리실리콘막을 플로팅 게이트로 이용하는 플래쉬 메모리 소자에 대해 설명한다.
도 11은 본 발명의 일 실시 예에 따른 나노 사이즈의 그레인을 갖는 폴리실리콘막을 이용한 플래쉬 메모리 소자의 단면도로서, 일 셀의 단면도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 반도체 기판(700) 상부의 소정 영역에 형성된 터널 절연막(810)과, 고밀도의 플라즈마에 의해 형성된 나노 사이즈의 그레인을 갖는 폴리실리콘막으로 형성된 플로팅 게이트(820), 유전체막(830) 및 콘트롤 게이트(840)가 적층된 게이트 전극(800)과, 게이트 전극(800) 양측의 반도체 기판(700) 상에 형성된 소오스/드레인 접합부(910)를 포함한다.
반도체 기판(700)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
터널 절연막(810)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 이용될 수 있으며, 이들의 조합, 예를들면 상기 물질들 중에서 선택된 2종 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다. 여기서, 예를들어 SiO2는 산화 공정으로 형성될 수 있는데, 1000∼1100℃ 온도에서 O2 가스를 이용한 건식 산화, 1000∼1100℃ 온도에서 수증기 분위기를 이용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 이용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 이용한 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 이용한 산화 등으로 형성한다. 또한, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다.
플로팅 게이트(820)는 고밀도의 플라즈마를 이용하여 형성하여 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막 또는 고밀도의 플라즈마를 이용하며 성장 억제 가스를 더 유입시켜 그레인 바운더리에 불순물이 함유되어 5㎚ 이하의 그레인 사이즈(즉, 예를 들어 1 내지 5㎚ 범위의 그레인 사이즈)를 갖는 폴리실리콘막을 이용하여 형성할 수 있다. 나노 사이즈의 폴리실리콘막은 예를들어 13.56㎒의 주파수를 갖는 5㎾∼9㎾의 전원을 인가하여 실리콘 소오스 가스를 1×1011∼1×1012의 고밀도 플라즈마로 여기시켜 형성한다. 고밀도의 플라즈마에 의해 상온∼400℃의 저온 및 2500Å/min의 빠른 성장률로 폴리실리콘막이 성장되기 때문에 폴리실리콘막의 그레인 사이즈를 20㎚ 이하로 억제할 수 있다. 또한, 성장 억제 가스를 더 유입시켜 그레인 바운더리에 성장 억제 가스의 불순물 원자가 함유되도록 하여 상기 고밀도의 플라즈마의 특성과 더불어 불순물 원자에 의해 그레인을 1㎚의 사이즈로 억제할 수 있다.
유전체막(830)은 ONO막을 이용하거나 터널 절연막(810)과 마찬가지로 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등을 이용할 수 있다. 유전체막(830)은 터널 절연막(810)보다 두껍게 형성하는 것이 바람직하다.
콘트롤 게이트(840)는 폴리실리콘막, W, Pt, Al 등의 금속막, TiN 등의 금속 질화막, Co, Ni, Ti, Hf, Pt 등의 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막 또는 이들의 적층막으로 형성할 수 있다. 예를들어 콘트롤 게이트(840)는 폴리실리콘막과 금속 실리사이드막을 적층하여 형성하거나, 폴리실리콘막과 금속막을 적층하여 형성할 수 있다. 여기서, 폴리실리콘막은 SiH2Cl2 가스 등의 실리콘 소오스 가스와 PH3 가스 등의 불순물 소오스 가스를 사용하여 LPCVD 방법으로 형성할 수 있다.
소오스/드레인 접합부(910)은 형성하고자 하는 플래쉬 메모리 셀의 타입에 따라 n형 또는 p형 불순물을 반도체 기판(700)에 주입하여 형성한다. 접합부(910)는 저농도 이온 주입 공정으로 저농도 이온 주입 영역(Lightly Dopoed Drain; LDD)을 얕게 형성한 후 고농도 이온 주입 공정으로 깊은 고농도 이온 주입 영역을 깊게 형성할 수 있다. 저농도 이온 주입 영역을 포함함으로써 높은 전압을 인가하더라도 항복(breakdown)이 발생하는 것을 효과적으로 억제할 수 있다. 또한, 고농도 이온 주입 영역과 저농도 이온 주입 영역의 하부에 인접하여 이들 영역과 반대 도전형의 불순물로 도핑되어 형성된 할로(halo) 영역을 더 포함하는 것이 바람직하다. 할로 영역을 더 포함함으로써 프로그램 동작 시에 열전자를 보다 효과적으로 유지할 수 있다.
또한, 게이트 전극(700) 측벽에 스페이서(920)가 더 형성될 수 있으며, 스페이서(920)는 접합부(910)를 저농도 이온 주입 영역과 고농도 이온 주입 영역으로 형성하는 경우 고농도 이온 주입 영역 형성 이전에 형성할 수 있다.
상기 플래쉬 메모리 소자는 반도체 기판(700) 상부에 터널 절연막(810)을 형성한 후 고밀도 플라즈마 챔버에서 1 내지 20㎚의 그레인 사이즈를 갖는 폴리실리콘막을 형성한 후 패터닝하여 플로팅 게이트(820)를 형성한다. 이때, 폴리실리콘막의 그레인 사이즈를 1 내지 15㎚ 범위로 제어하는 것이 바람직하다. 또한, 폴리실리콘막의 그레인 사이즈를 3 내지 14㎚ 범위로 제어하는 것이 더욱 바람직하다. 또한, 폴리실리콘막의 그레인 사이즈를 5 내지 10㎚ 범위로 제어하는 것이 더욱더 바람직하다. 그리고, 전체 구조 상부에 유전체막(830) 및 콘트롤 게이트용 도전층을 형성한 후 도전층 내지 터널 절연막(810)을 패터닝하여 플로팅 게이트(820) 및 콘트롤 게이트(840)가 적층된 게이트 전극(800)을 형성한다. 그리고, 게이트 전극(800) 측벽에 스페이서(920)를 형성한 후 불순물 이온 주입 공정을 실시하여 반도체 기판(700)에 접합부(910)을 형성한다.
상기한 바와 같은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 제조 방법 및 주변 회로 배치에 따라 NOR형 플래쉬 메모리 소자 또는 NAND형 플래쉬 메모리 소자가 제조될 수 있다. 또한, NAND형 플래쉬 메모리 소자는 SASTI(Self Align Shallow Trench Isolation) 또는 SAFG(Self Align Floating Gate) 등의 다양한 방법으로 형성될 수 있다.
도 1은 본 발명에 이용되는 HDPCVD 장치의 개략 단면도.
도 2는 본 발명에 이용되는 HDPCVD 장치의 코일부의 개략도.
도 3은 본 발명에 따른 폴리실리콘막 형성 방법의 공정 흐름도.
도 4는 본 발명의 일 실시 예에 따른 폴리실리콘막 형성 방법을 설명하기 위한 단면도.
도 5는 본 발명의 다른 실시 예에 따른 폴리실리콘막 형성 방법을 설명하기 위한 단면도.
도 6 및 도 7은 본 발명에 따라 형성된 폴리실리콘막의 열처리 전 및 후의 XRD 분석 그래프.
도 8 내지 도 10은 본 발명에 따라 형성된 폴리실리콘막의 성장 억제 가스의 유입에 따른 단면 사진.
도 11은 본 발명에 따라 형성된 폴리실리콘막을 플로팅 게이트로 이용하는 플래쉬 메모리 소자의 일 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판 120A, 120B 및 120C: 폴리실리콘 층
130A, 130B 및 130C : 그레인 140A, 140B 및 140C: 그레인 바운더리
150A, 150B 및 150C : 불순물 원자

Claims (16)

  1. 플라즈마에 의해 형성되고, 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막.
  2. 제 1 항에 있어서, 상기 폴리실리콘막은 그레인 바운더리에 불순물 원자가 함유된 폴리실리콘막.
  3. 제 2 항에 있어서, 상기 불순물 원자는 질소 원자 또는 산소 원자중 적어도 어느 하나를 포함하는 폴리실리콘막.
  4. 플라즈마 챔버에 기판을 유입시키는 단계; 및
    상기 챔버에 실리콘 소오스 가스를 유입하고 고주파 전원을 인가하여 플라즈마를 여기시켜 상기 기판상에 폴리실리콘막을 형성하는 단계를 포함하는 폴리실리콘막 형성 방법.
  5. 제 4 항에 있어서, 상기 고주파 전원은 5㎾ 내지 9㎾로 인가하는 폴리실리콘막 형성 방법.
  6. 제 4 항에 있어서, 상기 플라즈마는 1×1011 내지 1×1012의 고밀도로 여기되는 폴리실리콘막 형성 방법.
  7. 제 4 항에 있어서, 상기 챔버에 성장 억제 가스를 더 유입시키는 폴리실리콘막 형성 방법.
  8. 제 7 항에 있어서, 상기 성장 억제 가스는 산소 원자 또는 질소 원자중 적어도 어느 하나를 포함하는 가스인 폴리실리콘막 형성 방법.
  9. 제 4 항에 있어서, 상기 챔버는 상온 내지 400℃의 온도를 유지하는 폴리실리콘막 형성 방법.
  10. 제 4 항에 있어서, 상기 폴리실리콘막은 1500Å/min 내지 2500Å/min의 성장률로 형성되는 폴리실리콘막 형성 방법.
  11. 반도체 기판 상부의 소정 영역에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 전극; 및
    상기 게이트 전극 양측의 상기 반도체 기판상에 형성된 소오스/드레인 접합 영역을 포함하며,
    상기 플로팅 게이트는 플라즈마에 의해 형성되고, 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막으로 형성된 플래쉬 메모리 소자.
  12. 제 11 항에 있어서, 상기 폴리실리콘막의 그레인 바운더리에 질소 원자 또는 산소 원자중 적어도 하나의 불순물 원자가 함유된 플래쉬 메모리 소자.
  13. 반도체 기판 상부에 터널 절연막을 형성한 후 플라즈마 챔버에서 20㎚ 이하의 그레인 사이즈를 갖는 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 패터닝한 후 전체 구조 상부에 유전체막 및 도전층을 형성하는 단계;
    상기 도전층 내지 상기 터널 절연막을 패터닝하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 반도체 기판상에 불순물 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 폴리실리콘막은 상기 챔버에 5㎾ 내지 9㎾의 고주파 전원을 인가하여 1×1011 내지 1×1012의 고밀도로 플라즈마를 여기시켜 형성하는 플래쉬 메모리 소자의 제조 방법.
  15. 제 13 항에 있어서, 상기 폴리실리콘막은 산소 또는 질소 원자중 적어도 어느 하나를 포함하는 성장 억제 가스를 더 유입시켜 형성하는 플래쉬 메모리 소자의 제조 방법.
  16. 제 13 항에 있어서, 상기 챔버는 상온 내지 400℃의 온도를 유지하고, 상기 폴리실리콘막은 1500Å/min 내지 2500Å/min의 성장률로 형성되는 플래쉬 메모리 소자의 제조 방법.
KR1020080050188A 2008-05-26 2008-05-29 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법 KR20090122860A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20080048816 2008-05-26
KR1020080048816 2008-05-26

Publications (1)

Publication Number Publication Date
KR20090122860A true KR20090122860A (ko) 2009-12-01

Family

ID=41685293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080050188A KR20090122860A (ko) 2008-05-26 2008-05-29 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20090122860A (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102809A2 (en) * 2011-01-24 2012-08-02 Applied Materials, Inc. Polysilicon films by hdp-cvd
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10720533B2 (en) 2017-09-08 2020-07-21 Winbond Electronics Corp. Non-volatile memory device and method for manufacturing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
WO2012102809A2 (en) * 2011-01-24 2012-08-02 Applied Materials, Inc. Polysilicon films by hdp-cvd
WO2012102809A3 (en) * 2011-01-24 2012-10-04 Applied Materials, Inc. Polysilicon films by hdp-cvd
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US10720533B2 (en) 2017-09-08 2020-07-21 Winbond Electronics Corp. Non-volatile memory device and method for manufacturing the same
US10840382B2 (en) 2017-09-08 2020-11-17 Winbond Electronics Corp. Non-volatile memory device

Similar Documents

Publication Publication Date Title
KR20090122860A (ko) 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법
EP2449579B1 (en) Methods of forming oxide layers on substrates
EP1265279B1 (en) Method of fabricating a flash memory device
JP5032145B2 (ja) 半導体装置
US6770536B2 (en) Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate
US8198671B2 (en) Modification of charge trap silicon nitride with oxygen plasma
US20100267247A1 (en) Dual Frequency Low Temperature Oxidation of a Semiconductor Device
US20090239368A1 (en) Methods of Forming an Oxide Layer and Methods of Forming a Gate Using the Same
US8435906B2 (en) Methods for forming conformal oxide layers on semiconductor devices
US7312491B2 (en) Charge trapping semiconductor memory element with improved trapping dielectric
JP5460011B2 (ja) 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
JP2001077112A (ja) 積層体，積層体の製造方法及び半導体素子
KR20020031379A (ko) 적층체, 적층체의 제조방법 및 반도체소자
US20110254078A1 (en) Method for depositing silicon nitride film, computer-readable storage medium, and plasma cvd device
US9048307B2 (en) Method of manufacturing a semiconductor device having sequentially stacked high-k dielectric layers
US20020177269A1 (en) Method of fabricating a flash memory cell
US8759182B2 (en) Manufacturing method for semiconductor device
US6767791B1 (en) Structure and method for suppressing oxide encroachment in a floating gate memory cell
US7605067B2 (en) Method of manufacturing non-volatile memory device
KR20090032196A (ko) 폴리실리콘막 및 그 형성 방법, 이를 이용한 플래쉬 메모리소자 및 그 제조 방법
US20090053905A1 (en) Method of forming dielectric layer of semiconductor memory device
TWI582963B (zh) 記憶體元件及其製造方法
JP4550916B2 (ja) ナノシリコン半導体基板を用いた半導体回路装置の製造方法
TWI442474B (zh) 用於在半導體裝置上形成共形氧化層的方法
KR100831976B1 (ko) 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application