KR20090117232A - 상변화 메모리 장치의 pn 다이오드 제조방법 - Google Patents
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Abstract
본 발명은 PN 다이오드 형성시 생산성을 높이고, 접촉 저항(Rc)을 감소시켜서 동작 전류를 증가시킬 수 있는 상변화 메모리 장치의 PN 다이오드의 제조방법을 개시한다. 이러한 상변화 메모리 장치의 PN 다이오드의 제조방법은, 제1도전형 불순물 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 상기 제1도전형 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계; 상기 콘택홀 내에 제1도전형 에피택셜막을 형성하는 단계; 상기 제1도전형 에피택셜막이 노출되도록 마스크 패턴을 형성하는 단계; 및 상기 노출된 제1도전형 에피택셜막 상부에 붕소 클러스터를 이용하여 이온 주입하므로써, 제2도전형 불순물 영역을 형성하는 단계를 포함한다.
PRAM, 클러스터, PN 다이오드
Description
본 발명은 상변화 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는 접촉 저항(Rc)을 감소시켜서 동작 전류를 증가시킬 수 있는 상변화 메모리 장치의 PN 다이오드의 제조방법에 관한 것이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속 및 대용량등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 차세대 반도체 메모리 장치는 일반적인 플래쉬 메모리 장치의 비휘발성, SRAM(Static Random Access Memory)의 고속 동작, 및 DRAM(Dynamic RAM)의 고집적성등을 포함하면서, 더 낮은 소비 전력이 요구된다. 이와 같은 차세대 반도체 메모리 장치로는 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기입/독취 특성이 우수한 FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PRAM(Phase-change RAM, 이하 PRAM) 또는 NFGM(Nano Floating Gate Memory)등의 소자가 연구되고 있다. 그 중 PRAM(이하, 상변화 메모리 장치)은 단순한 구조를 가지면서 저렴한 비용으로 제조될 수 있으며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있다.
상변화 메모리 장치(PRAM)는 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변화되는 상변화막을 갖는다. 현재 상변화 메모리 장치에 적용되는 상변화막으로는 게르마늄(Ge), 안티몬(Sb) 및 텔루트(Te)로 구성된 칼코게나이드 화합물(Ge-Sb-Te:GST)이 주로 이용되고 있다.
이러한 상변화막은 비정질 상태에서 높은 비저항을 갖는 반면, 결정 상태에서는 낮은 비저항을 가지므로, 메모리 장치의 데이터 저장 매체로 사용될 수 있다.
여기서, 상변화막의 상태 변경은 그것의 상,하부에 형성되는 전극에 의해 달성된다. 알려진 바와 같이 상변화 메모리 장치는 하부 전극(혹은 하부 전극 콘택), 상변화막 및 상부 플레이트 전극으로 구성되는 적층 구조물을 포함한다.
상부 플레이트 전극은 외부로부터 가해지는 전압에 의해 열을 발생하고, 이를 상변화막에 전달함으로써, 상변화막의 상태를 변경시킨다.
좀 더 자세하게는, 상부 플레이트 전극과 하부 전극 사이의 전류 흐름을 통해서 상기 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나고, 이와 같이 결정 상태와 비정질 상태에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하게 되는 것이다. 인가된 전류, 즉 주울열(Joul Heat)에 의해 저항이 낮은 결정질 상태인 세트(SET) 상태와 저항이 높은 비정질 상태인 리셋(RESET) 사이에서 GST 상변화 물질의 상변화가 일어나는 것으로부터, 쓰기 및 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지해서 상변화 기억 셀에 저장된 정보가 세트 상태의 데이터 '0'인지 또는 리세트 상태의 데이터 '1'인지를 판별하게 된다.
이러한 상변화 메모리 장치는 워드 라인과 비트 라인이 교차되는 영역에 각각 형성되는 다수의 상변화 메모리 셀로 구성될 수 있다. 상변화 메모리 셀은 관통 전류에 따라 크기가 변하는 저항 및 상기 저항에 제공되는 전류를 제어하는 억세스 소자를 포함한다. 억세스 소자로는 PNP 바이폴라 트랜지스터, MOS 트랜지스터 또는 PN 다이오드가 이용될 수 있으며, 현재 고집적화된 상변화 메모리 장치의 억세스 소자로는 좁은 면적을 차지하는 PN 다이오드가 주로 이용되고 있다.
이와 같은 억세스 소자로서의 PN 다이오드는 좁은 면적을 차지할 수 있도록, 수직(vertical) 타입으로 형성되고 있다.
이하에서는, 종래의 상변화 메모리 셀의 억세스 소자를 구성하는 PN 다이오드의 형성방법에 대하여 설명하기로 한다.
PN 다이오드를 형성하기 위한 반도체 기판은 페리 영역과 셀 영역으로 나뉘어 정의되어 있다.
먼저, 반도체 기판의 페리(Peri) 영역에 소자 형성을 완료한 후, 셀 영역의 반도체 기판 표면내에 N형의 불순물 영역을 형성하고, 페리 영역과 셀 영역의 반도체 기판 상에 층간 절연막을 증착한다.
이후에, 셀 영역에서 다이오드가 형성될 부분만 노출되도록 층간 절연막 상부에 공지의 포토리소그라피 방식에 의해 마스크 패턴(도시되지 않음)을 형성한다. 마스크 패턴에 의해 노출된 층간 절연막을 식각하여, 콘택홀을 형성한다. 콘택홀에 의해 노출된 반도체 기판(N형의 불순물 영역)을 선택적 에피택셜 성장시켜, 에피택셜 박막을 형성한다. 이때, 에피택셜 박막은 N형의 불순물 영역을 성장시켜 얻어지 는 것이므로, N형의 불순물 타입을 가질 수 있다.
다음, 이온주입 장비를 사용하여 콘택홀 내의 N영역 상부에 P타입 이온을 주입하여 P형 불순물 영역을 형성하여, PN 다이오드를 형성한다.
그런데, 이와같은 방식으로 형성된 PN 다이오드는 다음과 같은 문제점이 있다.
일반적인 P형 소스를 이온 주입 방식으로 주입하는 경우, N형의 불순물 영역(에피택셜 박막)과 P형 불순물 영역 간에 접합 계면이 불균일해질 수 있다.
여기서, 접합 계면의 불균일이란, 이온 주입 깊이의 불균일 및 접합면 손상등을 일컫는 것일 수 있다. 이와 같은 계면 불균일에 의해, PN 다이오드의 접촉 저항(Rc) 열화가 동반될 수 있고, 동작 전류(Ion)도 열화되어 PN 다이오드 동작 페일을 야기할 수 있다.
따라서, 본 발명의 목적은 접촉 저항 및 동작 전류를 개선할 수 있는 상변화 메모리 장치의 PN 다이오드 제조방법을 제공하는 것이다.
상기한 본 발명의 과제를 달성하기 위한 본 발명의 상변화 메모리 장치의 PN 다이오드의 제조방법은, 제1도전형 불순물 영역을 갖는 반도체 기판을 제공하는 단계, 상기 반도체 기판상에 상기 제1도전형 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계, 상기 콘택홀 내에 제1도전형 에피택셜막을 형성하는 단계, 상기 제1도전형 에피택셜막이 노출되도록 마스크 패턴을 형성하는 단계, 및 상기 노출된 제1도전형 에피택셜막 상부에 붕소 클러스터를 이용하여 이온 주입하므로써, 제2도전형 불순물 영역을 형성하는 단계를 포함한다.
상술된 본 발명의 상변화 메모리 장치의 PN 다이오드의 제조방법은 다음과 같은 효과가 있다.
B18H22와 같은 클러스터 소스를 이용하여 PN 다이오드의 P형 불순물 영역을 형성하므로써, N형의 에피택셜 박막내에 P형의 불순물(B)을 균일한 두께로 도핑할 수 있고, 계면 불균일을 해소하여 접촉 저항(Rc)을 감소시킬 수 있고, 이에 따라서 동작 전류(Ion)를 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 상변화 메모리 장치의 PN 다이오드의 제조방법에 대하여 설명하기로 한다.
설명에 앞서, 반도체 기판은 셀 영역과 페리 영역으로 나뉘어 정의되어 있고, 페리 영역에는 게이트 절연막과 게이트 도전층이 적층 형성되어 있고, 그 측벽에는 스페이서가 형성되어 있는 게이트 전극 구조체로 구성되어 있으며, 게이트 전극 구조체 양측의 반도체 기판에는 소오스/드레인 영역이 형성되어 있는 소자가 구성되어 있다.
이하에서는, 상기 페리 영역에 소자 형성을 완성한 후에, 셀 영역에 PN 다이오드를 제작하는 방법에 대하여 설명하기로 한다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(10)의 페리 영역에 스위칭 소자를 형성하고, 반도체 기판(10)의 셀 영역에 고농도의 제1도전형의 불순물 이온을 주입하고 열처리하여 제1도전형 불순물 영역(11)을 형성한다. 이후에, 페리 영역 및 셀 영역을 포함한 반도체 기판(10)의 상부에 층간 절연막(12)을 형성한다.
이때, 제1도전형 불순물은 N형 불순물로 정의될 수 있고, 인(P), 비소(As) 또는 안티몬(Sb)을 이용할 수 있다. 층간 절연막(12)은 실리콘 산화막(SiO2)으로 형성할 수 있다.
다음에, 반도체 기판(10)이 노출되도록 층간 절연막(12) 상부에 공지의 포토리소그라피 방식에 의해 마스크 패턴(도시되지 않음)을 형성한다. 마스크 패턴에 의해 노출된 층간 절연막(12)을 식각하여 제1도전형 불순물 영역(11)을 노출시키는 콘택홀(13)을 형성한다. 이때, 콘택홀(13)은 차후에 PN 다이오드가 형성될 영역으 로 복수개 형성될 수 있다.
이후에, 도 1b에 도시한 바와 같이, 노출된 제1도전형 불순물 영역(11)을 선택적 에피택셜 성장하여, 제1도전형 SEG(selective epitaxial growth)층 즉, 제1도전형 에피택셜막(14)을 형성한다. 이때, 제1도전형 에피택셜막(14)은 콘택홀(13)이 충분히 매립되도록 과도 성장된다. 상기 제1도전형 에피택셜막(14)은 충분한 도전성을 가질 수 있도록 에피택셜 성장중 인(P), 비소(As) 또는 안티몬(Sb)을 도핑가스로서 제공할 수 있고, LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 중 어느 하나의 장비를 사용하여 형성할 수 있다.
그후, 노드 분리가 일어나도록 제1도전형 에피택셜막(14)을 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)한다.
다음에, 도 1c에 도시한 바와 같이, 제1도전형 에피택셜막(14)이 노출되도록 층간 절연막(12) 상부에 공지의 포토리소그라피 방식에 의해 마스크 패턴(15)을 형성한다.
이후에, 마스크 패턴(15)에 의해 제1도전형 에피택셜막(14)에 붕소 클러스터(cluster)를 이용하여 P형의 불순물 영역(16)을 형성한다. 여기서, 붕소 클러스터는 확산 특성이 탁월한 붕소(B)를 이온 주입 매체에 덜 침투시키도록하기 위한 공급 원료로서, BnHm(5<n<100, m≤n+8)의 붕소 수소화물 분자의 형태를 가질 수 있다. 이러한 붕소 클러스터는 옥타데카보란(B18H22) 및 데카보란(B10H14)을 포함할 수 있다.
클러스터에 대하여 부연하면, 상기 클러스터는 구성 단위들이 약하게 결합한 접합체로서, 전형적으로 클러스터의 균일 또는 불균일 핵생성을 이용하여 농축시킴으로써 형성된다. "단위 (units)"는 클러스터 마다 각기 독립적으로 존재하지만, 대체적으로 클러스터로 형성되는 원자, 분자 또는 착물이 될 수 있다. 클러스터는 전자 충격에 의해 이온화되며, 바람직하게는 하나가 이온화되거나, 또는 많아야 수개의 이온 하전을 띄도록 약하게 이온화된다. 즉, 각 클러스터의 단위들이 개별적으로 이온화되는 것이 아니라, 전체 클러스터로부터 단지 한개 내지는 수개의 전자가 이온화되어 제거된다. 이러한 클러스터는 전기장과 이온화된 클러스터의 반응에 의해 발생되는 가속 전위에 의해 반도체 기판을 향해 가속된다. 전형적으로, 클러스터는 단위 성분의 질량에 1000배가 되는 큰 질량을 갖기 때문에, 생성된 클러스터 비임은 그 자체 내의 공간 하전에 의해 분산되지 않고, 클러스터가 표적이 되는 반도체 기판의 표면에 충돌했을 때, 클러스터는 즉시 클러스터를 이루는 개개의 단위들로 분해된다. 각 단위들은 클러스터 전체 에너지를 클러스터를 전체 단위 수로 나눈 것과 같은 작은 에너지를 갖기 때문에, 표면에 거의 손상을 주지 않고, 결함이 거의 생기지 않으며, 균일한 깊이로 불순물 주입을 수행할 수 있다.
이때, 붕소 클러스터 분자는 20keV∼100keV의 범위의 이온 주입 에너지에 의해 진행하며, 안정적인 공정을 위해서 도우즈(Dose) 및 이온 주입 에너지는 서서히 증가(Ramp-up)시킬 수 있다.
이와 같은 붕소 클러스터 이온은 2003년 6월26일 출원된 국제 특허 출원 PCT/US03/20197호에 설명된 바와 같이, 기존의 B 또는 BF2 이온 보다 매우 거대한 붕소 수소화물로서, 이를 소오스로 이용하여 제1도전형 에피택셜에 주입시, 붕소(B) 즉, 제2도전형의 불순물의 이온 주입 깊이를 균일하게 제어할 수 있다.
도 1d에 도시한 바와 같이, 상기 마스크 패턴(15)을 제거하여 콘택홀(13) 내의 제1도전형 에피택셜막(14)의 상부 영역에 제2 도전형의 불순물 영역(16)이 형성되어, PN 다이오드가 완성된다.
이후에, PN 다이오드를 포함한 층간 절연막(12)상에 금속층(미도시)을 증착한 후, 열처리하여 PN 다이오드 상부에 실리사이드층(17)를 형성할 수 있다.
도 2는 종래의 B 또는 BF4 소스를 이용하여 PN 다이오드의 P형 불순물 영역을 형성하였을 경우 및 본 발명의 실시예에 따른 붕소 클러스터를 이용하여 PN 다이오드의 P형 불순물 영역을 형성하였을 경우의 접촉 저항을 비교한 시뮬레이션 도면이다. 도 2의 x축은 웨이퍼 반경을 나타내고, y축은 접촉 저항을 나타낸다.
도 2에 따르면, 붕소 클러스터를 사용한 경우, 접촉 저항이 현저하게 감소되었음을 알 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 상변화 메모리 장치의 PN 다이오드의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 2는 기존의 붕소 포함 소스 및 본 발명의 실시예에 따른 붕소 클러스터 소스 간의 접촉 저항을 비교한 시뮬레이션도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 11: 제1도전형 불순물 영역
12: 층간 절연막 13: 콘택홀
14: 제1도전형 에피택셜막 15: 마스크 패턴
16: 제2도전형 불순물 영역
Claims (5)
- 제1도전형 불순물 영역을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판상에 상기 제1도전형 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계;상기 콘택홀 내에 제1도전형 에피택셜막을 형성하는 단계;상기 제1도전형 에피택셜막이 노출되도록 마스크 패턴을 형성하는 단계; 및상기 노출된 제1도전형 에피택셜막 상부에 붕소 클러스터를 이용하여 이온 주입하므로써, 제2도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 PN 다이오드의 제조방법.
- 제1항에 있어서,상기 제1도전형 불순물은 N형 불순물이고, 인(P), 비소(As) 또는 안티몬(Sb)을 사용하는 것을 특징으로 하는 상변화 메모리 장치의 PN 다이오드의 제조방법.
- 제1항에 있어서,상기 붕소 클러스터는 BnHm(5<n<100, m≤n+8)의 형태를 갖는 붕소 수소화물 분자인 상변화 메모리 장치의 PN 다이오드의 제조방법.
- 제1항에 있어서,상기 붕소 클러스터는 옥타데카보란(B18H22) 및 데카보란(B10H14)을 포함하는 상변화 메모리 장치의 PN 다이오드의 제조방법.
- 제1항에 있어서,상기 붕소 클러스터는 20keV∼100keV의 이온 주입 에너지로 조사되는 상변화 메모리 장치의 PN 다이오드의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080043179A KR20090117232A (ko) | 2008-05-09 | 2008-05-09 | 상변화 메모리 장치의 pn 다이오드 제조방법 |
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KR1020080043179A KR20090117232A (ko) | 2008-05-09 | 2008-05-09 | 상변화 메모리 장치의 pn 다이오드 제조방법 |
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KR20090117232A true KR20090117232A (ko) | 2009-11-12 |
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ID=41601742
Family Applications (1)
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KR (1) | KR20090117232A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9054296B2 (en) | 2013-01-03 | 2015-06-09 | Samsung Electronics Co., Ltd. | Semiconductor device having diode and method of forming the same |
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2008
- 2008-05-09 KR KR1020080043179A patent/KR20090117232A/ko not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
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PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20080509 |
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PG1501 | Laying open of application | ||
PC1203 | Withdrawal of no request for examination | ||
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |