KR20090113740A - Semiconductor package and method of manufacturing the same - Google Patents

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최현규
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Abstract

PURPOSE: A semiconductor package and method of manufacturing the same are provided to reduce the size of the semiconductor package by integrating the semiconductor chip with passive devices. CONSTITUTION: The semiconductor chip(110) includes a plurality of chip bonding pad(114) and the chip loading part(102). A plurality of the lead(120) is separated from the surrounding of the semiconductor chip. A plurality of the bonding wire(130) connects electrically chip bonding pads and leads. The passive device(140) includes electrodes in both end parts. The sealing agent(150) seals bonding wires and passive devices. The lower surface of electrodes of passive devices is exposed to the sealing material.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}Semiconductor package and method of manufacturing the same

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 그 내부에 반도체 칩과 수동 소자들을 함께 집적하여 경박단소화를 구현할 수 있는 반도체 패키지와 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package and a method of manufacturing the same, in which a semiconductor chip and passive elements are integrated therein to implement a light and thin reduction.

전자기기가 소형화되고, 특히 휴대용 전자기기의 급속한 수요 증가에 따라, 반도체 장치의 소형화, 박형화， 및 경량화에 대한 요구가 점차 증대되고 있다. 이러한 요구를 만족시키기 위하여, 한편으로는 반도체 칩의 고집적도를 위한 미세회로 가공기술에 대한 연구가 진행되며, 다른 한편으로는 패키지 공정 단계에서 집적도를 증가시키는 연구가 진행되고 있다. 패키지 공정 단계에서의 집적도의 향상방법의 예로서 반도체 칩들이나 반도체 패키지들을 서로 적층시켜 집적화를 높일 수 있다. 패키지 집적도 증가방법은 미세회로 집적도 증가방법에 비하여, 연구개발시간과 연구개발비용, 공정실현, 및 제조비용에서 많은 이점을 지니고 있다.As electronic devices are miniaturized, and in particular, as the demand for portable electronic devices increases rapidly, the demand for miniaturization, thinning, and weight reduction of semiconductor devices is gradually increasing. In order to satisfy these demands, research on microcircuit processing technology for high integration of semiconductor chips is conducted on the one hand, and on the other hand, research to increase the integration level in the packaging process step is being conducted. As an example of a method of improving the degree of integration in a package process step, semiconductor chips or semiconductor packages may be stacked on each other to increase integration. The package density increasing method has many advantages in R & D time, R & D cost, process realization, and manufacturing cost compared to the microcircuit density increasing method.

반도체 패키지는 반도체 칩을 외부와의 전기적으로 연결하고, 또한 외부의 충격으로부터 보호하기 위해 반도체 칩을 봉지재 등에 의하여 밀봉한 것이다. 최 근 반도체 패키지는 다기능화, 고용량화 및 소형화를 위해 끊임없이 개발되고 발전을 지속해오고 있다. 특히, SIP(System In Package)는 기존의 다른 종류의 반도체 패키지들을 하나의 반도체 패키지 안으로 집적하여 전자장치의 크기를 획기적으로 줄일 수 있는 반도체 패키지로서, 용이하고 저렴하게 제조할 수 있다. 이러한 SIP의 실현은, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 적층한 MCP(multi-chip package) 및, 개별적으로 패키지되고 테스트가 완료된 반도체 패키지를 적층(stack)하여 POP(package on package)로 크게 구분할 수 있다. 특히, 상기 POP는 반도체 칩을 쌓을 때 발생하는 한계들을 극복할 수 있으므로, 그 응용분야가 점차 확대되고 있는 추세이며, 특히 반도체 칩 카드에 응용되고 있다.The semiconductor package seals the semiconductor chip with an encapsulant or the like in order to electrically connect the semiconductor chip with the outside and protect it from external shock. Recently, semiconductor packages have been continuously developed and developed for the purpose of multifunction, high capacity and miniaturization. In particular, SIP (System In Package) is a semiconductor package that can significantly reduce the size of the electronic device by integrating the existing semiconductor package of other types into one semiconductor package, it can be easily and cheaply manufactured. The realization of SIP is based on a multi-chip package (MCP) in which several semiconductor chips are stacked in one semiconductor package, and a package on package (POP) by stacking individually packaged and tested semiconductor packages. It can be divided largely. In particular, since the POP can overcome the limitations that occur when stacking semiconductor chips, its application field is gradually increasing, particularly applied to semiconductor chip cards.

도 1은 종래의 반도체 모듈(1)을 개략적으로 도시한 평면도이다.1 is a plan view schematically showing a conventional semiconductor module 1.

도 1을 참조하면, 반도체 모듈(1)은 인쇄회로기판(10) 상에 각각 별개로 탑재된 반도체 패키지(20)와 하나 또는 그 이상의 수동 소자들(30)을 포함한다. 반도체 패키지(20)는 그 내부에 반도체 칩(22)을 포함한다. 통상적으로 반도체 칩(22)은 봉지재(미도시) 등에 의하여 봉지되어 있으나, 도 1에서는 간명한 설명을 위하여 봉지재를 생략하여 도시하였다. 반도체 칩(22)의 상면에는 본딩패드들(24)이 배치되고, 본딩패드들(24)은 와이어들(26)을 통하여 리드들(28)과 전기적으로 연결된다. 또한, 리드들(28)은 인쇄회로기판(10)과 전기적으로 연결된다. 반도체 모듈(1)에는 반도체 패키지(20)와는 독립적으로 수동 소자들(30)이 인쇄회로기판(10) 상에 탑재되므로, 인쇄회로기판(10)은 수동 소자들(30)의 탑재를 위한 면적을 확보하는 것이 필수적이다. 따라서, 반도체 장치를 소형화하기에 한계가 있다.Referring to FIG. 1, the semiconductor module 1 includes a semiconductor package 20 and one or more passive elements 30 separately mounted on the printed circuit board 10. The semiconductor package 20 includes a semiconductor chip 22 therein. Typically, the semiconductor chip 22 is encapsulated by an encapsulant (not shown) or the like. In FIG. 1, the encapsulant is omitted for simplicity. Bonding pads 24 are disposed on an upper surface of the semiconductor chip 22, and the bonding pads 24 are electrically connected to the leads 28 through wires 26. In addition, the leads 28 are electrically connected to the printed circuit board 10. Since the passive elements 30 are mounted on the printed circuit board 10 independently of the semiconductor package 20 in the semiconductor module 1, the printed circuit board 10 has an area for mounting the passive elements 30. It is essential to secure it. Therefore, there is a limit to downsizing the semiconductor device.

본 발명이 이루고자 하는 기술적 과제는, 그 내부에 반도체 칩과 수동 소자들을 함께 집적하여 경박단소화를 구현할 수 있는 반도체 패키지를 제공하는 것이다.An object of the present invention is to provide a semiconductor package capable of realizing light and small size by integrating a semiconductor chip and passive elements together therein.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 그 내부에 반도체 칩과 수동 소자들을 함께 집적하여 경박단소화를 구현할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.In addition, another technical problem to be achieved by the present invention is to provide a method of manufacturing a semiconductor package that can implement a thin and light reduction by integrating a semiconductor chip and passive elements together therein.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 칩 탑재부 상에 탑재되며, 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩; 상기 반도체 칩의 주위를 따라 이격되어 배치된 복수의 리드들; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하는 복수의 본딩 와이어들; 상기 반도체 칩으로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 반도체 칩과 상기 리드들로부터 전기적으로 절연되도록 배치되고, 양단부에 전극들을 각각 포함하는 하나 또는 그 이상의 수동 소자들; 및 상기 칩 탑재부, 상기 반도체 칩, 상기 리드들, 상기 본딩 와이어들 및 상기 수동 소자들을 봉지하는 봉지재;를 포함하고, 상기 칩 탑재부의 하부면, 상기 리드들의 하부면, 상기 수동 소자들의 상기 전극들의 하부면은 상기 봉지재로부터 노출된다.According to an aspect of the present invention, there is provided a semiconductor package including: a semiconductor chip mounted on a chip mounting part and including a plurality of chip bonding pads on an upper surface thereof; A plurality of leads spaced apart along the periphery of the semiconductor chip; A plurality of bonding wires electrically connecting the chip bonding pads and the leads, respectively; One or more passive elements that do not protrude relative to the leads in a direction away from the semiconductor chip, and are electrically insulated from the semiconductor chip and the leads and each having electrodes at both ends; And an encapsulant for encapsulating the chip mounting part, the semiconductor chip, the leads, the bonding wires, and the passive elements, wherein the bottom surface of the chip mounting part, the bottom surface of the leads, and the electrodes of the passive elements are included. The lower surface of the field is exposed from the encapsulant.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 칩 탑 재부 상에 탑재되며, 형성된 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩; 상기 반도체 칩의 주위를 따라 이격되어 배치된 복수의 리드들; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하는 복수의 본딩 와이어들; 상기 반도체 칩으로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 반도체 칩과 상기 리드들로부터 전기적으로 절연되도록 배치되고, 양단부에 전극들을 각각 포함하는 하나 또는 그 이상의 수동 소자들; 및 상기 칩 탑재부, 상기 리드들, 상기 수동 소자들을 봉지하는 봉지재;를 포함하고, 상기 칩 탑재부의 상부면과 하부면, 상기 리드들의 하부면, 상기 수동 소자들의 상기 전극들의 하부면은 상기 봉지재로부터 노출된다.According to an aspect of the present invention, there is provided a semiconductor package including: a semiconductor chip mounted on a chip top part and including a plurality of formed chip bonding pads on an upper surface thereof; A plurality of leads spaced apart along the periphery of the semiconductor chip; A plurality of bonding wires electrically connecting the chip bonding pads and the leads, respectively; One or more passive elements that do not protrude relative to the leads in a direction away from the semiconductor chip, and are electrically insulated from the semiconductor chip and the leads and each having electrodes at both ends; And an encapsulant for encapsulating the chip mounting part, the leads, and the passive elements, wherein the top and bottom surfaces of the chip mounting part, the bottom surface of the leads, and the bottom surface of the electrodes of the passive elements are encapsulated. Exposed from ash.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 상면에 복수의 콘택 패드들을 포함하고, 하면에 콘택 랜드들을 포함하고, 그 내부에 상기 콘택 패드들과 상기 콘택 랜드들을 전기적으로 연결하는 전도 비아들을 포함하는 인쇄회로기판; 상기 인쇄회로기판의 상면에 탑재되며, 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩; 상기 칩 본딩패드들과 상기 콘택 패드들을 각각 전기적으로 연결하는 복수의 본딩 와이어들; 상기 인쇄회로기판의 주위에 이격되어 배치되고, 양단부에 전극들을 각각 포함하는 하나 또는 그 이상의 수동 소자들; 및 상기 인쇄회로기판, 상기 반도체 칩, 상기 본딩 와이어들, 및 상기 수동 소자들을 봉지하는 봉지재;를 포함하고, 상기 인쇄회로기판의 하부면, 상기 콘택 랜드들의 하부면, 상기 수동 소자들의 상기 전극들의 하부면은 상기 봉지재로부터 노출된다.According to an aspect of the present invention, a semiconductor package includes a plurality of contact pads on an upper surface, contact lands on a lower surface, and electrically connect the contact pads and the contact lands therein. A printed circuit board comprising vias; A semiconductor chip mounted on an upper surface of the printed circuit board and including a plurality of chip bonding pads on an upper surface thereof; A plurality of bonding wires electrically connecting the chip bonding pads and the contact pads, respectively; One or more passive elements disposed spaced around the printed circuit board and including electrodes at both ends; And an encapsulation material encapsulating the printed circuit board, the semiconductor chip, the bonding wires, and the passive elements, wherein the bottom surface of the printed circuit board, the bottom surface of the contact lands, and the electrodes of the passive elements are encapsulated. The lower surface of the field is exposed from the encapsulant.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 반도체 칩과 하나 또는 그 이상의 수동 소자들이 서로 전기적으로 절연되도록 배치되도록 그 내부에 포함한다.According to an aspect of the present invention, a semiconductor package includes a semiconductor chip and one or more passive elements disposed therein so as to be electrically insulated from each other.

또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 칩 탑재부 및 복수의 리드들을 제공하는 단계; 상기 칩 탑재부 및 복수의 리드들의 하측에 접착부재를 접착하는 단계; 상기 칩 탑재부로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 칩 탑재부 및 상기 리드들과 전기적으로 절연되도록, 상기 접착부재 상에 하나 또는 그 이상의 수동 소자들을 접착하는 단계; 상기 칩 탑재부 상에 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩을 탑재하는 단계; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하기 위해 본딩와이어들을 이용하여 와이어본딩하는 단계; 상기 칩 탑재부, 상기 반도체 칩, 상기 리드들, 상기 수동 소자들, 상기 본딩와이어들을 봉지재를 이용하여 봉지하는 단계; 및 상기 열저항 테이프를 제거하는 단계;를 포함한다.In addition, a method of manufacturing a semiconductor package according to the present invention for achieving the above another technical problem, providing a chip mounting portion and a plurality of leads; Bonding an adhesive member to the lower side of the chip mounting part and the plurality of leads; Bonding one or more passive elements on the adhesive member so as to be electrically insulated from the chip mount and the leads, without protruding from the leads in a direction away from the chip mount; Mounting a semiconductor chip including a plurality of chip bonding pads on an upper surface of the chip mounting part; Wire bonding using bonding wires to electrically connect the chip bonding pads and the leads, respectively; Encapsulating the chip mounting part, the semiconductor chip, the leads, the passive elements, and the bonding wires with an encapsulant; And removing the heat resistant tape.

또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 칩 탑재부 및 복수의 리드들을 제공하는 단계; 상기 칩 탑재부 및 복수의 리드들의 하측에 접착부재를 접착하는 단계; 상기 칩 탑재부로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 칩 탑재부 및 상기 리드들과 전기적으로 절연되도록, 상기 접착부재 상에 하나 또는 그 이상의 수동 소자들을 접착하는 단계; 상기 칩 탑재부의 상부면과 상기 리드들의 상부면의 일부가 노출되도록, 상기 리드들의 다른 일부와 상기 수동 소자들을 매립하도록 봉지재를 이용하여 봉지하는 단계; 상기 접착부재를 제거하는 단계; 상기 칩 탑재부 상에 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩을 탑재하는 단계; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하기 위해 본딩와이어들을 이용하여 와이어본딩하는 단계; 및 상기 봉지재 상에 투명판을 접착하는 단계; 를 포함한다.In addition, a method of manufacturing a semiconductor package according to the present invention for achieving the above another technical problem, providing a chip mounting portion and a plurality of leads; Bonding an adhesive member to the lower side of the chip mounting part and the plurality of leads; Bonding one or more passive elements on the adhesive member so as to be electrically insulated from the chip mount and the leads, without protruding from the leads in a direction away from the chip mount; Sealing with an encapsulant to bury the other portion of the leads and the passive elements such that the upper surface of the chip mounting portion and a portion of the upper surface of the leads are exposed; Removing the adhesive member; Mounting a semiconductor chip including a plurality of chip bonding pads on an upper surface of the chip mounting part; Wire bonding using bonding wires to electrically connect the chip bonding pads and the leads, respectively; And attaching a transparent plate on the encapsulant. It includes.

본 발명의 반도체 패키지는, 그 내부에 반도체 칩과 수동 소자들을 함께 집적함으로써 패키지의 크기를 감소할 수 있으며, 후속의 공정을 감소할 수 있다.The semiconductor package of the present invention can reduce the size of the package by integrating the semiconductor chip and passive elements together therein, and can reduce the subsequent process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장된 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태 를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The embodiments described below may be modified in various forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings illustrating embodiments of the present invention, the thicknesses of certain layers or regions are exaggerated for clarity of specification, and like numerals in the drawings refer to like elements. In addition, where a layer is described as being on the "top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer interposed therebetween. As used herein, the singular forms "a", "an" and "the" may include the plural forms as well, unless the context clearly indicates otherwise. Also, as used herein, "comprise" and / or "comprising" specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and / or groups of these. It is not intended to exclude the presence or the addition of one or more other shapes, numbers, acts, members, elements and / or groups.

도 2a는 본 발명의 일부 실시예들에 따른 반도체 패키지(100)의 상면도이고, 도 2b는 도 2a의 반도체 패키지(100)의 배면도이고, 도 2c는 도 2a의 반도체 패키지(100)의 측단면도이고, 도 2d는 도 2a의 절단선 A-A'를 따라 취해진 반도체 패키지(100)의 측단면도이다. 도 2a 내지 도 2d를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 복수의 리드들(120), 복수의 본딩 와이어들(130), 수동 소자들(140), 및 봉지재(150)를 포함한다. FIG. 2A is a top view of the semiconductor package 100 in accordance with some embodiments of the present invention, FIG. 2B is a back view of the semiconductor package 100 of FIG. 2A, and FIG. 2C is a view of the semiconductor package 100 of FIG. 2A. 2D is a side cross-sectional view of the semiconductor package 100 taken along the cutting line A-A 'of FIG. 2A. 2A to 2D, the semiconductor package 100 may include a semiconductor chip 110, a plurality of leads 120, a plurality of bonding wires 130, passive elements 140, and an encapsulant 150. ).

도 2a에 도시된 바와 같이, 반도체 칩(110)은 칩 탑재부(102) 상에 탑재된다. 반도체 칩(110)은 타이 바(tie bar, 122)에 의하여 칩 탑재부(102) 상에 고정될 수 있다. 반도체 칩(110)은 그 상부면(112)에 형성된 복수의 칩 본딩패드들(114)을 포함한다. 복수의 리드들(120)은 반도체 칩(110)의 주위를 따라 이격되어 배치된다. 복수의 본딩 와이어들(130)은 칩 본딩패드들(114)과 상기 리드들(120)을 각각 전기적으로 연결한다. 본딩 와이어들(130)는 예를 들어, 알루미늄(Al) 또는 금(Au)으로 형성될 수 있다. 수동 소자들(140)은 중앙에 수동 소자의 기능을 하는 소자부(142)와 양단부에 전극들(144, 146)을 각각 포함한다. 수동 소자들(140)은 반도체 칩(110)으로부터 멀어지는 방향으로 상기 리드들(120)에 비하여 돌출되지 않도록 배치된다. 수동 소자들(140)은 반도체 칩(110)과 리드들(120) 로부터 전기적으로 절연되도록 배치된다. 봉지재(150)는 칩 탑재부(102), 반도체 칩(110), 리드들(120), 본딩 와이어들(130) 및 수동 소자들(140)을 봉지한다. As shown in FIG. 2A, the semiconductor chip 110 is mounted on the chip mounting unit 102. The semiconductor chip 110 may be fixed on the chip mounting unit 102 by a tie bar 122. The semiconductor chip 110 includes a plurality of chip bonding pads 114 formed on the upper surface 112. The leads 120 are spaced apart along the circumference of the semiconductor chip 110. The plurality of bonding wires 130 electrically connect the chip bonding pads 114 and the leads 120, respectively. The bonding wires 130 may be formed of, for example, aluminum (Al) or gold (Au). The passive elements 140 include an element portion 142 which functions as a passive element in the center and electrodes 144 and 146 at both ends thereof, respectively. The passive elements 140 are disposed not to protrude from the leads 120 in a direction away from the semiconductor chip 110. The passive elements 140 are disposed to be electrically insulated from the semiconductor chip 110 and the leads 120. The encapsulant 150 encapsulates the chip mounting unit 102, the semiconductor chip 110, the leads 120, the bonding wires 130, and the passive devices 140.

도 2b에 도시된 바와 같이, 칩 탑재부(102)의 하부면, 리드들(120)의 하부면, 수동 소자들(140)의 전극들(144, 146)의 하부면은 봉지재(150)로부터 노출될 수 있다. 수동 소자들(140)의 소자부(142)의 하부면은 상기 봉지재(150)로부터 노출되거나 또는 상기 봉지재(150)에 의하여 매립될 수 있다. 수동 소자들(140)의 구성 및 기능에 대해서는 하기에 상세하게 설명하기로 한다.As shown in FIG. 2B, the bottom surface of the chip mounting unit 102, the bottom surface of the leads 120, and the bottom surfaces of the electrodes 144 and 146 of the passive elements 140 may be separated from the encapsulant 150. May be exposed. The lower surface of the element part 142 of the passive elements 140 may be exposed from the encapsulant 150 or may be buried by the encapsulant 150. The configuration and function of the passive elements 140 will be described in detail below.

도 2c에 도시된 바와 같이, 리드들(120)의 적어도 일부 또는 전부는 그 측면의 적어도 일부가 봉지재(150)로부터 노출될 수 있다. 도 2c에서는 수동 소자들(140) 중의 하나는 봉지재(150)에 의하여 그 측면이 매립되고(점선으로 도시됨), 다른 하나는 봉지재(150)로부터 그 측면이 노출되도록(실선으로 도시됨) 도시되어 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 수동 소자들(140)의 모든 측면들이 봉지재(150)에 의하여 매립되거나, 또는 봉지재(150)로부터 노출될 수 있다. 또한, 수동 소자들(140)의 적어도 일부는 그 상면이 봉지재(150)에 의하여 완전히 매립될 수 있다.As shown in FIG. 2C, at least some or all of the leads 120 may be exposed from the encapsulant 150 at least a portion of the side surfaces thereof. In FIG. 2C, one of the passive elements 140 is buried in the side by the encapsulant 150 (shown in dashed line), and the other side is exposed in the solid line so that the side is exposed from the encapsulant 150 (shown in solid line). Although illustrated, these are exemplary and the present invention is not necessarily limited thereto. That is, all sides of the passive elements 140 may be embedded by the encapsulant 150 or exposed from the encapsulant 150. In addition, at least a portion of the passive elements 140 may be completely embedded in the top surface of the encapsulant 150.

도 2d에 도시된 바와 같이, 칩 탑재부(102)의 하부면에는 제1 하부 도금층(103)이 더 형성될 수 있다. 또한, 리드들(120)의 하부면에는 제2 하부 도금층(123)이 더 형성될 수 있다. 제1 하부 도금층(103) 및 제2 하부 도금층(123)은 각각 봉지재(150)로부터 노출되어 외부와 전기적으로 연결될 수 있다. 제1 하부 도금층(103) 및 제2 하부 도금층(123)은 각각 수동 소자(140)의 전극들(144, 146) 의 하부면과 동일 평면 상에 위치할 수 있다. 제1 하부 도금층(103) 및 제2 하부 도금층(123)은, 예를 들어 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 알루미늄(Al), 주석(Sn), 납(Pb), 또는 이들의 합금을 포함할 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이러한 재료들에 한정되는 것은 아니다. 또한, 리드들(120)의 상부면에는 상부 도금층(125)이 더 형성될 수 있다. 상부 도금층(125)은 본딩 와이어들(130)과 전기적으로 연결될 수 있다. 상부 도금층(125)은, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 알루미늄(Al), 주석(Sn), 납(Pb), 또는 이들의 합금을 포함할 수 있다. 이러한, 제1 하부 도금층(103), 제2 하부 도금층(123), 및 상부 도금층(125)은 반도체 패키지(100)의 전기적 연결을 더 보장할 수 있다.As shown in FIG. 2D, a first lower plating layer 103 may be further formed on the lower surface of the chip mounting unit 102. In addition, a second lower plating layer 123 may be further formed on the lower surfaces of the leads 120. The first lower plating layer 103 and the second lower plating layer 123 may be exposed from the encapsulant 150 to be electrically connected to the outside. The first lower plating layer 103 and the second lower plating layer 123 may be disposed on the same plane as the lower surfaces of the electrodes 144 and 146 of the passive element 140, respectively. The first lower plating layer 103 and the second lower plating layer 123 are, for example, nickel (Ni), palladium (Pd), gold (Au), silver (Ag), aluminum (Al), tin (Sn), Lead (Pb), or alloys thereof. However, this is exemplary and the present invention is not necessarily limited to these materials. In addition, an upper plating layer 125 may be further formed on the upper surface of the leads 120. The upper plating layer 125 may be electrically connected to the bonding wires 130. The upper plating layer 125 may include nickel (Ni), palladium (Pd), gold (Au), silver (Ag), aluminum (Al), tin (Sn), lead (Pb), or an alloy thereof. have. The first lower plating layer 103, the second lower plating layer 123, and the upper plating layer 125 may further ensure electrical connection of the semiconductor package 100.

칩 탑재부(102)는 예를 들어 구리 또는 구리 합금과 같은 전도성 물질로 형성될 수 있다. 또한, 칩 탑재부(102)는 리드들(120)과 동일한 물질로 형성될 수 있다. 또한, 칩 탑재부(102)와 리드들(120)은 단일체로 구성될 수 있고, 예를 들어 리드프레임을 구성할 수 있다. 또한, 칩 탑재부(102)는 그 상부면이 하프 에칭(half etching)될 수 있고, 반도체 칩(110)이 그 상에 탑재될 수 있다. 이러한 경우에는 칩 탑재부(102)의 높이를 감소시킬 수 있으므로, 반도체 패키지(100)의 전체 높이를 감소시킬 수 있는 장점이 있다. 반면, 칩 탑재부(102)는 부도체로 형성될 수 있으며, 예를 들어 에폭시 몰딩 컴파운드(epoxy molding compound, EMC), 합성수지, 유리섬유, 세라믹, 또는 이들의 조합을 포함할 수 있다. The chip mount 102 may be formed of a conductive material such as, for example, copper or a copper alloy. In addition, the chip mounting unit 102 may be formed of the same material as the leads 120. In addition, the chip mounting unit 102 and the leads 120 may be formed in a single body, for example, may constitute a lead frame. In addition, the upper surface of the chip mounting part 102 may be half etched, and the semiconductor chip 110 may be mounted thereon. In this case, since the height of the chip mounting unit 102 may be reduced, the overall height of the semiconductor package 100 may be reduced. On the other hand, the chip mounting portion 102 may be formed of an insulator, and may include, for example, an epoxy molding compound (EMC), synthetic resin, glass fiber, ceramic, or a combination thereof.

봉지재(150)는 에폭시 몰딩 컴파운드, 합성수지, 유리섬유, 세라믹, 또는 이들의 조합을 포함할 수 있다. 본 실시예에서는, 상술한 바와 같이, 봉지재(150)는 칩 탑재부(102), 반도체 칩(110), 리드들(120), 본딩 와이어들(130) 및 수동 소자들(140)을 봉지한다. 또한 칩 탑재부(102)의 하부면, 리드들(120)의 하부면, 수동 소자들(140)의 전극들(144, 146)의 하부면은 봉지재(150)로부터 노출될 수 있다.The encapsulant 150 may include an epoxy molding compound, a synthetic resin, glass fiber, ceramic, or a combination thereof. In the present embodiment, as described above, the encapsulant 150 encapsulates the chip mounting unit 102, the semiconductor chip 110, the leads 120, the bonding wires 130, and the passive elements 140. . In addition, the bottom surface of the chip mounting unit 102, the bottom surface of the leads 120, and the bottom surfaces of the electrodes 144 and 146 of the passive elements 140 may be exposed from the encapsulant 150.

상술한 바와 같이, 반도체 칩(110)과 수동 소자들(140)은 반도체 패키지(100) 내에서는 전기적으로 절연되어 있다. 따라서, 반도체 칩(110)과 수동 소자들(140)은 인쇄회로기판과 같은 외부 배선(미도시)을 통하여 전기적으로 연결될 수 있다.As described above, the semiconductor chip 110 and the passive devices 140 are electrically insulated in the semiconductor package 100. Therefore, the semiconductor chip 110 and the passive elements 140 may be electrically connected through an external wiring (not shown) such as a printed circuit board.

도 3a는 본 발명의 일부 실시예들에 따른 반도체 패키지(100a)의 상면도이다. 도 3b는 도 3a의 반도체 패키지(100a)의 배면도이다. 도 3c는 도 3a의 절단선 B-B'를 따라 취해진 반도체 패키지(100a)의 측단면도이다. 본 실시예의 간명한 설명을 위하여 상술한 실시예와 중복되는 구성요소들에 대한 설명은 생략하기로 한다. 도 3a 내지 도 3c를 참조하면, 반도체 패키지(100a)는 반도체 칩(110), 복수의 리드들(120), 복수의 본딩 와이어들(130), 수동 소자들(140), 및 봉지재(150)를 포함한다. 도 2a 내지 도 2d를 참조하여 상술한 반도체 패키지(100)와 비교하면, 본 실시예의 반도체 패키지(100a)는 수동 소자들(140)의 위치가 다른 것에 기술적 특징이 있다. 수동 소자들(140)은 반도체 칩(110)과 리드들(120)의 사이에 배치된다. 또한, 이러한 수동 소자들(140)의 위치는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 수동 소자들(140)은 반도체 패키지(100)에 도시된 바와 같이 리드들(120) 사이 및 반도체 패키지(100a)에 도시된 바와 같이 반도체 칩(110)과 리드들(120)의 사이에 동시에 배치될 수 있다.3A is a top view of a semiconductor package 100a in accordance with some embodiments of the present invention. 3B is a rear view of the semiconductor package 100a of FIG. 3A. FIG. 3C is a side cross-sectional view of the semiconductor package 100a taken along cut line BB ′ in FIG. 3A. For simplicity of description, the description of the components that overlap with the above-described embodiment will be omitted. 3A through 3C, the semiconductor package 100a may include a semiconductor chip 110, a plurality of leads 120, a plurality of bonding wires 130, passive elements 140, and an encapsulant 150. ). Compared with the semiconductor package 100 described above with reference to FIGS. 2A through 2D, the semiconductor package 100a according to the present embodiment has technical characteristics in that positions of the passive elements 140 are different. The passive elements 140 are disposed between the semiconductor chip 110 and the leads 120. In addition, the position of these passive elements 140 is exemplary, and the present invention is not necessarily limited thereto. That is, the passive elements 140 may be disposed between the leads 120 as shown in the semiconductor package 100 and between the semiconductor chip 110 and the leads 120 as shown in the semiconductor package 100a. Can be deployed at the same time.

도 4a는 본 발명의 일부 실시예들에 따른 반도체 패키지(200)의 상면도이다. 도 4b는 도 4a의 절단선 C-C'를 따라 취해진 반도체 패키지(200)의 단면도이다. 도 4c는 도 4a의 절단선 D-D'를 따라 취해진 반도체 패키지(200)의 단면도이다. 본 실시예의 간명한 설명을 위하여 상술한 실시예들과 중복되는 구성요소들에 대한 설명은 생략하기로 한다. 도 4a 내지 도 4c를 참조하면, 반도체 패키지(200)는 반도체 칩(110), 복수의 리드들(120), 복수의 본딩 와이어들(130), 수동 소자들(140), 및 봉지재(250)를 포함한다. 4A is a top view of a semiconductor package 200 in accordance with some embodiments of the present invention. 4B is a cross-sectional view of the semiconductor package 200 taken along the cutting line C-C 'of FIG. 4A. 4C is a cross-sectional view of the semiconductor package 200 taken along the cut line D-D 'in FIG. 4A. For simplicity of description, the descriptions of the components that overlap with the above-described embodiments will be omitted. 4A to 4C, the semiconductor package 200 may include a semiconductor chip 110, a plurality of leads 120, a plurality of bonding wires 130, passive elements 140, and an encapsulant 250. ).

도 4a에 도시된 바와 같이, 반도체 칩(110)은 칩 탑재부(102) 상에 탑재된다. 반도체 칩(110)은 타이 바(122)에 의하여 칩 탑재부(102) 상에 고정될 수 있다. 반도체 칩(110)은 그 상부면(112)에 형성된 복수의 칩 본딩패드들(114)을 포함한다. 복수의 리드들(120)은 반도체 칩(110)의 주위를 따라 이격되어 배치된다. 복수의 본딩 와이어들(130)은 칩 본딩패드들(114)과 상기 리드들(120)을 각각 전기적으로 연결한다. 수동 소자들(140)은 중앙에 수동 소자로서의 기능을 하는 소자부(142)와 양단부에 전극들(144, 146)을 각각 포함한다. 수동 소자들(140)은 반도체 칩(110)으로부터 멀어지는 방향으로 상기 리드들(120)에 비하여 돌출되지 않도록 배치된다. 또한, 수동 소자들(140)은 반도체 칩(110)과 리드들(120)로부터 전기적으로 절연되도록 배치된다. 봉지재(250)는 칩 탑재부(102), 리드들(120), 및 수동 소자들(140)을 봉지한다. As shown in FIG. 4A, the semiconductor chip 110 is mounted on the chip mounting unit 102. The semiconductor chip 110 may be fixed on the chip mounting unit 102 by the tie bars 122. The semiconductor chip 110 includes a plurality of chip bonding pads 114 formed on the upper surface 112. The leads 120 are spaced apart along the circumference of the semiconductor chip 110. The plurality of bonding wires 130 electrically connect the chip bonding pads 114 and the leads 120, respectively. The passive elements 140 include an element portion 142 which functions as a passive element in the center and electrodes 144 and 146 at both ends thereof, respectively. The passive elements 140 are disposed not to protrude from the leads 120 in a direction away from the semiconductor chip 110. In addition, the passive elements 140 are disposed to be electrically insulated from the semiconductor chip 110 and the leads 120. The encapsulant 250 encapsulates the chip mounting unit 102, the leads 120, and the passive elements 140.

도 4b 및 도 4c에 도시된 바와 같이, 칩 탑재부(102)의 상부면과 하부면, 리드들(120)의 하부면, 수동 소자들(140)의 전극들(144, 146)의 하부면은 봉지 재(250)로부터 노출될 수 있다. 또한, 리드들(120)의 제1 상부면(127)은 봉지재(250)로부터 노출될 수 있다. 또한, 리드들(120)의 제2 상부면(128)은 봉지재(250)에 의하여 매립될 수 있다. 또한, 봉지재(250)는 매립된 제2 상부면(128) 상에 상측방향으로 연장되어 형성한 돌출부(252)를 포함할 수 있다. 또한, 봉지재(250)의 돌출부(252)의 상측에 접착된 투명판(260)을 더 포함할 수 있다. 따라서, 봉지재(250)와 투명판(260) 사이의 공간(270)에는 반도체 칩(110)이 위치할 수 있다.As shown in FIGS. 4B and 4C, the upper and lower surfaces of the chip mounting unit 102, the lower surface of the leads 120, and the lower surfaces of the electrodes 144 and 146 of the passive elements 140 may be formed. May be exposed from the encapsulant 250. In addition, the first upper surface 127 of the leads 120 may be exposed from the encapsulant 250. In addition, the second upper surface 128 of the leads 120 may be embedded by the encapsulant 250. In addition, the encapsulant 250 may include a protrusion 252 extending upwardly on the buried second upper surface 128. In addition, the transparent plate 260 attached to the upper side of the protrusion 252 of the encapsulant 250 may be further included. Therefore, the semiconductor chip 110 may be located in the space 270 between the encapsulant 250 and the transparent plate 260.

도 4c에 도시된 바와 같이, 리드들(120)의 적어도 일부 또는 전부는 그 측면의 적어도 일부가 봉지재(250)로부터 노출될 수 있다. 또한, 상술한 바와 같이, 수동 소자들(140)의 모든 측면들이 봉지재(250)에 의하여 매립되거나, 또는 봉지재(250)로부터 노출될 수 있다. 또한, 수동 소자들(140)의 적어도 일부는 그 상면이 봉지재(250)에 의하여 완전히 매립될 수 있다. 또한, 칩 탑재부(102)와 봉지재(250)의 재질 등에 대해서는 상술한 실시예에서 설명하였으므로 생략하기로 한다. 또한, 상술한 바와 같이, 칩 탑재부(102)의 하부면에는 제1 하부 도금층(103)이 더 형성될 수 있고, 리드들(120)의 하부면에는 제2 하부 도금층(123)이 더 형성될 수 있고, 리드들(120)의 상부면에는 상부 도금층(125)이 더 형성될 수 있다. 상술한 바와 같이, 반도체 칩(110)과 수동 소자들(140)은 반도체 패키지(200) 내에서는 전기적으로 절연되어 있다. 따라서, 반도체 칩(110)과 수동 소자들(140)은 인쇄회로기판과 같은 외부 배선(미도시)을 통하여 전기적으로 연결될 수 있다.As shown in FIG. 4C, at least some or all of the leads 120 may be exposed from the encapsulant 250 at least a portion of the sides thereof. In addition, as described above, all sides of the passive elements 140 may be embedded by the encapsulant 250 or exposed from the encapsulant 250. In addition, at least a portion of the passive elements 140 may be completely embedded in the top surface of the encapsulant 250. In addition, since the material of the chip mounting part 102 and the encapsulant 250 has been described in the above-described embodiment, it will be omitted. In addition, as described above, the first lower plating layer 103 may be further formed on the lower surface of the chip mounting unit 102, and the second lower plating layer 123 may be further formed on the lower surface of the leads 120. The upper plating layer 125 may be further formed on the upper surface of the leads 120. As described above, the semiconductor chip 110 and the passive devices 140 are electrically insulated in the semiconductor package 200. Therefore, the semiconductor chip 110 and the passive elements 140 may be electrically connected through an external wiring (not shown) such as a printed circuit board.

도 5a는 본 발명의 일부 실시예들에 따른 반도체 패키지(300)의 상면도이고, 도 5b는 도 5a의 반도체 패키지(300)의 배면도이고, 도 5c는 도 5a의 절단선 E-E'를 따라 취해진 반도체 패키지(300)의 단면도이다. 본 실시예의 간명한 설명을 위하여 상술한 실시예들과 중복되는 구성요소들에 대한 설명은 생략하기로 한다.5A is a top view of the semiconductor package 300 in accordance with some embodiments of the present invention, FIG. 5B is a rear view of the semiconductor package 300 in FIG. 5A, and FIG. 5C is a cut line E-E ′ in FIG. 5A. Is a cross-sectional view of the semiconductor package 300 taken along. For simplicity of description, the descriptions of the components that overlap with the above-described embodiments will be omitted.

도 5a 내지 도 5c를 참조하면, 반도체 패키지(300)는 인쇄회로기판(302), 반도체 칩(110), 복수의 본딩 와이어들(330), 수동 소자들(140), 및 봉지재(350)를 포함한다. 5A through 5C, the semiconductor package 300 may include a printed circuit board 302, a semiconductor chip 110, a plurality of bonding wires 330, passive elements 140, and an encapsulant 350. It includes.

인쇄회로기판(302)은 그 상면에 복수의 콘택 패드들(320)을 포함하고, 그 하면에 콘택 랜드들(324)을 포함하고, 그 내부에 콘택 패드들(320)과 콘택 랜드들(324)을 전기적으로 연결하는 전도 비아들(322)을 포함한다. 전도 비아들(322)은 전도성 물질을 포함할 수 있고, 예를 들어 알루미늄, 은, 구리, 금 또는 이들의 합금을 포함할 수 있다. 인쇄회로기판(320)은 에폭시 몰딩 컴파운드, 합성수지, 유리섬유, 세라믹, 또는 이들의 조합을 포함한다. 예를 들어, 인쇄회로기판(320)은 세라믹 기판, 절연된 금속 기판(insulated metal substrate, IMS), 프리-몰디드(pre-molded) 기판, 또는 디비씨(direct bonded copper, DBC) 기판일 수 있다. 반도체 칩(110)은 인쇄회로기판(320)의 상면에 탑재되며, 복수의 칩 본딩패드들(114)을 상부면에 포함한다. 본딩 와이어들(330)은 칩 본딩패드들(114)과 콘택 패드들(320)을 각각 전기적으로 연결한다. 수동 소자들(140)은 인쇄회로기판(302)의 주위에 이격되어 배치된다. 본 실시예에서는 수동 소자들(140)은 상술한 실시예들에서 리드들의 기능을 수행하는 콘택 패드들(320), 콘택 랜드들(324), 및 전도 비아들(322)과 비교하여 반도체 칩(110)으로부터 더 이격되어 위치한다. 봉지 재(350)는 인쇄회로기판(302), 반도체 칩(110), 본딩 와이어들(330), 및 수동 소자들(140)을 봉지한다. 또한, 인쇄회로기판(302)의 하부면, 콘택 랜드들(324)의 하부면, 수동 소자들(140)의 전극들의 하부면은 봉지재(350)로부터 노출된다. 상술한 바와 같이, 반도체 칩(110)과 수동 소자들(140)은 반도체 패키지(100) 내에서는 전기적으로 절연되어 있다. 따라서, 반도체 칩(110)과 수동 소자들(140)은 인쇄회로기판과 같은 외부 배선(미도시)을 통하여 전기적으로 연결될 수 있다.The printed circuit board 302 includes a plurality of contact pads 320 on an upper surface thereof, a contact lands 324 on a lower surface thereof, and contact pads 320 and contact lands 324 therein. ) And conductive vias 322 to electrically connect them. Conductive vias 322 may comprise a conductive material and may include, for example, aluminum, silver, copper, gold or alloys thereof. The printed circuit board 320 includes an epoxy molding compound, a synthetic resin, a glass fiber, a ceramic, or a combination thereof. For example, the printed circuit board 320 may be a ceramic substrate, an insulated metal substrate (IMS), a pre-molded substrate, or a direct bonded copper (DBC) substrate. have. The semiconductor chip 110 is mounted on the upper surface of the printed circuit board 320 and includes a plurality of chip bonding pads 114 on the upper surface. The bonding wires 330 electrically connect the chip bonding pads 114 and the contact pads 320, respectively. The passive elements 140 are spaced apart around the printed circuit board 302. In the present exemplary embodiment, the passive elements 140 may be formed using a semiconductor chip (compared to the contact pads 320, the contact lands 324, and the conductive vias 322 that perform the functions of the leads in the above-described embodiments). Is further spaced apart from 110). The encapsulant 350 encapsulates the printed circuit board 302, the semiconductor chip 110, the bonding wires 330, and the passive elements 140. In addition, the bottom surface of the printed circuit board 302, the bottom surface of the contact lands 324, and the bottom surface of the electrodes of the passive elements 140 are exposed from the encapsulant 350. As described above, the semiconductor chip 110 and the passive devices 140 are electrically insulated in the semiconductor package 100. Therefore, the semiconductor chip 110 and the passive elements 140 may be electrically connected through an external wiring (not shown) such as a printed circuit board.

본 발명의 기술적 특징들 중의 하나는 다음과 같다. 본 발명에 따른 반도체 패키지(100, 100a, 200)에 있어서, 반도체 칩(110)은 칩 탑재부(102), 리드들(120), 또는 이들 모두를 통하여 외부와 전기적으로 연결된다. 또한, 본 발명에 따른 반도체 패키지(300)에 있어서, 반도체 칩(110)은 콘택 랜드들(324)를 통하여 외부와 전기적으로 연결된다. 반면, 수동 소자(140)는 상기 전극들(144, 146)의 하부면들을 통하여 외부와 전기적으로 연결되는 것이다. 즉, 본 발명에 따른 반도체 패키지(100, 100a, 200, 300) 내에서는 반도체 칩(110)과 수동 소자(140)는 전기적으로 연결되지 않는다.One of the technical features of the present invention is as follows. In the semiconductor package 100, 100a, 200 according to the present invention, the semiconductor chip 110 is electrically connected to the outside through the chip mounting part 102, the leads 120, or both. In addition, in the semiconductor package 300 according to the present invention, the semiconductor chip 110 is electrically connected to the outside through the contact lands 324. On the other hand, the passive element 140 is electrically connected to the outside through the lower surfaces of the electrodes 144 and 146. That is, in the semiconductor package 100, 100a, 200, 300 according to the present invention, the semiconductor chip 110 and the passive element 140 are not electrically connected.

도 6은 본 발명에 일부 실시예들에 따른 반도체 패키지에 포함되는 수동소자(140)를 도시하는 사시도이다. 도 6을 참조하면, 수동 소자들(140)은 중앙에 수동 소자로서의 기능을 하는 소자부(142)와 양단부에 전극들(144, 146)을 각각 포함한다. 수동 소자들(140) 및 전극들(144, 146)은 직육면체 형상을 가진다. 수동 소자(140)는 박형의 형상을 가지며, 그 두께가 수 십 μm 내지 수 백 μm의 범위일 수 있고, 그 길이와 폭은 수 백 μm 내지 수 mm 일 수 있다. 전극들(144, 146)의 일면은 소자부(142)에 부착되어 있고, 전극들(144, 146)의 다른 5 면이 노출된다. 전극들(144, 146)의 상기 5 면 중 바닥면은 솔더링 등을 통하여 인쇄회로기판 상에 부착된다.6 is a perspective view illustrating a passive element 140 included in a semiconductor package according to some embodiments of the present invention. Referring to FIG. 6, the passive elements 140 include an element portion 142 that functions as a passive element in the center and electrodes 144 and 146 at both ends thereof, respectively. The passive elements 140 and the electrodes 144, 146 have a cuboid shape. The passive element 140 has a thin shape, and may have a thickness in the range of several tens of micrometers to several hundreds of micrometers, and its length and width may be several hundreds of micrometers to several mm. One surface of the electrodes 144 and 146 is attached to the element portion 142, and the other five surfaces of the electrodes 144 and 146 are exposed. Bottom surfaces of the five surfaces of the electrodes 144 and 146 are attached to the printed circuit board through soldering or the like.

일반적으로 전자 장치는 그 기능이 원하는 목적에 맞게 수행되도록 다양한 소자들, 예를 들어 능동 소자들(active components) 또는 수동 소자들(passive components)이 체계적으로 연결되어 구현된다. 이러한 전자 장치에 전원이 인가되면, 상기 능동 소자들 및 상기 수동 소자들은 각각의 기능을 수행한다. 상기 능동 소자들은 통상적으로 게인(gain: 입력에 대한 출력의 비)과 증폭(amplification)의 기능을 수행할 수 있다. 그러나, 수동 소자는 이러한 게인과 증폭의 기능을 수행하지 못하며, 수동 소자들은 능동 소자들에 의하여 공급되는 전기적 에너지를 저장(store)하거나 손실(dissipate)시키는 기능을 한다. 또한 수동 소자들은 전압을 감지(sense)하고, 감시(monitor)하며 전달(transfer)하고 감소(attenuate) 시키거나 제어(control)한다. 그러나 수동 소자는 양과 음의 극성(polarity)을 구별하지 못한다. 수동 소자의 예로서는 저항, 축전기, 및 인덕터가 있으며, 또한 변압기(transformer), 필터(filter), 기계적 스위치(mechanical switch), 전기기계적 릴레이(electro-mechanical relay) 등이 포함된다. 수동소자들은 회로 내에서 바이어스(bias), 디커플링(decoupling), 스위칭 노이즈(noise) 억제, 필터링(filtering), 튜닝(tuning), 피드백(feedback), 터미네이션(termination)과 같은 중요한 기능을 수행한다. 일반적으로 회로에서 수동 소자들이 차지하는 비중은 80% 정도이며, 수동 소자들이 인쇄회로기판에서 차지하는 면적은 50% 정도가 된다. 수동 소자들은 전자 장치의 제품 가격, 크기, 신뢰성에 중대한 영향을 미친다.In general, an electronic device is implemented by systematically connecting various devices, for example, active components or passive components, so that a function thereof is performed for a desired purpose. When power is applied to these electronic devices, the active elements and the passive elements perform their respective functions. The active devices typically perform the functions of gain (a ratio of output to input) and amplification. However, passive devices do not perform these gain and amplification functions, and passive devices function to store or dissipate electrical energy supplied by active devices. Passive components also sense, monitor, transfer, attenuate or control voltages. However, passive devices do not distinguish between positive and negative polarity. Examples of passive elements include resistors, capacitors, and inductors, and also include transformers, filters, mechanical switches, electro-mechanical relays, and the like. Passive devices perform critical functions in the circuit, such as biasing, decoupling, switching noise suppression, filtering, tuning, feedback, and termination. In general, the passive components occupy about 80% of the circuit, and the passive components occupy about 50% of the printed circuit board. Passive devices have a significant impact on the cost, size, and reliability of electronic devices.

또한, 본 발명은 상술한 바와 같은 반도체 패키지들(100, 100a, 200, 300) 중 적어도 하나를 포함하는 반도체 모듈에 적용될 수 있다. 여기서 모듈은 예를 들어 별도의 기판 상에 다양한 종류의 반도체 칩들, 능동 소자들, 수동 소자들, 및 반도체 패키지들이 실장되어 특정한 기능을 수행하도록 구성되는 단위체를 통상적으로 의미한다. 예를 들어, 통상적인 메모리 모듈, 그래픽 모듈, 멀티미디어 모듈, 및 인터넷이나 인트라넷 등의 접속을 위한 유무선 송수신 모듈을 들 수 있다.In addition, the present invention may be applied to a semiconductor module including at least one of the semiconductor packages 100, 100a, 200, and 300 as described above. Here, for example, a module generally refers to a unit in which various kinds of semiconductor chips, active devices, passive devices, and semiconductor packages are mounted on a separate substrate and configured to perform a specific function. For example, a conventional memory module, a graphic module, a multimedia module, and a wired / wireless transmission / reception module for connecting to the Internet or an intranet may be mentioned.

도 7a 내지 도 7h는 본 발명의 일부 실시예들에 따른 반도체 패키지(100a)의 제조방법을 공정별로 도시한 단면도들이다. 7A to 7H are cross-sectional views illustrating a method of manufacturing the semiconductor package 100a according to some embodiments of the inventive concept.

도 7a를 참조하면, 복수의 칩 탑재부들(102) 및 복수의 리드들(120)을 제공한다. 도면에서는 복수의 칩 탑재부들(102) 및 복수의 리드들(120)이 서로 분리되어 도시되어 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 상술한 바와 같이, 복수의 칩 탑재부들(102) 및 복수의 리드들(120)이 리드프레임과 같이 단일체로 형성될 수도 있다.Referring to FIG. 7A, a plurality of chip mounting units 102 and a plurality of leads 120 are provided. Although the plurality of chip mounting parts 102 and the plurality of leads 120 are shown separated from each other in the drawing, this is exemplary and the present invention is not necessarily limited thereto. That is, as described above, the plurality of chip mounting parts 102 and the plurality of leads 120 may be formed as a single body like a lead frame.

도 7b를 참조하면, 칩 탑재부(102)의 하부면, 리드들(120)의 하부면, 리드들(120)의 상부면, 또는 이들 모두에 도금층(103,123,125)을 선택적으로 형성한다.Referring to FIG. 7B, plating layers 103, 123, and 125 may be selectively formed on the bottom surface of the chip mounting unit 102, the bottom surface of the leads 120, the top surface of the leads 120, or both.

도 7c를 참조하면, 상기 칩 탑재부(102) 및 상기 리드들(120)의 하측에 접착부재(109)를 접착한다. 접착부재(109)는 예를 들어 열저항 테이프일 수 있다.Referring to FIG. 7C, the adhesive member 109 is adhered to the lower side of the chip mounting part 102 and the leads 120. The adhesive member 109 may be, for example, a heat resistant tape.

도 7d를 참조하면, 접착부재(109) 상에 복수의 수동 소자들(140)을 접착한다. 상술한 바와 같이, 수동 소자들(140)은 칩 탑재부(102)로부터 멀어지는 방향 으로 상기 리드들(120)에 비하여 돌출되지 않고, 칩 탑재부(102) 및 리드들(120)과 전기적으로 절연되도록 접착된다. 도시된 바와 같이, 수동 소자들(140)은 칩 탑재부(102)와 리드들(120)의 사이에 배치될 수 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 수동 소자들(140)은 리드들(120)의 사이에 배치될 수 있으며, 이는 상술한 바와 같다.Referring to FIG. 7D, a plurality of passive elements 140 are adhered to the adhesive member 109. As described above, the passive elements 140 do not protrude relative to the leads 120 in a direction away from the chip mount 102, and are electrically bonded to the chip mount 102 and the leads 120. do. As shown, the passive elements 140 may be disposed between the chip mount 102 and the leads 120, but this is exemplary and the present invention is not necessarily limited thereto. That is, the passive elements 140 may be disposed between the leads 120, as described above.

도 7e를 참조하면, 칩 탑재부(102) 상에 반도체 칩(110)을 탑재한다. 반도체 칩(110)은 상부면에 복수의 칩 본딩패드들(114)을 상부면에 포함한다.Referring to FIG. 7E, the semiconductor chip 110 is mounted on the chip mounting unit 102. The semiconductor chip 110 includes a plurality of chip bonding pads 114 on the top surface.

도 7f를 참조하면, 복수의 본딩 와이어들(130)을 이용하여 칩 본딩패드들(114)과 리드들(140)을 각각 전기적으로 연결한다.Referring to FIG. 7F, the chip bonding pads 114 and the leads 140 are electrically connected to each other using the plurality of bonding wires 130.

도 7g를 참조하면, 봉지재(150)를 이용하여 칩 탑재부(102), 반도체 칩(110), 리드들(120), 본딩 와이어들(130) 및 수동 소자들(140)을 봉지한다. 이어서, 접착부재(109)를 제거한다. 따라서, 칩 탑재부(102)의 하부면, 리드들(120)의 하부면, 수동 소자들(140)의 전극들의 하부면은 봉지재(150)로부터 노출된다.Referring to FIG. 7G, the chip mounting part 102, the semiconductor chip 110, the leads 120, the bonding wires 130, and the passive elements 140 are encapsulated using the encapsulant 150. Next, the adhesive member 109 is removed. Therefore, the bottom surface of the chip mounting part 102, the bottom surface of the leads 120, and the bottom surface of the electrodes of the passive elements 140 are exposed from the encapsulant 150.

도 7h를 참조하면, 블레이드 등을 이용하여 반도체 패키지의 각 단위 유니트로 분리하는 싱귤레이션(singulation) 공정을 수행하여 개별적인 최종 반도체 패키지(100a)를 완성한다.Referring to FIG. 7H, a singulation process of separating each unit unit of the semiconductor package using a blade or the like is performed to complete an individual final semiconductor package 100a.

도 8a 내지 도 8e는 본 발명의 일부 실시예들에 따른 반도체 패키지(200)의 제조방법을 공정별로 도시한 단면도들이다. 8A through 8E are cross-sectional views illustrating a method of manufacturing the semiconductor package 200 according to some embodiments of the inventive concept.

도 8a를 참조하면, 도 7a 내지 도 7c를 참조하여 상술한 바와 같이, 복수의 칩 탑재부들(102)과 복수의 리드들(120)이 접착부재(109) 상에 접착되어 있다. 이 어서 접착부재(109) 상에 복수의 수동 소자들(140)를 접착한다. 상술한 바와 같이, 수동 소자들(140)은 칩 탑재부(102)로부터 멀어지는 방향으로 상기 리드들(120)에 비하여 돌출되지 않고, 칩 탑재부(102) 및 리드들(120)과 전기적으로 절연되도록 접착된다. 본 실시예에 있어서, 수동 소자들(140)은 리드들(120)로부터 본 단면도가 나타내는 평면에 수직한 방향으로 접착되어 있고, 리드들(120) 상에 접착된 것이 아님에 유의한다. Referring to FIG. 8A, as described above with reference to FIGS. 7A to 7C, a plurality of chip mounting parts 102 and a plurality of leads 120 are adhered to the adhesive member 109. Then, the plurality of passive elements 140 are adhered to the adhesive member 109. As described above, the passive elements 140 do not protrude relative to the leads 120 in a direction away from the chip mount 102, and are electrically bonded to the chip mount 102 and the leads 120. do. Note that in the present embodiment, the passive elements 140 are bonded in a direction perpendicular to the plane shown in the cross section seen from the leads 120 and are not bonded on the leads 120.

도 8b를 참조하면, 칩 탑재부(102)의 상부면과 리드들(120)의 상부면의 일부가 노출되도록, 리드들(120)의 다른 일부와 수동 소자들(140)을 매립하도록 봉지재(250)를 이용하여 봉지한다.Referring to FIG. 8B, an encapsulant may be embedded to fill the other part of the leads 120 and the passive elements 140 so that the upper surface of the chip mounting part 102 and a part of the upper surface of the leads 120 are exposed. Encapsulate using 250).

도 8c를 참조하면, 접착부재(109)를 제거하고, 칩 탑재부(102) 상에 복수의 칩 본딩패드들(114)을 상부면에 포함하는 반도체 칩(110)을 탑재한다. 이어서, 칩 본딩패드들(114)과 리드들(120)을 각각 전기적으로 연결하기 위해 본딩와이어들(130)을 이용하여 와이어본딩한다.Referring to FIG. 8C, the adhesive member 109 is removed, and the semiconductor chip 110 including the plurality of chip bonding pads 114 is mounted on the chip mounting part 102. Subsequently, wire bonding is performed using the bonding wires 130 to electrically connect the chip bonding pads 114 and the leads 120, respectively.

도 8d를 참조하면, 봉지재(250) 상에 투명판(260)을 설치한다. Referring to FIG. 8D, a transparent plate 260 is installed on the encapsulant 250.

도 8e를 참조하면, 반도체 패키지의 각 단위 유니트로 분리하는 싱귤레이션 공정을 수행하여 개별적인 최종 반도체 패키지(200)를 완성한다.Referring to FIG. 8E, a singulation process of separating each unit unit of a semiconductor package is performed to complete an individual final semiconductor package 200.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope not departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 종래의 반도체 모듈을 개략적으로 도시한 평면도이다.1 is a plan view schematically showing a conventional semiconductor module.

도 2a, 도 2b 및 도 2c는 각각 본 발명의 일부 실시예들에 따른 반도체 패키지의 상면도, 배면도, 및 측단면도이다.2A, 2B, and 2C are top, bottom, and side cross-sectional views, respectively, of a semiconductor package in accordance with some embodiments of the present invention.

도 2d는 도 2a의 절단선 A-A'를 따라 취해진 측단면도이다.FIG. 2D is a side cross-sectional view taken along cut line A-A 'of FIG. 2A.

도 3a 및 도 3b는 각각 본 발명의 일부 실시예들에 따른 반도체 패키지의 상면도 및 배면도이다.3A and 3B are top and bottom views of a semiconductor package according to some embodiments of the present invention, respectively.

도 3c는 도 3a의 절단선 B-B'를 따라 취해진 측단면도이다.3C is a side cross-sectional view taken along cut line B-B 'of FIG. 3A.

도 4a는 본 발명의 일부 실시예들에 따른 반도체 패키지의 상면도이다.4A is a top view of a semiconductor package in accordance with some embodiments of the present invention.

도 4b는 도 4a의 절단선 C-C'를 따라 취해진 단면도이다.4B is a cross-sectional view taken along the line C-C 'of FIG. 4A.

도 4c는 도 4a의 절단선 D-D'를 따라 취해진 단면도이다.4C is a cross-sectional view taken along cut line D-D 'of FIG. 4A.

도 5a 및 도 5b는 본 발명의 일부 실시예들에 따른 반도체 패키지의 상면도, 및 배면도이고, 도 5c는 도 5a의 절단선 E-E'를 따라 취해진 단면도이다.5A and 5B are top and back views of a semiconductor package in accordance with some embodiments of the invention, and FIG. 5C is a cross-sectional view taken along the line E-E ′ of FIG. 5A.

도 6은 본 발명에 일부 실시예들에 따른 반도체 패키지에 포함되는 수동소자를 도시하는 사시도이다.6 is a perspective view illustrating a passive device included in a semiconductor package according to some embodiments of the present invention.

도 7a 내지 도 7h는 본 발명의 일부 실시예들에 따른 반도체 패키지 제조방법을 공정별로 도시한 단면도들이다.7A through 7H are cross-sectional views illustrating a method of manufacturing a semiconductor package according to some embodiments of the inventive concept.

도 8a 내지 도 8e는 본 발명의 일부 실시예들에 따른 반도체 패키지 제조방법을 공정별로 도시한 단면도들이다.8A through 8E are cross-sectional views illustrating a method of manufacturing a semiconductor package according to some embodiments of the present inventive concept.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 100a, 200, 300: 반도체 패키지, 102: 칩 탑재부, 100, 100a, 200, 300: semiconductor package, 102: chip mounting portion,

103, 123, 125:도금층, 110: 반도체 칩, 103, 123, 125: plating layer, 110: semiconductor chip,

114: 칩 본딩패드, 120: 리드, 114: chip bonding pad, 120: lead,

122: 타이 바, 130, 330: 와이어, 122: tie bar, 130, 330: wire,

140: 수동소자, 142: 소자부, 140: passive element, 142: element part,

144, 146: 전극, 150, 250, 350: 봉지재, 144, 146: electrode, 150, 250, 350: encapsulant,

252: 돌출부, 260: 투명판, 252: protrusion, 260: transparent plate,

302: 인쇄회로기판, 320: 콘택패드, 302: printed circuit board, 320: contact pad,

322: 전도비아, 324: 콘택랜드 322: Evangelism Via, 324: Contact Land

Claims (26)

칩 탑재부 상에 탑재되며, 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩;A semiconductor chip mounted on the chip mounting part and including a plurality of chip bonding pads on an upper surface thereof; 상기 반도체 칩의 주위를 따라 이격되어 배치된 복수의 리드들;A plurality of leads spaced apart along the periphery of the semiconductor chip; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하는 복수의 본딩 와이어들; A plurality of bonding wires electrically connecting the chip bonding pads and the leads, respectively; 상기 반도체 칩으로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 반도체 칩과 상기 리드들로부터 전기적으로 절연되도록 배치되고, 양단부에 전극들을 각각 포함하는 하나 또는 그 이상의 수동 소자들; 및One or more passive elements that do not protrude relative to the leads in a direction away from the semiconductor chip, and are electrically insulated from the semiconductor chip and the leads and each having electrodes at both ends; And 상기 칩 탑재부, 상기 반도체 칩, 상기 리드들, 상기 본딩 와이어들 및 상기 수동 소자들을 봉지하는 봉지재;를 포함하고,And an encapsulant encapsulating the chip mounting part, the semiconductor chip, the leads, the bonding wires, and the passive elements. 상기 칩 탑재부의 하부면, 상기 리드들의 하부면, 상기 수동 소자들의 상기 전극들의 하부면은 상기 봉지재로부터 노출된 것을 특징으로 하는 반도체 패키지.And a bottom surface of the chip mounting part, a bottom surface of the leads, and a bottom surface of the electrodes of the passive elements are exposed from the encapsulant. 칩 탑재부 상에 탑재되며, 형성된 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩;A semiconductor chip mounted on the chip mounting part and including a plurality of formed chip bonding pads on an upper surface thereof; 상기 반도체 칩의 주위를 따라 이격되어 배치된 복수의 리드들;A plurality of leads spaced apart along the periphery of the semiconductor chip; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하는 복수의 본딩 와이어들; A plurality of bonding wires electrically connecting the chip bonding pads and the leads, respectively; 상기 반도체 칩으로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 반도체 칩과 상기 리드들로부터 전기적으로 절연되도록 배치되고, 양단부에 전극들을 각각 포함하는 하나 또는 그 이상의 수동 소자들; 및One or more passive elements that do not protrude relative to the leads in a direction away from the semiconductor chip, and are electrically insulated from the semiconductor chip and the leads and each having electrodes at both ends; And 상기 칩 탑재부, 상기 리드들, 상기 수동 소자들을 봉지하는 봉지재;를 포함하고,And an encapsulant encapsulating the chip mounting part, the leads, and the passive elements. 상기 칩 탑재부의 상부면과 하부면, 상기 리드들의 하부면, 상기 수동 소자들의 상기 전극들의 하부면은 상기 봉지재로부터 노출된 것을 특징으로 하는 반도체 패키지.The upper and lower surfaces of the chip mounting part, the lower surface of the leads, and the lower surface of the electrodes of the passive elements are exposed from the encapsulant. 제 1 항 또는 제 2항에 있어서, 상기 수동 소자들의 적어도 일부는 상기 반도체 칩과 상기 리드들의 사이에 배치된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein at least some of the passive elements are disposed between the semiconductor chip and the leads. 제 1 항 또는 제 2 항에 있어서, 상기 리드들의 적어도 일부는 그 측면의 적어도 일부가 상기 봉지재로부터 노출된 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 1 or 2, wherein at least a part of the leads are exposed at least a portion of the side surface of the encapsulant. 제 1 항 또는 제 2 항에 있어서, 상기 수동 소자들의 적어도 일부는 그 측면, 그 상면 또는 이들 모두가 상기 봉지재에 의하여 완전히 매립된 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 1 or 2, wherein at least some of the passive elements have their side surfaces, their upper surfaces, or both, completely enclosed by the encapsulant. 제 2 항에 있어서, 상기 리드들의 상부면의 일부는 상기 봉지재로부터 노출되는 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein a portion of the upper surface of the leads is exposed from the encapsulant. 제 6 항에 있어서, 상기 리드들의 상기 상부면의 다른 일부는 상기 봉지재에 의하여 매립되고, The method of claim 6, wherein the other part of the upper surface of the leads are embedded by the encapsulant, 상기 봉지재는 상기 매립된 상부면 상에 상측방향으로 연장되어 형성한 돌출부를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.The encapsulation material is a semiconductor package, characterized in that it comprises a protrusion formed extending in an upward direction on the buried upper surface. 제 7 항에 있어서, 상기 돌출부의 상측에 접착된 투명판을 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.8. The semiconductor package of claim 7, further comprising a transparent plate adhered to an upper side of the protrusion. 제 1 항 또는 제 2 항에 있어서, 상기 칩 탑재부의 하부면, 상기 리드들의 하부면, 또는 이들 모두에는, 하부 도금층이 더 형성되고, According to claim 1 or 2, wherein the lower surface of the chip mounting portion, the lower surface of the leads, or both, a lower plating layer is further formed, 상기 하부 도금층은 상기 봉지재로부터 노출된 것을 특징으로 하는 반도체 패키지.The lower plating layer is a semiconductor package, characterized in that exposed from the encapsulant. 제 9 항에 있어서, 상기 하부 도금층은 상기 수동 소자의 상기 전극들의 하부면과 동일 평면 상에 위치하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 9, wherein the lower plating layer is disposed on the same plane as the lower surfaces of the electrodes of the passive element. 제 9 항에 있어서, 상기 하부 도금층은, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 알루미늄(Al), 주석(Sn), 납(Pb), 또는 이들의 합금을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 9, wherein the lower plating layer is nickel (Ni), palladium (Pd), gold (Au), silver (Ag), aluminum (Al), tin (Sn), lead (Pb), or an alloy thereof. A semiconductor package comprising a. 제 1 항 또는 제 2 항에 있어서, 상기 리드들의 상부면에는 상부 도금층이 더 형성되고, According to claim 1 or 2, wherein the upper surface of the lead is further formed with an upper plating layer, 상기 상부 도금층은 상기 본딩 와이어들과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The upper plating layer is a semiconductor package, characterized in that electrically connected with the bonding wires. 제 12 항에 있어서, 상기 상부 도금층은, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 알루미늄(Al), 주석(Sn), 납(Pb), 또는 이들의 합금을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 12, wherein the upper plating layer is nickel (Ni), palladium (Pd), gold (Au), silver (Ag), aluminum (Al), tin (Sn), lead (Pb), or an alloy thereof. A semiconductor package comprising a. 제 1 항 또는 제 2 항에 있어서, 상기 칩 탑재부와 상기 리드들은 리드프레임을 구성하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the chip mounting part and the leads form a lead frame. 제 14 항에 있어서, 상기 칩 탑재부는 그 상부면이 하프 에칭(half etching)되고, 상기 반도체 칩이 그 상에 탑재된 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 14, wherein an upper surface of the chip mounting part is half etched, and the semiconductor chip is mounted thereon. 제 1 항 또는 제 2 항에 있어서, 상기 칩 탑재부는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC), 합성수지, 유리섬유, 세라믹, 또는 이들의 조합 을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the chip mounting part comprises an epoxy molding compound (EMC), a synthetic resin, a glass fiber, a ceramic, or a combination thereof. 제 1 항 또는 제 2 항에 있어서, 상기 봉지재는 에폭시 몰딩 컴파운드, 합성수지, 유리섬유, 세라믹, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package according to claim 1 or 2, wherein the encapsulant comprises an epoxy molding compound, a synthetic resin, a glass fiber, a ceramic, or a combination thereof. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 칩은 상기 칩 탑재부, 상기 리드들의 하부면, 또는 이들 모두를 통하여 외부와 전기적으로 연결되고, The semiconductor chip of claim 1, wherein the semiconductor chip is electrically connected to the outside through the chip mounting part, the bottom surface of the leads, or both thereof. 상기 수동소자는 상기 전극들의 하부면들을 통하여 외부와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The passive device is a semiconductor package, characterized in that electrically connected to the outside through the lower surfaces of the electrodes. 그 상면에 복수의 콘택 패드들을 포함하고, 그 하면에 콘택 랜드들을 포함하고, 그 내부에 상기 콘택 패드들과 상기 콘택 랜드들을 전기적으로 연결하는 전도 비아들을 포함하는 인쇄회로기판;A printed circuit board including a plurality of contact pads on an upper surface thereof, including contact lands on a lower surface thereof, and conductive conduction vias electrically connecting the contact pads and the contact lands therein; 상기 인쇄회로기판의 상면에 탑재되며, 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩;A semiconductor chip mounted on an upper surface of the printed circuit board and including a plurality of chip bonding pads on an upper surface thereof; 상기 칩 본딩패드들과 상기 콘택 패드들을 각각 전기적으로 연결하는 복수의 본딩 와이어들; A plurality of bonding wires electrically connecting the chip bonding pads and the contact pads, respectively; 상기 인쇄회로기판의 주위에 이격되어 상기 반도체 칩 및 상기 인쇄회로기판으로부터 전기적으로 절연되도록 배치되고, 양단부에 전극들을 각각 포함하는 하나 또는 그 이상의 수동 소자들; 및One or more passive elements spaced apart from the printed circuit board so as to be electrically insulated from the semiconductor chip and the printed circuit board, and including electrodes at both ends; And 상기 인쇄회로기판, 상기 반도체 칩, 상기 본딩 와이어들, 및 상기 수동 소자들을 봉지하는 봉지재;를 포함하고,And an encapsulant encapsulating the printed circuit board, the semiconductor chip, the bonding wires, and the passive elements. 상기 인쇄회로기판의 하부면, 상기 콘택 랜드들의 하부면, 상기 수동 소자들의 상기 전극들의 하부면은 상기 봉지재로부터 노출된 것을 특징으로 하는 반도체 패키지.And a bottom surface of the printed circuit board, a bottom surface of the contact lands, and a bottom surface of the electrodes of the passive elements are exposed from the encapsulant. 제 19 항에 있어서, 상기 반도체 칩은 상기 콘택 랜드들의 하부면들을 통하여 외부와 전기적으로 연결되고, The semiconductor device of claim 19, wherein the semiconductor chip is electrically connected to an outside through lower surfaces of the contact lands. 상기 수동소자는 상기 전극들의 하부면들을 통하여 외부와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The passive device is a semiconductor package, characterized in that electrically connected to the outside through the lower surfaces of the electrodes. 제 19 항에 있어서, 상기 인쇄회로기판은 에폭시 몰딩 컴파운드, 합성수지, 유리섬유, 세라믹, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 패키지.20. The semiconductor package of claim 19, wherein the printed circuit board comprises an epoxy molding compound, a synthetic resin, a glass fiber, a ceramic, or a combination thereof. 칩 탑재부 및 복수의 리드들을 제공하는 단계;Providing a chip mount and a plurality of leads; 상기 칩 탑재부 및 상기 리드들의 하측에 접착부재를 접착하는 단계;Adhering an adhesive member to the chip mounting portion and the lower side of the leads; 상기 칩 탑재부로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 칩 탑재부 및 상기 리드들과 전기적으로 절연되도록, 상기 접착부재 상에 하나 또는 그 이상의 수동 소자들을 접착하는 단계;Bonding one or more passive elements onto the adhesive member so as to be electrically insulated from the chip mount and the leads, without protruding from the leads in a direction away from the chip mount; 상기 칩 탑재부 상에 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩을 탑재하는 단계;Mounting a semiconductor chip including a plurality of chip bonding pads on an upper surface of the chip mounting part; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하기 위해 본딩와이어들을 이용하여 와이어본딩하는 단계;Wire bonding using bonding wires to electrically connect the chip bonding pads and the leads, respectively; 상기 칩 탑재부, 상기 반도체 칩, 상기 리드들, 상기 수동 소자들, 상기 본딩와이어들을 봉지재를 이용하여 봉지하는 단계; 및 Encapsulating the chip mounting part, the semiconductor chip, the leads, the passive elements, and the bonding wires with an encapsulant; And 상기 접착부재를 제거하는 단계;Removing the adhesive member; 를 포함하는 반도체 패키지 제조방법.Semiconductor package manufacturing method comprising a. 칩 탑재부 및 복수의 리드들을 제공하는 단계;Providing a chip mount and a plurality of leads; 상기 칩 탑재부 및 상기 리드들의 하측에 접착부재를 접착하는 단계;Adhering an adhesive member to the chip mounting portion and the lower side of the leads; 상기 칩 탑재부로부터 멀어지는 방향으로 상기 리드들에 비하여 돌출되지 않고, 상기 칩 탑재부 및 상기 리드들과 전기적으로 절연되도록, 상기 접착부재 상에 하나 또는 그 이상의 수동 소자들을 접착하는 단계; Bonding one or more passive elements on the adhesive member so as to be electrically insulated from the chip mount and the leads, without protruding from the leads in a direction away from the chip mount; 상기 칩 탑재부의 상부면과 상기 리드들의 상부면의 일부가 노출되도록, 상기 리드들의 다른 일부와 상기 수동 소자들을 매립하도록 봉지재를 이용하여 봉지하는 단계; Sealing with an encapsulant to bury the other portion of the leads and the passive elements such that the upper surface of the chip mounting portion and a portion of the upper surface of the leads are exposed; 상기 접착부재를 제거하는 단계;Removing the adhesive member; 상기 칩 탑재부 상에 복수의 칩 본딩패드들을 상부면에 포함하는 반도체 칩 을 탑재하는 단계;Mounting a semiconductor chip including a plurality of chip bonding pads on an upper surface of the chip mounting part; 상기 칩 본딩패드들과 상기 리드들을 각각 전기적으로 연결하기 위해 본딩와이어들을 이용하여 와이어본딩하는 단계; 및 Wire bonding using bonding wires to electrically connect the chip bonding pads and the leads, respectively; And 상기 봉지재 상에 투명판을 접착하는 단계;Adhering a transparent plate on the encapsulant; 를 포함하는 반도체 패키지 제조방법.Semiconductor package manufacturing method comprising a. 제 22 항 또는 제 23 항에 있어서, 싱귤레이션 공정을 수행하여 개별적인 최종 반도체 패키지를 완성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.24. The method of claim 22 or 23, further comprising performing a singulation process to complete the individual final semiconductor package. 제 22 항 또는 제 23 항에 있어서, 상기 접착부재를 접착하는 단계 이전에, The method of claim 22 or 23, wherein prior to the step of adhering the adhesive member, 상기 칩 탑재부의 상부면, 상기 칩 탑재부의 하부면, 상기 리드들의 하부면, 상기 리드들의 상부면, 또는 이들 모두에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.And forming a plating layer on an upper surface of the chip mounting portion, a lower surface of the chip mounting portion, lower surfaces of the leads, upper surfaces of the leads, or both. 제 1 항, 제 2 항, 및 제 19 항 중 적어도 하나의 반도체 패키지를 포함하는 반도체 모듈.20. A semiconductor module comprising at least one semiconductor package of claims 1, 2, and 19.
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