KR101217375B1 - Semiconductor package and fabricating method thereof - Google Patents

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Abstract

본 발명은 서브스트레이트의 공간을 효율적으로 사용하고 비용을 절감할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 상면에 제 1 배선 패턴과 상기 제 1 배선 패턴을 덮는 제 1 패시베이션층이 형성되고, 하면에 제 2 배선 패턴과 상기 제 2 배선 패턴을 덮는 제 2 패시베이션층이 형성된 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 반도체 다이; 상기 서브스트레이트와 반도체 다이를 전기적으로 연결시키는 추가 패턴부; 및 상기 서브스트레이트, 반도체 다이 및 추가 패턴부를 인캡슐레이션시키는 인캡슐란트를 포함하는 반도체 패키지를 개시한다.The present invention relates to a semiconductor package and a method of manufacturing the same that can efficiently use the space of the substrate and reduce the cost.
For example, a substrate having a first passivation layer covering a first wiring pattern and the first wiring pattern on an upper surface thereof, and a second passivation layer covering the second wiring pattern and the second wiring pattern formed on a lower surface thereof; A semiconductor die formed on top of the substrate; An additional pattern portion electrically connecting the substrate and the semiconductor die; And an encapsulant for encapsulating the substrate, the semiconductor die, and an additional pattern portion.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and fabricating method thereof}Semiconductor package and fabrication method

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

일반적으로 반도체 패키지는 다수의 패턴이 형성된 서브스트레이트에 반도체 다이를 적층하고 와이어로 본딩한 후, 이를 인캡슐란트로 인캡슐레이션하여 완성된다. 이러한 반도체 패키지는 점점 갈수록 소형화 되고 있다. 이에 따라, 반도체 패키지를 소형화하기 위해 상기 반도체 다이와 연결되는 서브스트레이트를 다층 기판으로 사용하고 있다. 이러한 다층 기판의 사용은 비용 상승의 원인이 된다. 따라서 반도체 패키지의 비용을 절감할 수 있는 방법이 요구된다.
In general, a semiconductor package is completed by stacking a semiconductor die on a substrate on which a plurality of patterns are formed, bonding the wire with a wire, and then encapsulating it with an encapsulant. Such semiconductor packages are becoming smaller and smaller. Accordingly, in order to miniaturize the semiconductor package, a substrate connected to the semiconductor die is used as a multilayer substrate. The use of such a multilayer substrate is a cause of cost increase. Therefore, a method for reducing the cost of a semiconductor package is required.

본 발명은 서브스트레이트의 공간을 효과적으로 사용하고 비용을 절감할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
The present invention is to provide a semiconductor package and a method of manufacturing the same that can effectively use the space of the substrate and reduce the cost.

본 발명에 의한 반도체 패키지는 상면에 제 1 배선 패턴과 상기 제 1 배선 패턴을 덮는 제 1 패시베이션층이 형성되고, 하면에 제 2 배선 패턴과 상기 제 2 배선 패턴을 덮는 제 2 패시베이션층이 형성된 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 반도체 다이; 상기 서브스트레이트와 반도체 다이를 전기적으로 연결시키는 추가 패턴부; 및 상기 서브스트레이트, 반도체 다이 및 추가 패턴부를 인캡슐레이션시키는 인캡슐란트를 포함한다.In the semiconductor package according to the present invention, a first passivation layer covering a first wiring pattern and the first wiring pattern is formed on an upper surface thereof, and a sub passivation layer covering a second wiring pattern and the second wiring pattern is formed on a lower surface thereof. straight; A semiconductor die formed on top of the substrate; An additional pattern portion electrically connecting the substrate and the semiconductor die; And an encapsulant for encapsulating the substrate, the semiconductor die, and the additional pattern portion.

상기 추가 패턴부는 상기 제 1 패시베이션층에 형성된 추가 유전층; 상기 추가 유전층의 상면에서 서브스트레이트의 상면까지 연장되어 형성된 추가 패턴층; 및 상기 추가 패턴층에 형성되어, 추가 패턴층의 일부를 외부로 노출시키는 추가 패시베이션층을 포함할 수 있다.The additional pattern portion may further include an additional dielectric layer formed on the first passivation layer; An additional pattern layer extending from an upper surface of the additional dielectric layer to an upper surface of a substrate; And an additional passivation layer formed on the additional pattern layer to expose a portion of the additional pattern layer to the outside.

상기 추가 패턴층은 상기 제 1 배선 패턴의 상부에 형성될 수 있으며, 상기 서브스트레이트의 상면과 하면을 관통하는 관통 비아에 형성될 수 있다. 또한, 상기 추가 패턴층은 도전성 와이어를 통해 반도체 다이와 전기적으로 연결될 수 있다.The additional pattern layer may be formed on an upper portion of the first wiring pattern, and may be formed in a through via penetrating the upper and lower surfaces of the substrate. In addition, the additional pattern layer may be electrically connected to the semiconductor die through conductive wires.

상기 반도체 다이는 상기 추가 패시베이션층에 형성되거나, 상기 제 1 패시베이션층에 형성될 수 있다.The semiconductor die may be formed in the additional passivation layer or in the first passivation layer.

또한, 본 발명에 의한 반도체 패키지의 제조 방법은 상면에 제 1 배선 패턴과 상기 제 1 배선 패턴을 덮는 제 1 패시베이션층이 형성되고, 하면에 제 2 배선 패턴과 상기 제 2 배선 패턴을 덮는 제 2 패시베이션층이 형성된 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 제 1 패시베이션층에 추가 유전층을 형성하는 추가 유전층 형성 단계; 상기 추가 유전층의 상면에서 서브스트레트의 상면으로 연장되는 추가 패턴층을 형성하는 추가 패턴층 형성 단계; 상기 추가 패턴층에 추가 패시베이션층을 형성하는 추가 패시베이션층 형성 단계; 상기 서브스트레이트의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계; 상기 반도체 다이와 서브스트레이트를 도전성 와이어로 연결시키는 와이어 본딩 단계; 상기 서브스트레이트와 반도체 다이를 인캡슐레이션시키는 인캡슐레이션 단계; 및 상기 서브스트레이트의 제 2 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함한다.In the method of manufacturing a semiconductor package according to the present invention, a first passivation layer covering a first wiring pattern and the first wiring pattern is formed on an upper surface thereof, and a second wiring pattern and a second wiring pattern covering the second wiring pattern on a lower surface thereof. A substrate preparation step of preparing a substrate on which a passivation layer is formed; Forming an additional dielectric layer in said first passivation layer; An additional pattern layer forming step of forming an additional pattern layer extending from an upper surface of the additional dielectric layer to an upper surface of the substrate; An additional passivation layer forming step of forming an additional passivation layer on the additional pattern layer; Attaching a semiconductor die on top of the substrate; Wire bonding connecting the semiconductor die and the substrate with a conductive wire; An encapsulation step of encapsulating the substrate and the semiconductor die; And a solder ball attaching step of attaching a solder ball to the second wiring pattern of the substrate.

상기 추가 패턴층 형성 단계는 상기 제 1 배선 패턴의 상부에 추가 패턴층을 형성할 수 있다. 상기 추가 패턴층 형성 단계는 상기 제 2 배선 패턴과 전기적으로 연결된 관통 비아의 상부에 추가 패턴층을 형성할 수 있다.In the forming of the additional pattern layer, an additional pattern layer may be formed on the first wiring pattern. In the forming of the additional pattern layer, an additional pattern layer may be formed on the through via electrically connected to the second wiring pattern.

상기 반도체 다이 부착 단계는 상기 제 1 패시베이션층에 반도체 다이를 부착할 수 있다. 상기 반도체 다이 부착 단계는 상기 추가 패시베이션층에 반도체 다이를 부착할 수 있다.The attaching the semiconductor die may attach the semiconductor die to the first passivation layer. The attaching the semiconductor die may attach the semiconductor die to the additional passivation layer.

상기 와이어 본딩 단계는 상기 반도체 다이와 제 1 배선 패턴에 도전성 와이어를 본딩할 수 있다. 상기 와이어 본딩 단계는 상기 반도체 다이와 추가 패턴층에 도전성 와이어를 본딩할 수 있다.The wire bonding step may bond conductive wires to the semiconductor die and the first wiring pattern. The wire bonding step may bond conductive wires to the semiconductor die and the additional pattern layer.

또한, 본 발명에 의한 반도체 패키지는 다수의 배선 패턴이 형성된 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 반도체 다이; 및 상기 배선 패턴을 서로 연결하는 도전성 와이어를 포함한다.In addition, the semiconductor package according to the present invention comprises a substrate having a plurality of wiring patterns formed; A semiconductor die formed on top of the substrate; And conductive wires connecting the wiring patterns to each other.

상기 도전성 와이어는 적어도 하나의 배선 패턴을 가로 질러서 형성될 수 있다.The conductive wire may be formed across at least one wiring pattern.

상기 서브스트레이트는 인쇄회로기판으로 형성되고, 상기 배선 패턴은 구리 패턴으로 형성될 수 있다.The substrate may be formed of a printed circuit board, and the wiring pattern may be formed of a copper pattern.

상기 서브스트레이트는 리드 프레임으로 형성되고, 상기 배선 패턴은 구리 리드로 형성될 수 있다.
The substrate may be formed of a lead frame, and the wiring pattern may be formed of a copper lead.

본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 서브스트레이트에 추가 패턴부를 형성함으로써, 서브스트레이트의 공간을 효율적으로 사용할 수 있다. In the semiconductor package and the method of manufacturing the same according to an embodiment of the present invention, by forming an additional pattern portion in the substrate, the substrate space may be efficiently used.

또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 서브스트레이트에 추가 패턴부를 형성하여 내층을 갖는 서브스트레이트와 동일한 효과를 얻을 수 있으므로, 이에 따른 비용을 절감할 수 있게 된다.In addition, the manufacturing method of the semiconductor package according to an embodiment of the present invention can achieve the same effect as the substrate having an inner layer by forming an additional pattern portion on the substrate, it is possible to reduce the cost accordingly.

또한, 본 발명의 일 실시예에 따른 반도체 패키지는 적어도 하나의 배선 패턴을 가로질러 형성되는 도전성 와이어가 형성됨으로써, 서브스트레이트의 공간을 효율적으로 사용할 수 있으며 비용을 절감할 수 있다.
In addition, the semiconductor package according to the embodiment of the present invention is formed by the conductive wire formed across at least one wiring pattern, it is possible to efficiently use the space of the substrate and reduce the cost.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 일부를 도시한 평면도이다.
도 6b는 도 6a의 A-A'선을 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 일부를 도시한 평면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
4A to 4I are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.
5A through 5E are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention.
6A is a plan view illustrating a portion of a semiconductor package according to another embodiment of the present invention.
FIG. 6B is a cross-sectional view taken along line AA ′ of FIG. 6A.
7 is a plan view illustrating a portion of a semiconductor package according to another embodiment of the present invention.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트(110), 추가 패턴부(120), 반도체 다이(130), 인캡슐란트(140) 및 솔더볼(150)을 포함한다.Referring to FIG. 1, a semiconductor package 100 according to an embodiment of the present invention may include a substrate 110, an additional pattern unit 120, a semiconductor die 130, an encapsulant 140, and a solder ball 150. It includes.

상기 서브스트레이트(110)는 절연층(111), 상기 절연층(111)의 상면에 형성된 제 1 배선 패턴(112), 상기 절연층(111)의 하면에 형성된 제 2 배선 패턴(113), 상기 절연층(111)의 상면에 형성되어 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114) 및 상기 절연층(111)의 하면에 형성되어 제 2 배선 패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115)을 포함한다. 또한, 상기 서브스트레이트(110)는 상기 절연층(111)의 상면에서 하면을 관통하는 관통 비아(116)를 더 포함한다. 이러한 서브스트레이트(110)는 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.The substrate 110 may include an insulating layer 111, a first wiring pattern 112 formed on an upper surface of the insulating layer 111, a second wiring pattern 113 formed on a lower surface of the insulating layer 111, and The first passivation layer 114 is formed on the top surface of the insulating layer 111 to expose a portion of the first wiring pattern 112 and the bottom surface of the insulating layer 111 is formed to form the second wiring pattern 113. And a second passivation layer 115 exposing a portion. In addition, the substrate 110 may further include a through via 116 penetrating the lower surface of the insulating layer 111. The substrate 110 may be a printed circuit board (PCB) formed on both sides.

상기 절연층(111)은 평평한 상면과 반대면인 평평한 하면으로 이루어진다. 상기 절연층(111)은 상면에 형성된 제 1 배선 패턴(112)과 하면에 형성된 제 2 배선 패턴(113) 사이를 절연시킨다. 여기서 상기 절연층(111)은 단층으로 이루어질 수 있다. The insulating layer 111 is formed of a flat lower surface opposite to a flat upper surface. The insulating layer 111 insulates between the first wiring pattern 112 formed on the upper surface and the second wiring pattern 113 formed on the lower surface. The insulating layer 111 may be formed of a single layer.

상기 제 1 배선 패턴(112)은 상기 절연층(111)의 상면에 형성된다. 상기 제 1 배선 패턴(112)은 관통 비아(116)를 통해서 제 2 배선 패턴(113)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선 패턴(112)은 도전성 와이어(131)를 통해 반도체 다이(130)와 전기적으로 연결될 수 있다. 여기서, 상기 제 1 배선 패턴(112)에는 도전성 와이어(131)가 본딩될 수 있는 본드 패드(112a)가 형성되어 있다. 상기 본드 패드(112a)는 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 상기 제 1 배선 패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 또는 그 등가물이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.The first wiring pattern 112 is formed on the top surface of the insulating layer 111. The first wiring patterns 112 may be electrically connected to the second wiring patterns 113 through the through vias 116. In addition, the first wiring pattern 112 may be electrically connected to the semiconductor die 130 through the conductive wire 131. Here, a bond pad 112a through which the conductive wire 131 may be bonded is formed on the first wiring pattern 112. The bond pad 112a may be formed of any one selected from gold (Au), silver (Ag), copper (Cu), or a combination thereof. In addition, the first wiring pattern 112 may be copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), or an equivalent thereof, but the metal material is not limited thereto.

상기 제 2 배선 패턴(113)은 상기 절연층(111)의 하면에 형성된다. 상기 제 2 배선 패턴(113)은 관통 비아(116)를 통해서 제 1 배선 패턴(112) 및 추가 패턴층(122)과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선 패턴(113)에는 솔더볼(150)이 용착된다. 이러한 제 2 배선 패턴(113)은 상기 제 1 배선 패턴(112)과 동일한 재질로 이루어질 수 있다.The second wiring pattern 113 is formed on the bottom surface of the insulating layer 111. The second wiring pattern 113 may be electrically connected to the first wiring pattern 112 and the additional pattern layer 122 through the through via 116. In addition, solder balls 150 are welded to the second wiring patterns 113. The second wiring patterns 113 may be formed of the same material as the first wiring patterns 112.

상기 제 1 패시베이션층(114)은 상기 절연층(111)의 상면에서 상기 제 1 배선 패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 1 배선 패턴(112)을 외부환경으로부터 보호한다. 즉, 상기 제 1 패시베이션층(114)은 상기 절연층(111)의 상면에 형성되며, 상기 제 1 배선 패턴(112)의 일부를 외부로 노출 시킨다. 이때, 제 1 배선 패턴(112)에 형성된 본드 패드(112a)가 외부로 노출될 수 있다. 상기 제 1 패시베이션층(114)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first passivation layer 114 is formed at a predetermined thickness on the outer circumference of the first wiring pattern 112 on the upper surface of the insulating layer 111 to protect the first wiring pattern 112 from the external environment. . That is, the first passivation layer 114 is formed on the top surface of the insulating layer 111 and exposes a part of the first wiring pattern 112 to the outside. In this case, the bond pads 112a formed on the first wiring patterns 112 may be exposed to the outside. The first passivation layer 114 may be formed of any one selected from conventional polyimide, epoxy, benzocyclobutene (BCB), polybenzoxazole (PBO), oxide film, nitride film, , But the material is not limited thereto.

상기 제 2 패시베이션층(115)은 상기 절연층(111)의 하면에서 상기 제 2 배선 패턴(113)의 외주연에 일정두께로 형성되어, 상기 제 2 배선 패턴(113)을 외부환경으로부터 보호한다. 즉, 상기 제 2 패시베이션층(115)은 상기 절연층(111)의 하면에 형성되어, 상기 제 2 배선 패턴(113)의 일부를 외부로 노출 시킨다. 또한, 상기 제 2 패시베이션층(115)은 상기 제 2 배선 패턴(113)에 솔더볼(150)이 용착될 때, 상기 솔더볼(150)의 위치가 변화하지 않게 하는 역할을 한다. 상기 제 2 패시베이션층(115)은 상기 제 1 패시베이션층(114)과 동일한 재질로 이루어질 수 있다.The second passivation layer 115 is formed at a predetermined thickness on the outer circumference of the second wiring pattern 113 on the bottom surface of the insulating layer 111 to protect the second wiring pattern 113 from the external environment. . That is, the second passivation layer 115 is formed on the bottom surface of the insulating layer 111 to expose a part of the second wiring pattern 113 to the outside. In addition, the second passivation layer 115 serves to prevent the position of the solder ball 150 from changing when the solder ball 150 is welded to the second wiring pattern 113. The second passivation layer 115 may be formed of the same material as the first passivation layer 114.

상기 관통 비아(116)는 상기 절연층(111)의 상면에서 하면을 관통하도록 형성된다. 상기 관통 비아(116)는 제 1 배선 패턴(112)과 제 2 배선 패턴(113)을 전기적으로 연결시킬 수 있다. 또한, 상기 관통 비아(116)는 추가 패턴층(122)과 제 2 배선 패턴(113)을 전기적으로 연결시킬 수 있다. 이러한 관통 비아(116)는 도전성 물질, 예를 들어, 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.The through via 116 is formed to penetrate a lower surface of the upper surface of the insulating layer 111. The through via 116 may electrically connect the first wiring pattern 112 and the second wiring pattern 113. In addition, the through via 116 may electrically connect the additional pattern layer 122 and the second wiring pattern 113. The through vias 116 may be formed of any one or a combination of conductive materials such as gold (Au), silver (Ag), and copper (Cu).

상기 추가 패턴부(120)는 서브스트레이트(110)의 상부에 형성되어, 상기 서브스트레이트(110)와 반도체 다이(130)를 전기적으로 연결시키는 역할을 한다. 여기서, 상기 추가 패턴부(120)와 반도체 다이(130)는 도전성 와이어(131)로 연결된다. 이러한 추가 패턴부(120)는 추가 유전층(121), 추가 패턴층(122) 및 추가 패시베이션층(123)을 포함한다.The additional pattern portion 120 is formed on the substrate 110 to electrically connect the substrate 110 and the semiconductor die 130. Here, the additional pattern portion 120 and the semiconductor die 130 are connected by a conductive wire 131. The additional pattern portion 120 includes an additional dielectric layer 121, an additional pattern layer 122, and an additional passivation layer 123.

상기 추가 유전층(121)은 상기 제 1 패시베이션층(114)이 형성되어, 상기 추가 패턴층(122)과 서브스트레이트(110) 사이를 절연시킨다. 또한, 상기 추가 유전층(121)은 제 1 배선 패턴(112)의 상부에 형성된다.The additional dielectric layer 121 is formed with the first passivation layer 114 to insulate between the additional pattern layer 122 and the substrate 110. In addition, the additional dielectric layer 121 is formed on the first wiring pattern 112.

상기 추가 패턴층(122)은 상기 추가 유전층(121)의 상면에서 서브스트레이트(110)의 상면까지 연장되어 형성된다. 구체적으로, 상기 추가 패턴층(122)은 추가 유전층(121)의 상면에서 절연층(111)의 상면까지 연장되어 단차지게 형성된다. 여기서, 상기 추가 패턴층(122)은 관통 비아(116)가 형성된 절연층(111)의 상면에 형성되어, 제 2 배선 패턴(113)과 전기적으로 연결된다. 또한, 상기 추가 패턴층(122)은 도전성 와이어(131)를 통해 반도체 다이(130)와 전기적으로 연결될 수 있다. 여기서, 상기 추가 패턴층(122)에는 도전성 와이어(131)가 본딩될 수 있는 본드 패드(122a)가 형성되어 있다. 상기 본드 패드(122a)는 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 상기 추가 패턴층(122)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 또는 그 등가물이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. The additional pattern layer 122 extends from an upper surface of the additional dielectric layer 121 to an upper surface of the substrate 110. Specifically, the additional pattern layer 122 extends from the top surface of the additional dielectric layer 121 to the top surface of the insulating layer 111 to be stepped. The additional pattern layer 122 is formed on an upper surface of the insulating layer 111 on which the through via 116 is formed, and is electrically connected to the second wiring pattern 113. In addition, the additional pattern layer 122 may be electrically connected to the semiconductor die 130 through the conductive wire 131. Here, a bond pad 122a may be formed on the additional pattern layer 122 to which the conductive wire 131 may be bonded. The bond pad 122a may be formed of any one selected from gold (Au), silver (Ag), and copper (Cu) or a combination thereof. In addition, the additional pattern layer 122 may be copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd) or equivalents thereof, but the metal material is not limited thereto.

이러한 추가 패턴층(122)은 제 1 배선 패턴(112)의 상부에 형성되며, 상기 추가 유전층(121)에 의해 서로 절연된다. 따라서, 상기 서브스트레이트(110)의 공간을 효율적으로 사용할 수 있게 된다. 또한, 단층의 서브스트레이트(110)에 추가 패턴층(122)을 형성하여 다층의 서브스트레이트(110) 효과를 낼 수 있으므로 비용을 절감할 수 있게 된다.The additional pattern layer 122 is formed on the first wiring pattern 112 and insulated from each other by the additional dielectric layer 121. Therefore, the space of the substrate 110 can be used efficiently. In addition, since the additional pattern layer 122 is formed on the single layer substrate 110, the effect of the multilayer substrate 110 can be achieved, thereby reducing the cost.

상기 추가 패시베이션층(123)은 상기 추가 패턴층(122)의 외주연에 형성되어, 상기 추가 패턴층(122)을 외부환경으로부터 보호한다. 즉, 상기 추가 패시베이션층(123)은 상기 추가 패턴층(122)의 일부를 외부로 노출 시킨다. 이때, 추가 패턴층(122)에 형성된 본드 패드(122a)가 외부로 노출될 수 있다. 또한, 상기 추가 패시베이션층(123)은 절연층(111)의 상면을 덮도록 형성된다. 상기 추가 패시베이션층(123)은 단차가 형성된 추가 패턴층(122)을 덮도록 형성되므로 동일한 두께가 아닌 서로 다른 두께를 갖도록 형성된다. 이러한 추가 패시베이션층(123)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The additional passivation layer 123 is formed on the outer circumference of the additional pattern layer 122 to protect the additional pattern layer 122 from an external environment. That is, the additional passivation layer 123 exposes a part of the additional pattern layer 122 to the outside. In this case, the bond pads 122a formed on the additional pattern layer 122 may be exposed to the outside. In addition, the additional passivation layer 123 is formed to cover the top surface of the insulating layer 111. Since the additional passivation layer 123 is formed to cover the additional pattern layer 122 having the step difference, the additional passivation layer 123 is formed to have a different thickness from the same thickness. The additional passivation layer 123 may be formed of any one selected from conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), oxide film, nitride film, and equivalents thereof. It does not limit the material here.

상기 반도체 다이(130)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(130)는 추가 패턴부(120) 위에 부착되어 있다. 또한, 상기 반도체 다이(130)의 상면에는 도전성 와이어(131)가 본딩될 수 있는 본드 패드(미도시)가 형성되어 있다. 상기 반도체 다이(130)는 도전성 와이어(131)를 통해 제 1 배선 패턴(112)과 추가 패턴층(122)에 전기적으로 연결된다. 상기 도전성 와이어(131)는 다수개가 형성될 수 있으며, 상기 반도체 다이(130)와 서브스트레이트(110)를 전기적으로 연결시키는 역할을 한다. 상기 도전성 와이어(131)는 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The semiconductor die 130 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein. The semiconductor die 130 is attached on the additional pattern portion 120. In addition, a bond pad (not shown) on which the conductive wire 131 may be bonded is formed on the upper surface of the semiconductor die 130. The semiconductor die 130 is electrically connected to the first wiring pattern 112 and the additional pattern layer 122 through the conductive wire 131. A plurality of conductive wires 131 may be formed, and serves to electrically connect the semiconductor die 130 and the substrate 110. The conductive wire 131 may be formed of any one selected from gold (Au), silver (Ag), copper (Cu), and equivalents thereof, but the material is not limited thereto.

상기 인캡슐란트(140)는 상기 반도체 다이(130) 및 도전성 와이어(131)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션(encapsulation)한다. 상기 인캡슐란트(140)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 예를 들어, 상기 인캡슐란트(140)는 EMC(Epoxy molding compound)로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.The encapsulant 140 encapsulates the semiconductor die 130 and the conductive wire 131 to protect them from the external environment. The encapsulant 140 uses an electrical insulation material, and is generally formed of an epoxy resin. For example, the encapsulant 140 may be formed of an epoxy molding compound (EMC), but the material is not limited thereto.

상기 솔더볼(150)은 상기 제 2 배선 패턴(113)에 용착된다. 상기 솔더볼(150)은 상기 관통 비아(116)와 제 1 배선 패턴(112)을 통해서 상기 반도체 다이(130)와 전기적으로 연결될 수 있다. 또한, 상기 솔더볼(150)은 상기 관통 비아(116)와 추가 패턴층(122)을 통해서 상기 반도체 다이(130)와 전기적으로 연결될 수 있다. 상기 솔더볼(150)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
The solder ball 150 is welded to the second wiring pattern 113. The solder ball 150 may be electrically connected to the semiconductor die 130 through the through via 116 and the first wiring pattern 112. In addition, the solder balls 150 may be electrically connected to the semiconductor die 130 through the through vias 116 and the additional pattern layer 122. The solder ball 150 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but is not limited thereto.

다음은 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 설명하기로 한다. Next, a semiconductor package according to another embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. The semiconductor package 200 shown in FIG. 2 is similar to the semiconductor package 100 shown in FIG. 1. Therefore, only the differences will be described here.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 서브스트레이트(110), 추가 패턴부(220), 반도체 다이(230), 인캡슐란트(140) 및 솔더볼(150)을 포함한다.2, the semiconductor package 200 according to another embodiment of the present invention may include the substrate 110, the additional pattern unit 220, the semiconductor die 230, the encapsulant 140, and the solder ball 150. It includes.

상기 추가 패턴부(220)는 서브스트레이트(110)의 상부에 형성되어, 상기 서브스트레이트(110)와 반도체 다이(230)를 전기적으로 연결시키는 역할을 한다. 상기 추가 패턴부(220)는 상기 서브스트레이트(110) 중 제 1 패시베이션층(114)의 일부에 형성된다. 다시 말해, 상기 추가 패턴부(220)는 반도체 다이(230)가 적층될 부분의 제 1 패시베이션층(114)에는 형성되지 않는다.The additional pattern portion 220 is formed on the substrate 110 to electrically connect the substrate 110 and the semiconductor die 230. The additional pattern portion 220 is formed on a portion of the first passivation layer 114 of the substrate 110. In other words, the additional pattern portion 220 is not formed in the first passivation layer 114 of the portion where the semiconductor die 230 is to be stacked.

상기 반도체 다이(230)는 서브스트레이트(110)의 제 1 패시베이션층(114) 위에 적층되어 있다. 상기 반도체 다이(230)는 도전성 와이어(231)를 통해 제 1 배선 패턴(112)과 추가 패턴층(222)에 전기적으로 연결된다.
The semiconductor die 230 is stacked on the first passivation layer 114 of the substrate 110. The semiconductor die 230 is electrically connected to the first wiring pattern 112 and the additional pattern layer 222 through the conductive wire 231.

다음은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.Next, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described.

도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다. 도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.3 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. 4A to 4I are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 서브스트레이트 준비 단계(S1), 추가 유전층 형성 단계(S2), 추가 패턴층 형성 단계(S3), 추가 패시베이션층 형성 단계(S4), 반도체 다이 부착 단계(S5), 와이어 본딩 단계(S6), 인캡슐레이션 단계(S7) 및 솔더볼 부착 단계(S8)를 포함한다. 이하에서는 도 3의 각 단계들을 도 4a 내지 도 4i를 참조하여 설명하도록 한다.
Referring to FIG. 3, a method of manufacturing a semiconductor package according to an embodiment of the present invention may include preparing a substrate (S1), forming an additional dielectric layer (S2), forming an additional pattern layer (S3), and forming an additional passivation layer. S4, semiconductor die attaching step S5, wire bonding step S6, encapsulation step S7, and solder ball attaching step S8. Hereinafter, each step of FIG. 3 will be described with reference to FIGS. 4A to 4I.

상기 서브스트레이트 준비 단계(S1)는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 기본이 되는 서브스트레이트(110)를 준비하는 단계이다.The substrate preparing step (S1) is a step of preparing the substrate 110 that is the basis of the semiconductor package 100 according to an embodiment of the present invention.

도 4a를 참조하면, 상기 서브스트레이트(110)는 절연층(111), 상기 절연층(111)의 상면에 형성된 제 1 배선 패턴(112), 상기 절연층(111)의 하면에 형성된 제 2 배선 패턴(113), 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114) 및 상기 제 2 배선 패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115)을 포함한다. 또한, 상기 서브스트레이트(110)는 상기 절연층(111)의 상면에서 하면을 관통하는 관통 비아(116)를 더 포함한다. 이러한 서브스트레이트(110)는 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.
Referring to FIG. 4A, the substrate 110 includes an insulating layer 111, a first wiring pattern 112 formed on an upper surface of the insulating layer 111, and a second wiring formed on a lower surface of the insulating layer 111. The pattern 113 includes a first passivation layer 114 exposing a portion of the first wiring pattern 112 and a second passivation layer 115 exposing a portion of the second wiring pattern 113. In addition, the substrate 110 may further include a through via 116 penetrating the lower surface of the insulating layer 111. The substrate 110 may be a printed circuit board (PCB) formed on both sides.

다음은 추가 유전층(121), 추가 패턴층(122) 및 추가 패시베이션층(123)으로 이루어진 추가 패턴부(120)를 형성하는 방법에 대해서 설명한다.Next, a method of forming the additional pattern portion 120 including the additional dielectric layer 121, the additional pattern layer 122, and the additional passivation layer 123 will be described.

상기 추가 유전층 형성 단계(S2)는 상기 서브스트레이트(110)의 제 1 패시베이션층(114)에 추가 유전층(121)을 형성하는 단계이다.The additional dielectric layer forming step (S2) is a step of forming an additional dielectric layer 121 on the first passivation layer 114 of the substrate 110.

도 4b를 참조하면, 상기 추가 유전층 형성 단계(S2)에서는 상기 서브스트레이트(110)의 상면에 형성된 제 1 패시베이션층(114)에 추가 유전층(121)을 형성한다. 여기서, 상기 추가 유전층(121)은 제 1 패시베이션층(114)이 형성된 부분에 동일하게 형성한다. 상기 추가 유전층(121)은 상기 서브스트레이트(110)와 이후에 형성될 추가 패턴층(122)을 절연시키는 역할을 한다.
Referring to FIG. 4B, in the additional dielectric layer forming step S2, an additional dielectric layer 121 is formed on the first passivation layer 114 formed on the substrate 110. In this case, the additional dielectric layer 121 is formed on the same portion of the first passivation layer 114 is formed. The additional dielectric layer 121 insulates the substrate 110 and the additional pattern layer 122 to be formed later.

상기 추가 패턴층 형성 단계(S3)는 상기 추가 유전층(121)의 상면에서 서브스트레이트(110)의 상면으로 연장되는 추가 패턴층(122)을 형성하는 단계이다.The additional pattern layer forming step (S3) is a step of forming an additional pattern layer 122 extending from the upper surface of the additional dielectric layer 121 to the upper surface of the substrate 110.

도 4c 및 도 4d를 참조하면, 상기 추가 패턴층 형성 단계(S3)에서는 상기 추가 유전층(121)의 상면에서 절연층(111)의 상면까지 연장되어 단차지도록 추가 패턴층(122)을 형성한다. 여기서, 상기 추가 패턴층(122)은 관통 비아(116)가 형성된 절연층(111)의 상면에 형성되어, 제 2 배선 패턴(113)과 전기적으로 연결된다. 상기 추가 패턴층(122)의 일측에는 도전성 와이어(131)가 본딩될 수 있는 본드 패드(122a)를 형성한다. 이러한 추가 패턴층(122)은 제 1 배선 패턴(112)의 상부에 형성되므로 서브스트레이트(110)의 공간을 효율적으로 사용할 수 있게 된다. 또한, 단층의 서브스트레이트(110)에 추가 패턴층(122)을 형성하여 다층의 서브스트레이트 효과를 낼 수 있으므로 비용을 절감할 수 있게 된다.
4C and 4D, in the additional pattern layer forming step S3, the additional pattern layer 122 is formed to extend from the upper surface of the additional dielectric layer 121 to the upper surface of the insulating layer 111. The additional pattern layer 122 is formed on an upper surface of the insulating layer 111 on which the through via 116 is formed, and is electrically connected to the second wiring pattern 113. One side of the additional pattern layer 122 forms a bond pad 122a to which a conductive wire 131 may be bonded. Since the additional pattern layer 122 is formed on the first wiring pattern 112, the space of the substrate 110 may be efficiently used. In addition, since the additional pattern layer 122 is formed on the single layer substrate 110, the multilayer substrate effect can be produced, thereby reducing the cost.

상기 추가 패시베이션층 형성 단계(S4)는 상기 추가 패턴층(122)의 외주연에 추가 패시베이션층(123)을 형성하는 단계이다.The additional passivation layer forming step (S4) is a step of forming an additional passivation layer 123 on the outer circumference of the additional pattern layer 122.

도 4e를 참조하면, 상기 추가 패시베이션층 형성 단계(S4)에서는 상기 추가 패턴층(122)의 외주연에 상기 추가 패시베이션층(123)을 형성하여, 본드 패드(122a)가 형성된 부분을 외부로 노출시킨다. 또한, 상기 추가 패시베이션층(123)은 제 1 패시베이션층(114)이 형성되지 않는 절연층(111)의 상면에도 형성된다. 따라서, 상기 추가 패시베이션층(123)은 동일한 두께로 형성되지 않는다.
Referring to FIG. 4E, in the additional passivation layer forming step S4, the additional passivation layer 123 is formed on the outer circumference of the additional pattern layer 122 to expose the portion where the bond pad 122a is formed to the outside. Let's do it. In addition, the additional passivation layer 123 is also formed on the top surface of the insulating layer 111 in which the first passivation layer 114 is not formed. Thus, the additional passivation layer 123 is not formed to the same thickness.

상기 반도체 다이 부착 단계(S5)는 상기 서브스트레이트(110)의 상부에 반도체 다이(130)를 부착하는 단계이다.The attaching semiconductor die (S5) is attaching the semiconductor die 130 to the substrate 110.

도 4f를 참조하면, 상기 반도체 다이 부착 단계(S5)에서는 상기 추가 패시베이션층(123)이 형성된 서브스트레이트(110)의 상부에 상기 반도체 다이(130)를 부착한다. 다시 말해, 상기 반도체 다이(130)는 추가 패시베이션층(123)에 부착된다. 상기 반도체 다이(130)는 기본적으로 실리콘 재질로 구성되며, 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(130)의 상면에는 다수의 본드 패드(미도시)가 형성되어 있다.
Referring to FIG. 4F, in operation S5, the semiconductor die 130 is attached to an upper portion of the substrate 110 on which the additional passivation layer 123 is formed. In other words, the semiconductor die 130 is attached to the additional passivation layer 123. The semiconductor die 130 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein. In addition, a plurality of bond pads (not shown) are formed on an upper surface of the semiconductor die 130.

상기 와이어 본딩 단계(S6)는 상기 반도체 다이(130)와 서브스트레이트(110)를 도전성 와이어(131)로 본딩하는 단계이다.The wire bonding step S6 is a step of bonding the semiconductor die 130 and the substrate 110 to the conductive wire 131.

도 4g를 참조하면, 상기 와이어 본딩 단계(S6)에서는 상기 반도체 다이(130)의 본드 패드와 제 1 배선 패턴(112)의 본드 패드(112a) 및 추가 패턴층(122)의 본드 패드(122a)를 도전성 와이어(131)로 본딩하여, 상기 반도체 다이(130)와 서브스트레이트(110)를 전기적으로 연결시킨다. 상기 도전성 와이어(131)는 다수개가 형성될 수 있으며, 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있다.
Referring to FIG. 4G, in the wire bonding step S6, a bond pad of the semiconductor die 130, a bond pad 112a of the first wiring pattern 112, and a bond pad 122a of the additional pattern layer 122 may be used. Is bonded to the conductive wire 131 to electrically connect the semiconductor die 130 and the substrate 110. A plurality of conductive wires 131 may be formed, and may be formed of any one selected from gold (Au), silver (Ag), copper (Cu), and equivalents thereof.

상기 인캡슐레이션 단계(S7)는 상기 반도체 다이(130)와 서브스트레이트(110)를 인캡슐레이션(encapsulation)하는 단계이다.The encapsulation step S7 is to encapsulate the semiconductor die 130 and the substrate 110.

도 4h를 참조하면, 상기 인캡슐레이션 단계(S7)에서는 상기 반도체 다이(130)와 도전성 와이어(131) 및 서브스트레이트(110)를 인캡슐란트(140)로 인캡슐레이션한다. 상기 인캡슐란트(140)는 상기 반도체 다이(130) 및 도전성 와이어(131)를 외부 환경으로부터 보호하기 위해 이들을 인캡슐레이션한다. 상기 인캡슐란트(140)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되나.
Referring to FIG. 4H, in the encapsulation step S7, the semiconductor die 130, the conductive wire 131, and the substrate 110 are encapsulated into the encapsulant 140. The encapsulant 140 encapsulates the semiconductor die 130 and the conductive wire 131 to protect them from the external environment. The encapsulant 140 uses an electrical insulation material, and is formed of an epoxy resin.

상기 솔더볼 부착 단계(S8)는 상기 서브스트레이트(110)의 하면에 솔더볼(150)을 부착하는 단계이다.The solder ball attaching step (S8) is a step of attaching the solder ball 150 to the lower surface of the substrate 110.

도 4i를 참조하면, 상기 솔더볼 부착 단계(S8)에서는 상기 서브스트레이트(110)의 하면에 형성된 제 2 배선 패턴(113)에 솔더볼(150)을 부착한다. 여기서, 상기 솔더볼(150)은 상기 제 2 배선 패턴(113)에 용착된다. 상기 솔더볼(150)은 상기 관통 비아(116)와 제 1 배선 패턴(112)을 통해서 상기 반도체 다이(130)와 전기적으로 연결된다. 또한, 상기 솔더볼(150)은 상기 관통 비아(116)와 추가 패턴층(122)을 통해서 상기 반도체 다이(130)와 전기적으로 연결된다.
Referring to FIG. 4I, the solder ball 150 is attached to the second wiring pattern 113 formed on the lower surface of the substrate 110 in the solder ball attaching step S8. Here, the solder ball 150 is welded to the second wiring pattern 113. The solder ball 150 is electrically connected to the semiconductor die 130 through the through via 116 and the first wiring pattern 112. In addition, the solder balls 150 are electrically connected to the semiconductor die 130 through the through vias 116 and the additional pattern layer 122.

이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 서브스트레이트(110)에 추가 패턴부(120)를 형성함으로써, 서브스트레이트(110)의 공간을 효율적으로 사용할 수 있게 된다.As described above, in the method of manufacturing the semiconductor package according to the exemplary embodiment of the present invention, the additional pattern portion 120 is formed on the substrate 110, so that the space of the substrate 110 can be efficiently used.

또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 서브스트레이트(110)에 추가 패턴부(120)를 형성하여 내층을 갖는 서브스트레이트와 동일한 효과를 얻을 수 있으므로, 이에 따른 비용을 절감할 수 있게 된다.
In addition, the manufacturing method of the semiconductor package according to an embodiment of the present invention can achieve the same effect as the substrate having an inner layer by forming an additional pattern portion 120 in the substrate 110, thereby reducing the cost It becomes possible.

다음은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.Next, a method of manufacturing a semiconductor package according to another embodiment of the present invention will be described.

도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 도 4a 내지 도 4i에 도시된 반도체 패키지의 제조 방법에서 추가 유전층 형성 단계(S2), 추가 패턴층 형성 단계(S3), 추가 패시베이션층 형성 단계(S4) 및 반도체 다이 부착 단계(S5)를 제외하고 동일하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
5A through 5E are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention. According to another embodiment of the present invention, a method of manufacturing a semiconductor package may further include forming an additional dielectric layer (S2), forming an additional pattern layer (S3), and forming an additional passivation layer in the method of manufacturing the semiconductor package illustrated in FIGS. 4A to 4I. The same is true except for S4 and the semiconductor die attaching step S5. Therefore, only the differences will be described here.

도 5a를 참조하면, 추가 유전층(221), 추가 패턴층(222) 및 추가 패시베이션층(223)으로 이루어진 추가 패턴부(220)을 형성하는 방법이 도시되어 있다. Referring to FIG. 5A, a method of forming an additional pattern portion 220 including an additional dielectric layer 221, an additional pattern layer 222, and an additional passivation layer 223 is illustrated.

먼저, 추가 유전층 형성 단계(S2)에서는 상기 서브스트레이트(110)의 상면에 형성된 제 1 패시베이션층(114)에 추가 유전층(221)을 형성한다. 여기서, 상기 추가 유전층(221)은 제 1 패시베이션층(114)의 일부분에만 형성한다. 즉, 상기 추가 유전층(221)은 이후에 반도체 다이(230)가 부착될 부분에는 형성되지 않는다. First, in the additional dielectric layer forming step (S2), an additional dielectric layer 221 is formed on the first passivation layer 114 formed on the substrate 110. Here, the additional dielectric layer 221 is formed only on a portion of the first passivation layer 114. That is, the additional dielectric layer 221 is not formed at the portion where the semiconductor die 230 will be attached later.

다음으로, 추가 패턴층 형성 단계(S3)에서는 상기 추가 유전층(221)의 상면에서 절연층(111)의 상면까지 연장되어 단차지도록 추가 패턴층(222)을 형성한다. 여기서, 상기 추가 패턴층(222)은 관통 비아(116)가 형성된 절연층(111)의 상면에 형성되어, 제 2 배선 패턴(112)과 전기적으로 연결된다. 상기 추가 패턴층(222)의 일측에는 도전성 와이어(231)가 본딩될 수 있는 본드 패드(222a)를 형성한다.Next, in the additional pattern layer forming step (S3), the additional pattern layer 222 is formed to extend from the top surface of the additional dielectric layer 221 to the top surface of the insulating layer 111. Here, the additional pattern layer 222 is formed on the top surface of the insulating layer 111 on which the through via 116 is formed, and is electrically connected to the second wiring pattern 112. One side of the additional pattern layer 222 forms a bond pad 222a to which a conductive wire 231 can be bonded.

마지막으로, 추가 패시베이션층 형성 단계(S4)에서는 상기 추가 패턴층(222)의 외주연에 상기 추가 패시베이션층(223)을 형성하여, 본드 패드(222a)가 형성된 부분을 외부로 노출시킨다. 상기 추가 패시베이션층(223)은 상기 추가 유전층(221)과 마찬가지로 반도체 다이(230)가 부착될 부분에는 형성되지 않는다. Finally, in the step of forming the additional passivation layer (S4), the additional passivation layer 223 is formed on the outer circumference of the additional pattern layer 222, thereby exposing the portion where the bond pad 222a is formed to the outside. The additional passivation layer 223 is not formed at a portion to which the semiconductor die 230 is to be attached, like the additional dielectric layer 221.

도 5b를 참조하면, 반도체 다이 부착 단계(S5)에서는 상기 서브스트레이트(110)의 상부에 상기 반도체 다이(230)를 부착한다. 다시 말해, 상기 반도체 다이(230)는 추가 유전층(221) 및 추가 패시베이션층(223)이 형성되지 않은 제 1 패시베이션층(114)에 부착된다.Referring to FIG. 5B, in operation S5, the semiconductor die 230 is attached to an upper portion of the substrate 110. In other words, the semiconductor die 230 is attached to the first passivation layer 114 where the additional dielectric layer 221 and the additional passivation layer 223 are not formed.

도 5c 내지 도 5e에 도시된 바와 같이, 와이어 본딩 단계(S6), 인캡슐레이션 단계(S7) 및 솔더볼 부착 단계(S8)는 상기에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.
As shown in FIGS. 5C to 5E, the wire bonding step S6, the encapsulation step S7, and the solder ball attaching step S8 are the same as described above, and thus a detailed description thereof will be omitted.

다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.Next, a semiconductor package according to another embodiment of the present invention will be described.

도 6a는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 일부를 도시한 평면도이다. 도 6b는 도 6a의 A-A'선을 도시한 단면도이다.6A is a plan view illustrating a portion of a semiconductor package according to another embodiment of the present invention. FIG. 6B is a cross-sectional view taken along line AA ′ of FIG. 6A.

도 6a 및 도 6b를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 서브스트레이트(310), 반도체 다이(330) 및 도전성 와이어(360)를 포함한다. 6A and 6B, a semiconductor package 300 according to another embodiment of the present invention includes a substrate 310, a semiconductor die 330, and a conductive wire 360.

상기 서브스트레이트(310)는 절연층(311), 상기 절연층(311)의 상면에 형성된 제 1 배선 패턴(312), 상기 절연층(311)의 하면에 형성된 제 2 배선 패턴(313), 상기 절연층(311)의 상면에 형성되어 상기 제 1 배선 패턴(312)의 일부를 노출시키는 제 1 패시베이션층(314) 및 상기 절연층(311)의 하면에 형성되어 제 2 배선 패턴(313)의 일부를 노출시키는 제 2 패시베이션층(315)을 포함한다. 또한, 상기 제 2 패시베이션층에는 솔더볼(350)이 부착될 수 있다. 이러한 서브스트레이트(310)는 양면으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다. 상기 서브스트레이트(310)의 각 구성요소는 상기에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다. 다만, 상기 제 1 배선 패턴(312)은 구리(Cu)로 형성된다. 상기 제 1 배선 패턴(312)은 반도체 다이(330)의 외주연에 형성되고, 반도체 다이(330)의 본드 패드(331)와 도전성 와이어(360)로 연결된다.The substrate 310 may include an insulating layer 311, a first wiring pattern 312 formed on an upper surface of the insulating layer 311, a second wiring pattern 313 formed on a lower surface of the insulating layer 311, and A first passivation layer 314 formed on an upper surface of the insulating layer 311 and exposing a portion of the first wiring pattern 312 and a lower surface of the insulating layer 311 to form a second wiring pattern 313. And a second passivation layer 315 exposing a portion. In addition, a solder ball 350 may be attached to the second passivation layer. The substrate 310 may be a printed circuit board (PCB) formed on both sides. Since each component of the substrate 310 is the same as described above, a detailed description thereof will be omitted. However, the first wiring pattern 312 is formed of copper (Cu). The first wiring pattern 312 is formed at an outer circumference of the semiconductor die 330 and is connected to the bond pad 331 of the semiconductor die 330 by a conductive wire 360.

상기 반도체 다이(330)는 상기 서브스트레이트(310) 상부에 형성된다. 상기 반도체 다이(330)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(330)의 상면에는 도전성 와이어(360)가 본딩될 수 있는 본드 패드(331)가 형성되어 있다. 상기 본드 패드(331)는 도전성 와이어(360)가 본딩될 수 있도록 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성된다. 상기 반도체 다이(330)는 도전성 와이어(360)를 통해 제 1 배선 패턴(312)에 전기적으로 연결된다. The semiconductor die 330 is formed on the substrate 310. The semiconductor die 330 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein. In addition, a bond pad 331 to which the conductive wire 360 may be bonded is formed on an upper surface of the semiconductor die 330. The bond pad 331 is formed of any one selected from gold (Au), silver (Ag), copper (Cu), and the like so that the conductive wire 360 may be bonded. The semiconductor die 330 is electrically connected to the first wiring pattern 312 through the conductive wire 360.

상기 도전성 와이어(360)는 제 1 도전성 와이어(361) 및 제 2 도전성 와이어(362)를 포함한다. 상기 도전성 와이어(360)는 금(Au), 은(Ag), 구리(Cu) 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The conductive wire 360 includes a first conductive wire 361 and a second conductive wire 362. The conductive wire 360 may be formed of any one selected from gold (Au), silver (Ag), copper (Cu), and equivalents thereof, but the material is not limited thereto.

상기 제 1 도전성 와이어(361)는 상기 반도체 다이(330)에 형성된 본드 패드(331)와 제 1 배선 패턴(312)에 본딩되어, 상기 반도체 다이(330)와 서브스트레이트(310)를 전기적으로 연결시킨다. The first conductive wire 361 is bonded to the bond pad 331 formed on the semiconductor die 330 and the first wiring pattern 312 to electrically connect the semiconductor die 330 and the substrate 310. Let's do it.

상기 제 2 도전성 와이어(362)는 상기 서브스트레이트(310)에 형성된 제 1 배선 배턴(312)들에 본딩되어, 서로 이격되어 형성된 제 1 배선 패턴(312)들을 전기적으로 연결시킨다. 이때, 상기 제 2 도전성 와이어(362)는 적어도 하나의 제 1 배선 패턴(312)을 가로 질러서 형성된다. 즉, 상기 제 2 도전성 와이어(362)는 서브스트레이트(310)의 공간이 부족하여 서로 연결되지 못한 제 1 배선 패턴(312)들을 용이하게 연결시킬 수 있다. 따라서, 상기 제 1 배선 패턴(312)들을 연결하기 위해서 내층이 형성된 서브스트레이트를 사용하지 않아도 되므로, 이에 따른 비용을 절감할 수 있게 된다.The second conductive wire 362 is bonded to the first wiring baton 312 formed in the substrate 310 to electrically connect the first wiring patterns 312 formed to be spaced apart from each other. In this case, the second conductive wire 362 is formed across at least one first wiring pattern 312. That is, the second conductive wire 362 may easily connect the first wiring patterns 312 that are not connected to each other due to insufficient space of the substrate 310. Therefore, it is not necessary to use the substrate on which the inner layer is formed to connect the first wiring patterns 312, thereby reducing the cost.

이와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 적어도 하나의 배선 패턴을 가로질러 형성되는 도전성 와이어가 형성됨으로써, 서브스트레이트(310)의 공간을 효율적으로 사용할 수 있다.As described above, in the semiconductor package 300 according to another exemplary embodiment of the present invention, the conductive wires formed to cross the at least one wiring pattern may be formed, thereby efficiently using the space of the substrate 310.

또한, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 적어도 하나의 배선 패턴을 가로질러 형성되는 도전성 와이어를 형성하여 내층을 갖는 서브스트레이트와 동일한 효과를 얻을 수 있으므로, 이에 따른 비용을 절감할 수 있게 된다.
In addition, the semiconductor package 300 according to another embodiment of the present invention can achieve the same effect as a substrate having an inner layer by forming a conductive wire formed across at least one wiring pattern, thereby reducing the cost You can do it.

다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.Next, a semiconductor package according to another embodiment of the present invention will be described.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 일부를 도시한 평면도이다. 도 7에 도시된 반도체 패키지(400)는 도 6a에 도시된 반도체 패키지(300)와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.7 is a plan view illustrating a portion of a semiconductor package according to another embodiment of the present invention. The semiconductor package 400 shown in FIG. 7 is similar to the semiconductor package 300 shown in FIG. 6A. Therefore, only the differences will be described here.

도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 서브스트레이트(410), 반도체 다이(430) 및 도전성 와이어(460)를 포함한다. Referring to FIG. 7, a semiconductor package 400 according to another embodiment of the present invention includes a substrate 410, a semiconductor die 430, and a conductive wire 460.

상기 서브스트레이트(410)는 리드 프레임으로 형성된다. 상기 리드 프레임은 반도체 다이(430)가 부착될 수 있도록 중앙에 다이 패드가 형성되고, 상기 다이 패드의 외주연에는 다수의 배선 패턴(412)이 형성되어 있다. 상기 배선 패턴(412)은 구리 리드로 형성된다. 상기 배선 패턴(412)은 반도체 다이(430)의 본드 패드(431)와 도전성 와이어(460)로 연결된다.The substrate 410 is formed of a lead frame. A die pad is formed at the center of the lead frame to which the semiconductor die 430 is attached, and a plurality of wiring patterns 412 are formed at the outer circumference of the die pad. The wiring pattern 412 is formed of copper lead. The wiring pattern 412 is connected to the bond pad 431 of the semiconductor die 430 by a conductive wire 460.

상기 도전성 와이어(460)는 제 1 도전성 와이어(461) 및 제 2 도전성 와이어(462)를 포함한다. 상기 도전성 와이어(460)는 상기에서 설명한 바와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
The conductive wire 460 includes a first conductive wire 461 and a second conductive wire 462. Since the conductive wire 460 is the same as described above, a detailed description thereof will be omitted.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is only one embodiment for carrying out the semiconductor package and the method of manufacturing the same according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

100,200,300,400: 반도체 패키지 110: 서브스트레이트
111: 절연층 112: 제 1 배선 패턴
113: 제 2 배선 패턴 114: 제 1 패시베이션층
115: 제 2 패시베이션층 116: 관통 비아
120,220: 추가 패턴부 121,221: 추가 유전층
122,222: 추가 패턴층 123,223: 추가 패시베이션층
130,230,330,430: 반도체 다이 140: 인캡슐란트
150,350: 솔더볼 360,460: 도전성 와이어100,200,300,400: semiconductor package 110: substrate
111: insulating layer 112: first wiring pattern
113: second wiring pattern 114: first passivation layer
115: second passivation layer 116: through vias
120,220: additional pattern portion 121,221: additional dielectric layer
122,222: additional pattern layer 123,223: additional passivation layer
130,230,330,430: semiconductor die 140: encapsulant
150,350 solder ball 360,460 conductive wire

Claims (18)

절연층의 상면에 제 1 배선 패턴과 상기 제 1 배선 패턴을 덮는 제 1 패시베이션층이 형성되고, 절연층의 하면에 제 2 배선 패턴과 상기 제 2 배선 패턴을 덮는 제 2 패시베이션층이 형성된 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 반도체 다이;
상기 서브스트레이트와 반도체 다이를 전기적으로 연결시키는 추가 패턴부; 및
상기 서브스트레이트, 반도체 다이 및 추가 패턴부를 인캡슐레이션시키는 인캡슐란트를 포함하고,
상기 추가 패턴부는
상기 제 1 패시베이션층에 형성된 추가 유전층;
상기 추가 유전층의 상면에서 서브스트레이트의 상면까지 연장되어 형성된 추가 패턴층; 및
상기 추가 패턴층에 형성되어, 추가 패턴층의 일부를 외부로 노출시키는 추가 패시베이션층을 포함하는 것을 특징으로 하는 반도체 패키지.A substrate having a first passivation layer covering the first wiring pattern and the first wiring pattern formed on the upper surface of the insulating layer, and a second passivation layer covering the second wiring pattern and the second wiring pattern formed on the lower surface of the insulating layer. ;
A semiconductor die formed on top of the substrate;
An additional pattern portion electrically connecting the substrate and the semiconductor die; And
An encapsulant for encapsulating the substrate, the semiconductor die, and an additional pattern portion;
The additional pattern portion
An additional dielectric layer formed on the first passivation layer;
An additional pattern layer extending from an upper surface of the additional dielectric layer to an upper surface of a substrate; And
And an additional passivation layer formed on the additional pattern layer to expose a portion of the additional pattern layer to the outside. 삭제delete 제 1 항에 있어서,
상기 추가 패턴층은 상기 제 1 배선 패턴의 상부에 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the additional pattern layer is formed on the first wiring pattern. 제 1 항에 있어서,
상기 추가 패턴층은 상기 서브스트레이트의 상면과 하면을 관통하는 관통 비아에 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the additional pattern layer is formed in a through via penetrating the upper and lower surfaces of the substrate. 제 1 항에 있어서,
상기 추가 패턴층은 도전성 와이어를 통해 반도체 다이와 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the additional pattern layer is electrically connected to the semiconductor die through conductive wires. 제 1 항에 있어서,
상기 반도체 다이는 상기 추가 패시베이션층에 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the semiconductor die is formed in the additional passivation layer. 제 1 항에 있어서,
상기 반도체 다이는 상기 제 1 패시베이션층에 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the semiconductor die is formed in the first passivation layer. 절연층의 상면에 제 1 배선 패턴과 상기 제 1 배선 패턴을 덮는 제 1 패시베이션층이 형성되고, 절연층의 하면에 제 2 배선 패턴과 상기 제 2 배선 패턴을 덮는 제 2 패시베이션층이 형성된 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
상기 제 1 패시베이션층에 추가 유전층을 형성하는 추가 유전층 형성 단계;
상기 추가 유전층의 상면에서 서브스트레트의 상면으로 연장되는 추가 패턴층을 형성하는 추가 패턴층 형성 단계;
상기 추가 패턴층에 추가 패시베이션층을 형성하는 추가 패시베이션층 형성 단계;
상기 서브스트레이트의 상부에 반도체 다이를 부착하는 반도체 다이 부착 단계;
상기 반도체 다이와 서브스트레이트를 도전성 와이어로 연결시키는 와이어 본딩 단계;
상기 서브스트레이트와 반도체 다이를 인캡슐레이션시키는 인캡슐레이션 단계; 및
상기 서브스트레이트의 제 2 배선 패턴에 솔더볼을 부착하는 솔더볼 부착 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.A substrate having a first passivation layer covering the first wiring pattern and the first wiring pattern formed on the upper surface of the insulating layer, and a second passivation layer covering the second wiring pattern and the second wiring pattern formed on the lower surface of the insulating layer. A substrate preparation step of preparing a;
Forming an additional dielectric layer in said first passivation layer;
An additional pattern layer forming step of forming an additional pattern layer extending from an upper surface of the additional dielectric layer to an upper surface of the substrate;
An additional passivation layer forming step of forming an additional passivation layer on the additional pattern layer;
Attaching a semiconductor die on top of the substrate;
Wire bonding connecting the semiconductor die and the substrate with a conductive wire;
An encapsulation step of encapsulating the substrate and the semiconductor die; And
And a solder ball attaching step for attaching solder balls to the second wiring pattern of the substrate. 제 8 항에 있어서,
상기 추가 패턴층 형성 단계는 상기 제 1 배선 패턴의 상부에 추가 패턴층을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
The forming of the additional pattern layer may include forming an additional pattern layer on the first wiring pattern. 제 8 항에 있어서,
상기 추가 패턴층 형성 단계는 상기 제 2 배선 패턴과 전기적으로 연결된 관통 비아의 상부에 추가 패턴층을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
The forming of the additional pattern layer may include forming an additional pattern layer on top of the through via electrically connected to the second wiring pattern. 제 8 항에 있어서,
상기 반도체 다이 부착 단계는 상기 추가 패시베이션층에 반도체 다이를 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
And attaching the semiconductor die to the additional passivation layer. 제 8 항에 있어서,
상기 반도체 다이 부착 단계는 상기 제 1 패시베이션층에 반도체 다이를 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
The attaching of the semiconductor die comprises attaching a semiconductor die to the first passivation layer. 제 8 항에 있어서,
상기 와이어 본딩 단계는 상기 반도체 다이와 추가 패턴층에 도전성 와이어를 본딩하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
The wire bonding step is a method of manufacturing a semiconductor package, characterized in that for bonding the conductive wire to the semiconductor die and the additional pattern layer. 제 8 항에 있어서,
상기 와이어 본딩 단계는 상기 반도체 다이와 제 1 배선 패턴에 도전성 와이어를 본딩하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
In the wire bonding step, a conductive wire is bonded to the semiconductor die and the first wiring pattern. 다수의 배선 패턴이 형성된 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 반도체 다이; 및
상기 배선 패턴을 서로 연결하는 도전성 와이어를 포함하고,
상기 도전성 와이어는 상기 서브스트레이트에 형성된 적어도 하나의 배선 패턴을 가로 질러서 형성된 것을 특징으로 하는 반도체 패키지.A substrate on which a plurality of wiring patterns are formed;
A semiconductor die formed on top of the substrate; And
Conductive wires connecting the wiring pattern to each other,
And the conductive wire is formed across at least one wiring pattern formed in the substrate. 삭제delete 제 15 항에 있어서,
상기 서브스트레이트는 인쇄회로기판으로 형성되고,
상기 배선 패턴은 구리 패턴으로 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 15,
The substrate is formed of a printed circuit board,
The wiring pattern is a semiconductor package, characterized in that formed in a copper pattern. 제 15 항에 있어서,
상기 서브스트레이트는 리드 프레임으로 형성되고,
상기 배선 패턴은 구리 리드로 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 15,
The substrate is formed of a lead frame,
The wiring pattern is a semiconductor package, characterized in that formed of copper lead.
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