KR101227735B1 - Semiconductor package and fabricating method thereof - Google Patents

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Abstract

본 발명은 워 페이지 현상을 줄이고, 블리드 현상을 방지할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 상면에 제 1 배선패턴이 형성되고 하면에 제 2 배선패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계; 일면에 접착 부재가 부착되고, 타면에 도전성 범프가 형성된 반도체 다이를 준비하는 반도체 다이 준비 단계; 상기 접착 부재가 부착된 면이 위를 향하도록 상기 반도체 다이를 회로 기판의 상면에 부착하는 반도체 다이 부착 단계; 및 상기 반도체 다이를 인캡슐란트로 몰드하는 몰딩 단계를 포함하는 반도체 패키지의 제조 방법을 개시한다.The present invention relates to a semiconductor package capable of reducing warpage and preventing bleeding, and a method of manufacturing the same.
For example, a circuit board preparing step of preparing a circuit board having a first wiring pattern formed on the upper surface and the second wiring pattern formed on the lower surface; A semiconductor die preparation step of preparing a semiconductor die having an adhesive member attached to one surface thereof and a conductive bump formed on the other surface thereof; Attaching the semiconductor die to the upper surface of the circuit board so that the surface to which the adhesive member is attached is facing upward; And a molding step of molding the semiconductor die into an encapsulant.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and fabricating method thereof}Semiconductor package and fabrication method

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

일반적으로 전자 제품에는 많은 수의 반도체 패키지가 이용되고 있다. 이러한 반도체 패키지는 회로 기판 위에 반도체 다이를 부착하고 나서 인캡슐란트로 몰드하여 완성할 수 있다. In general, a large number of semiconductor packages are used in electronic products. Such a semiconductor package may be completed by attaching a semiconductor die on a circuit board and then molding with an encapsulant.

그러나, 반도체 패키지에서 반도체 다이를 구성하는 실리콘의 열팽창 계수 대비, 반도체 다이를 몰드하는 인캡슐란트의 열팽창 계수의 차이로 인하여 워 페이지(warpage) 현상이 발생한다. 또한, 반도체 다이가 외부로 노출된 구조에서 상기 반도체 다이의 표면으로 인캡슐란트가 흘러넘치는 블리드(bleed) 현상이 발생한다. 이러한, 워 페이지(warpage) 현상과 블리드(bleed) 현상은 반도체 패키지의 신뢰성을 저하시키는 원인이 된다.
However, a warpage phenomenon occurs due to a difference in the coefficient of thermal expansion of the encapsulant for molding the semiconductor die with respect to the coefficient of thermal expansion of silicon constituting the semiconductor die in the semiconductor package. In addition, a bleeding phenomenon in which an encapsulant overflows to the surface of the semiconductor die occurs in a structure in which the semiconductor die is exposed to the outside. Such warpage phenomenon and bleed phenomenon cause deterioration of the reliability of the semiconductor package.

본 발명은 워 페이지 현상을 줄이고, 블리드 현상을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
The present invention provides a semiconductor package and a method of manufacturing the same, which can reduce warpage and prevent bleed.

본 발명에 의한 반도체 패키지의 제조 방법은 상면에 제 1 배선패턴이 형성되고 하면에 제 2 배선패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계; 일면에 접착 부재가 부착되고, 타면에 도전성 범프가 형성된 반도체 다이를 준비하는 반도체 다이 준비 단계; 상기 접착 부재가 부착된 면이 위를 향하도록 상기 반도체 다이를 회로 기판의 상면에 부착하는 반도체 다이 부착 단계; 및 상기 반도체 다이를 인캡슐란트로 몰드하는 몰딩 단계를 포함한다.A method of manufacturing a semiconductor package according to the present invention includes a circuit board preparation step of preparing a circuit board having a first wiring pattern formed on an upper surface thereof and a second wiring pattern formed on a lower surface thereof; A semiconductor die preparation step of preparing a semiconductor die having an adhesive member attached to one surface thereof and a conductive bump formed on the other surface thereof; Attaching the semiconductor die to the upper surface of the circuit board so that the surface to which the adhesive member is attached is facing upward; And a molding step of molding the semiconductor die into an encapsulant.

상기 몰딩 단계에서는 상기 반도체 다이의 측면 및 하면을 몰드할 수 있다. 상기 몰딩 단계에서는 상기 접착 부재의 측면을 몰드할 수 있다. 상기 몰딩 단계에서는 상기 접착 부재를 외부로 노출시킬 수 있다. 상기 몰딩 단계에서 상기 접착 부재의 상면과 상기 인캡슐란트의 상면이 동일한 면을 이루도록 몰드할 수 있다. 상기 몰딩 단계에서는 상기 인캡슐란트의 상면이 상기 반도체 다이의 상면보다 높게 형성되도록 몰드할 수 있다. 상기 몰딩 단계에서는 상기 회로 기판의 제 2 배선패턴에 제 1 솔더볼을 부착할 수 있다.In the molding step, the side and bottom surfaces of the semiconductor die may be molded. In the molding step, the side surface of the adhesive member may be molded. In the molding step, the adhesive member may be exposed to the outside. In the molding step, the upper surface of the adhesive member and the upper surface of the encapsulant may be molded to form the same surface. In the molding step, the top surface of the encapsulant may be molded to be formed higher than the top surface of the semiconductor die. In the molding step, a first solder ball may be attached to a second wiring pattern of the circuit board.

상기 반도체 다이 부착 단계에서는 상기 반도체 다이의 도전성 범프가 상기 회로 기판의 제 1 배선패턴과 전기적으로 연결되게 부착할 수 있다.In the attaching the semiconductor die, the conductive bumps of the semiconductor die may be attached to be electrically connected to the first wiring pattern of the circuit board.

상기 몰딩 단계 후에는 상기 접착 부재를 제거하는 접착 부재 제거 단계를 더 포함할 수 있다. 상기 접착 부재 제거 단계에서 상기 접착 부재를 제거하면 상기 반도체 패키지에는 상부 홈이 형성될 수 있다.After the molding step may further comprise a step of removing the adhesive member for removing the adhesive member. An upper groove may be formed in the semiconductor package when the adhesive member is removed in the removing of the adhesive member.

상기 회로 기판 준비 단계에서는 상기 제 1 배선패턴의 일부에 제 2 솔더볼이 형성된 회로 기판을 준비할 수 있다.In the preparing of the circuit board, a circuit board having a second solder ball formed on a portion of the first wiring pattern may be prepared.

또한, 본 발명에 의한 반도체 패키지는 상면에 제 1 배선패턴이 형성되고, 하면에 제 2 배선패턴이 형성된 회로 기판; 상기 회로 기판의 상부에 부착되며, 도전성 범프가 형성된 반도체 다이; 및 상기 반도체 다이를 몰드하는 인캡슐란트를 포함한다.In addition, the semiconductor package according to the present invention includes a circuit board having a first wiring pattern formed on an upper surface thereof and a second wiring pattern formed on a lower surface thereof; A semiconductor die attached to an upper portion of the circuit board and having conductive bumps formed thereon; And an encapsulant for molding the semiconductor die.

상기 인캡슐란트는 상기 반도체 다이의 측면 및 하면을 몰드할 수 있다. 상기 반도체 다이의 측면을 몰드하는 인캡슐란트의 높이는 상기 반도체 다이의 상면보다 높게 형성될 수 있다.The encapsulant may mold side and bottom surfaces of the semiconductor die. The height of the encapsulant that molds the side surface of the semiconductor die may be higher than the top surface of the semiconductor die.

상기 반도체 패키지의 상부에는 상기 반도체 다이의 상면을 노출시키는 상부 홈이 형성될 수 있다. 상기 상부 홈은 상기 반도체 다이와 대응되는 크기로 형성될 수 있다. 상기 상부 홈에는 접착 부재가 형성될 수 있다. 상기 접착 부재의 상면과 상기 인캡슐란트의 상면은 동일한 면을 이룰 수 있다.An upper groove may be formed on the semiconductor package to expose the upper surface of the semiconductor die. The upper groove may be formed to have a size corresponding to that of the semiconductor die. An adhesive member may be formed in the upper groove. The top surface of the adhesive member and the top surface of the encapsulant may form the same surface.

상기 회로 기판의 제 1 배선패턴의 일부에는 제 2 솔더볼이 형성될 수 있다. 상기 회로 기판의 제 2 배선패턴에는 제 1 솔더볼이 형성될 수 있다.
A second solder ball may be formed on a portion of the first wiring pattern of the circuit board. A first solder ball may be formed on the second wiring pattern of the circuit board.

본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 인캡슐란트의 두께보다 얇은 반도체 다이를 적용함으로써, 워 페이지 현상을 줄일 수 있다. The semiconductor package and the method of manufacturing the same according to an embodiment of the present invention can reduce the warpage phenomenon by applying a semiconductor die thinner than the thickness of the encapsulant.

또한, 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법은 반도체 다이의 상면에 접착 부재를 부착했다 제거함으로써, 블리드 현상을 방지할 수 있다.
In addition, the semiconductor package and the manufacturing method according to an embodiment of the present invention can prevent the bleeding phenomenon by attaching and removing the adhesive member on the upper surface of the semiconductor die.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
3 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.
4 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.
5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
6A through 6F are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.
7A to 7F are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 접착 부재(130), 인캡슐란트(140) 및 제 1 솔더볼(150)을 포함한다. 1, a semiconductor package 100 according to an embodiment of the present invention may include a circuit board 110, a semiconductor die 120, an adhesive member 130, an encapsulant 140, and a first solder ball 150. ).

상기 회로 기판(110)은 절연층(111), 상기 절연층(111)의 상면(111a)에 형성된 제 1 배선패턴(112), 상기 절연층(111)의 하면(111b)에 형성된 제 2 배선패턴(113), 상기 절연층(111)의 상면(111a)에 형성되어 상기 제 1 배선패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114) 및 상기 절연층(111)의 하면(111b)에 형성되어 제 2 배선패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115)을 포함한다. 또한, 상기 회로 기판(110)은 상기 절연층(111)의 상면(111a)에서 하면(111b)을 관통하는 관통 비아(116)를 더 포함한다. 이러한 회로 기판(110)은 양면 또는 다층으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.The circuit board 110 includes an insulating layer 111, a first wiring pattern 112 formed on the upper surface 111a of the insulating layer 111, and a second wiring formed on the lower surface 111b of the insulating layer 111. The first passivation layer 114 formed on the pattern 113 and the upper surface 111a of the insulating layer 111 to expose a portion of the first wiring pattern 112 and the lower surface 111b of the insulating layer 111. The second passivation layer 115 is formed on the second wiring pattern 113 to expose a portion of the second wiring pattern 113. In addition, the circuit board 110 further includes a through via 116 penetrating through the lower surface 111b of the upper surface 111a of the insulating layer 111. The circuit board 110 may be a printed circuit board (PCB) formed on both sides or multiple layers.

상기 절연층(111)은 평평한 상면(111a)과 평평한 하면(111b)으로 이루어진다. 상기 절연층(111)은 상면(111a)에 형성된 제 1 배선패턴(112)과 하면(111b)에 형성된 제 2 배선패턴(113) 사이를 절연시킨다. 여기서, 상기 절연층(111)은 단층 또는 다층으로 이루어질 수 있다.The insulating layer 111 includes a flat upper surface 111a and a flat lower surface 111b. The insulating layer 111 insulates between the first wiring pattern 112 formed on the upper surface 111a and the second wiring pattern 113 formed on the lower surface 111b. Here, the insulating layer 111 may be made of a single layer or multiple layers.

상기 제 1 배선패턴(112)은 상기 절연층(111)의 상면(111a)에 형성된다. 상기 제 1 배선패턴(112)은 관통 비아(116)를 통해서 제 2 배선패턴(113)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선패턴(112)은 도전성 범프(123)를 통해 반도체 다이(120)와 전기적으로 연결될 수 있다. 상기 제 1 배선패턴(112)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 또는 그 등가물이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.The first wiring pattern 112 is formed on the top surface 111a of the insulating layer 111. The first wiring pattern 112 may be electrically connected to the second wiring pattern 113 through the through via 116. In addition, the first wiring pattern 112 may be electrically connected to the semiconductor die 120 through the conductive bumps 123. Copper (Cu), titanium (Ti), nickel (Ni), palladium (Pd), or an equivalent thereof may be used as the first wiring pattern 112, but the metal material is not limited thereto.

상기 제 2 배선패턴(113)은 상기 절연층(111)의 하면(111b)에 형성된다. 상기 제 2 배선패턴(113)은 관통 비아(116)를 통해서 제 1 배선패턴(112)과 전기적으로 연결될 수 있다. 또한, 상기 제 2 배선패턴(113)에는 제 1 솔더볼(150)이 용착된다. 이러한 제 2 배선패턴(113)은 상기 제 1 배선패턴(112)과 동일한 재질로 이루어질 수 있다.The second wiring pattern 113 is formed on the bottom surface 111b of the insulating layer 111. The second wiring pattern 113 may be electrically connected to the first wiring pattern 112 through the through via 116. In addition, a first solder ball 150 is welded to the second wiring pattern 113. The second wiring pattern 113 may be made of the same material as the first wiring pattern 112.

상기 제 1 패시베이션층(114)은 상기 절연층(111)의 상면(111a)에서 상기 제 1 배선패턴(112)의 외주연에 일정두께로 형성되어, 상기 제 1 배선패턴(112)을 외부환경으로부터 보호한다. 즉, 상기 제 1 패시베이션층(114)은 상기 절연층(111)의 상면(111a)에 형성되며, 상기 제 1 배선패턴(112)의 일부를 외부로 노출시킨다. 상기 제 1 패시베이션층(114)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first passivation layer 114 is formed to have a predetermined thickness on the outer circumference of the first wiring pattern 112 on the upper surface 111a of the insulating layer 111, so that the first wiring pattern 112 is formed in an external environment. Protect from That is, the first passivation layer 114 is formed on the upper surface 111a of the insulating layer 111 and exposes a part of the first wiring pattern 112 to the outside. The first passivation layer 114 may be formed of any one selected from conventional polyimide, epoxy, benzocyclobutene (BCB), polybenzoxazole (PBO), oxide film, nitride film, , But the material is not limited thereto.

상기 제 2 패시베이션층(115)은 상기 절연층(111)의 하면(111b)에서 상기 제 2 배선패턴(113)의 외주연에 일정두께로 형성되어, 상기 제 2 배선패턴(113)을 외부환경으로부터 보호한다. 즉, 상기 제 2 패시베이션층(115)은 상기 절연층(111)의 하면(111b)에 형성되어, 상기 제 2 배선패턴(113)의 일부를 외부로 노출시킨다. 이러한 제 2 패시베이션층(115)은 상기 제 1 패시베이션층(114)과 동일한 재질로 이루어질 수 있다.The second passivation layer 115 is formed to have a predetermined thickness on the outer circumference of the second wiring pattern 113 on the lower surface 111b of the insulating layer 111, so that the second wiring pattern 113 is formed in an external environment. Protect from That is, the second passivation layer 115 is formed on the bottom surface 111b of the insulating layer 111 to expose a portion of the second wiring pattern 113 to the outside. The second passivation layer 115 may be made of the same material as the first passivation layer 114.

상기 관통 비아(116)는 상기 절연층(111)의 상면(111a)에서 하면(111b)을 관통하도록 형성된다. 상기 관통 비아(116)는 제 1 배선패턴(112)과 제 2 배선패턴(113)을 전기적으로 연결시킬 수 있다. 이러한 관통 비아(116)는 도전성 물질, 예를 들어, 금(Au), 은(Ag), 구리(Cu) 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.The through vias 116 are formed to penetrate from the upper surface 111a of the insulating layer 111 to the lower surface 111b. The through via 116 may electrically connect the first wiring pattern 112 and the second wiring pattern 113 to each other. The through vias 116 may be formed of any one or a combination of conductive materials such as gold (Au), silver (Ag), and copper (Cu).

상기 반도체 다이(120)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 상기 반도체 다이(120)는 평평한 상면(120a)과 상기 상면(120a)의 반대면인 평평한 하면(120b)으로 이루어진다. 상기 반도체 다이(120)는 상기 회로 기판(110)의 상부에 부착된다. 상기 반도체 다이(120)의 상면(120a)에는 접착 부재(130)가 부착된다. 상기 반도체 다이(120)의 하면(120b)에는 다수의 본드 패드(121)가 형성되어 있다. 또한, 상기 본드 패드(121)의 외주연에는 패시베이션층(122)이 형성되어, 상기 본드 패드(121)를 외부로 노출시킨다. 상기 본드 패드(121)에는 도전성 범프(123)가 부착된다. 상기 반도체 다이(120)는 상기 도전성 범프(123)를 통해 상기 회로 기판(110)과 전기적으로 연결된다. 즉, 상기 반도체 다이(120)의 도전성 범프(123)는 상기 회로 기판(110)의 제 1 배선패턴(112)에 납땜등과 같은 방법에 의해 부착되어, 상기 반도체 다이(120)를 상기 회로 기판(110)에 전기적으로 연결시킨다. The semiconductor die 120 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein. The semiconductor die 120 includes a flat upper surface 120a and a flat lower surface 120b opposite to the upper surface 120a. The semiconductor die 120 is attached to an upper portion of the circuit board 110. An adhesive member 130 is attached to the upper surface 120a of the semiconductor die 120. A plurality of bond pads 121 are formed on the bottom surface 120b of the semiconductor die 120. In addition, a passivation layer 122 is formed on an outer circumference of the bond pad 121 to expose the bond pad 121 to the outside. Conductive bumps 123 are attached to the bond pads 121. The semiconductor die 120 is electrically connected to the circuit board 110 through the conductive bumps 123. That is, the conductive bump 123 of the semiconductor die 120 is attached to the first wiring pattern 112 of the circuit board 110 by a method such as soldering, so that the semiconductor die 120 is attached to the circuit board. Electrically connect to 110.

상기 접착 부재(130)는 상기 반도체 다이(120)의 상면(120a)에 부착된다. 상기 접착 부재(130)는 상기 반도체 다이(120)의 상면(120a)과 동일한 크기로 형성된다. 실질적으로 상기 접착 부재(130)는 상기 반도체 다이(120)가 웨이퍼 상태일 때 웨이퍼의 하면에 부착되고 나서 상기 웨이퍼를 쏘잉함으로써 상기 반도체 다이(120)의 상면(120a)과 동일한 크기로 형성된다. 여기서, 상기 웨이퍼의 하면이 본 발명에서 반도체 다이(120)의 상면(120a)이 된다, 즉, 상기 접착 부재(130)는 상기 반도체 다이(120)를 상기 회로 기판(110)에 부착하기 전에 미리 반도체 다이(120)에 부착된 상태이다. 상기 접착 부재(130)의 측면은 인캡슐란트로 몰드되며, 상면은 외부로 노출된다. 상기 접착 부재(130)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. The adhesive member 130 is attached to the upper surface 120a of the semiconductor die 120. The adhesive member 130 is formed to have the same size as the upper surface 120a of the semiconductor die 120. Subsequently, the adhesive member 130 is formed on the same size as the upper surface 120a of the semiconductor die 120 by attaching to the lower surface of the wafer when the semiconductor die 120 is in a wafer state and then sawing the wafer. Here, the lower surface of the wafer becomes the upper surface 120a of the semiconductor die 120 in the present invention, that is, the adhesive member 130 is previously attached to the circuit board 110 before attaching the semiconductor die 120. It is attached to the semiconductor die 120. Side of the adhesive member 130 is molded with an encapsulant, the upper surface is exposed to the outside. The adhesive member 130 may use any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, but is not limited thereto.

상기 인캡슐란트(140)는 상기 반도체 다이(120)를 외부 환경으로부터 보호하기 위해 상기 반도체 다이(120)를 몰드한다. 상기 인캡슐란트(140)는 상기 회로 기판(110)의 상부에서 상기 반도체 다이(120)의 측면 및 하면(120b)을 몰드하고, 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)의 측면까지도 몰드한다. 여기서, 상기 접착 부재(130)의 상면은 외부로 노출된다. 따라서, 상기 인캡슐란트(140)의 상면은 상기 반도체 다이(120)의 상면(120a)보다는 높게 형성되며 상기 접착 부재(130)의 상면과 동일한 면을 이루게 된다. 즉, 상기 반도체 다이(120)와 상기 인캡슐란트(140) 사이에는 상기 접착 부재(130)의 높이만큼 단차가 형성된다. 이처럼, 상기 반도체 다이(120)의 두께가 상기 인캡슐란트(140)의 두께보다 상대적으로 얇으므로, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 워 페이지(warpage) 현상을 줄일 수 있게 된다. 일반적으로, 인캡슐란트(140)의 두께가 동일한 경우에는 반도체 다이(120)의 두께가 얇을수록 워 페이지(warpage) 현상이 감소하기 때문이다. 상기 인캡슐란트(140)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 예를 들어, 상기 인캡슐란트(140)는 EMC(Epoxy molding compound)로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.The encapsulant 140 molds the semiconductor die 120 to protect the semiconductor die 120 from the external environment. The encapsulant 140 molds the side and bottom surfaces 120b of the semiconductor die 120 on the circuit board 110 and adheres to the top surface 120a of the semiconductor die 120. The side surface of 130 is also molded. Here, the upper surface of the adhesive member 130 is exposed to the outside. Therefore, the top surface of the encapsulant 140 is formed higher than the top surface 120a of the semiconductor die 120 and forms the same surface as the top surface of the adhesive member 130. That is, a step is formed between the semiconductor die 120 and the encapsulant 140 by the height of the adhesive member 130. As such, since the thickness of the semiconductor die 120 is relatively thinner than the thickness of the encapsulant 140, the semiconductor package 100 according to the embodiment of the present invention may reduce a warpage phenomenon. do. In general, when the thickness of the encapsulant 140 is the same, the smaller the thickness of the semiconductor die 120 is, the lower the warpage phenomenon. The encapsulant 140 uses an electrical insulation material, and is generally formed of an epoxy resin. For example, the encapsulant 140 may be formed of an epoxy molding compound (EMC), but the material is not limited thereto.

상기 제 1 솔더볼(150)은 상기 제 2 배선패턴(113)에 용착된다. 상기 제 1 솔더볼(150)은 상기 관통 비아(116)와 제 1 배선패턴(112)을 통해서 상기 반도체 다이(120)와 전기적으로 연결될 수 있다. 또한, 상기 제 1 솔더볼(150)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
The first solder ball 150 is welded to the second wiring pattern 113. The first solder ball 150 may be electrically connected to the semiconductor die 120 through the through via 116 and the first wiring pattern 112. In addition, the first solder ball 150 may be formed of any one selected from tin / lead, lead-free tin, and equivalents thereof, but the material is not limited thereto.

이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 인캡슐란트(140)의 두께보다 얇은 반도체 다이(120)를 적용함으로써, 워 페이지(warpage) 현상을 줄일 수 있게 된다.
As such, the semiconductor package 100 according to the exemplary embodiment may reduce the warpage phenomenon by applying the semiconductor die 120 thinner than the thickness of the encapsulant 140.

다음은 본 발명의 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.Next, a semiconductor package according to another embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지(200)는 도 1의 반도체 패키지(100)와 유사하다. 따라서, 여기서는 그 차이점에 6대해서만 설명하기로 한다. 2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. The semiconductor package 200 shown in FIG. 2 is similar to the semiconductor package 100 of FIG. 1. Therefore, only six differences will be described here.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 회로 기판(110), 반도체 다이(120), 인캡슐란트(140) 및 제 1 솔더볼(150)을 포함한다. 즉, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 도 1의 반도체 패키지(100)에서 접착 부재(130)를 제거한 것이다.2, a semiconductor package 200 according to another embodiment of the present invention includes a circuit board 110, a semiconductor die 120, an encapsulant 140, and a first solder ball 150. That is, the semiconductor package 200 according to another embodiment of the present invention removes the adhesive member 130 from the semiconductor package 100 of FIG. 1.

상기 반도체 다이(120)는 상면(120a)에 형성된 접착 부재(130)가 제거되었으므로, 상면(120a)이 외부로 노출된다. 더불어, 상기 반도체 패키지(200)에는 상부 홈(260)이 형성된다. 실질적으로, 상기 상부 홈(260)은 반도체 다이(120)에 부착되었던 접착 부재(130)가 제거되면서 자연스럽게 형성된 것이다. 상기 상부 홈(260)은 상기 반도체 다이(120)의 상면(120a)과 동일한 크기로 형성된다. 또한, 상기 반도체 다이(120)의 상면(120a)과 상기 인캡슐란트(140)의 상면은 서로 높이가 다르며 상기 상부 홈(260)만큼의 단차가 형성된다. 이처럼, 반도체 다이(120)의 상면(120a)에 접착 부재(130)를 부착했다가 제거하면, 상기 반도체 다이(120)의 상면(120a)으로 인캡슐란트(140)가 흘러넘치는 블리드(bleed) 현상을 방지할 수 있다. 예를 들어, 상기 반도체 다이(120)를 인캡슐란트(140)로 몰드하는 과정에서 상기 접착 부재(130)의 상부로 인캡슐란트(140)가 일부 흘러 들어와도 상기 접착 부재(130)를 제거함으로써 이러한 블리드 현상을 방지할 수 있게 된다.
Since the adhesive member 130 formed on the upper surface 120a of the semiconductor die 120 is removed, the upper surface 120a is exposed to the outside. In addition, an upper groove 260 is formed in the semiconductor package 200. Substantially, the upper groove 260 is naturally formed with the adhesive member 130 attached to the semiconductor die 120 removed. The upper groove 260 is formed to have the same size as the upper surface 120a of the semiconductor die 120. In addition, the top surface 120a of the semiconductor die 120 and the top surface of the encapsulant 140 are different from each other, and a step as much as the upper groove 260 is formed. As such, when the adhesive member 130 is attached to and removed from the upper surface 120a of the semiconductor die 120, the bleeding of the encapsulant 140 overflows to the upper surface 120a of the semiconductor die 120. The phenomenon can be prevented. For example, in the process of molding the semiconductor die 120 into the encapsulant 140 by removing the adhesive member 130 even if some of the encapsulant 140 flows into the upper portion of the adhesive member 130. This bleeding phenomenon can be prevented.

이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 반도체 다이(120)의 상면(120a)에 접착 부재(130)를 접착했다가 제거함으로써, 상기 반도체 다이(120)의 상면(120a)으로 인캡슐란트(140)가 흘러넘치는 블리드 현상을 방지할 수 있게 된다.
As described above, the semiconductor package 200 according to another exemplary embodiment of the present invention attaches and removes the adhesive member 130 to the top surface 120a of the semiconductor die 120, thereby removing the top surface 120a of the semiconductor die 120. The encapsulant 140 can prevent the bleeding phenomenon overflowing.

다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.Next, a semiconductor package according to another embodiment of the present invention will be described.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 반도체 패키지(300)는 도 1의 반도체 패키지(100)와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다. 3 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention. The semiconductor package 300 shown in FIG. 3 is similar to the semiconductor package 100 of FIG. 1. Therefore, only the differences will be described here.

도 3을 참조하면, 본 발명이 또 다른 실시예에 따른 반도체 패키지(300)는 회로 기판(310), 반도체 다이(120), 접착 부재(130), 인캡슐란트(340) 및 제 1 솔더볼(150)을 포함한다.Referring to FIG. 3, a semiconductor package 300 according to another embodiment of the present invention may include a circuit board 310, a semiconductor die 120, an adhesive member 130, an encapsulant 340, and a first solder ball ( 150).

상기 회로 기판(310)은 절연층(311), 상기 절연층(311)의 상면(311a)에 형성된 제 1 배선패턴(312), 상기 절연층(311)의 하면(311b)에 형성된 제 2 배선패턴(313), 상기 절연층(311)의 상면(311a)에 형성되어 상기 제 1 배선패턴(312)의 일부를 노출시키는 제 1 패시베이션층(314), 상기 절연층(311)의 하면(311b)에 형성되어 제 2 배선패턴(313)의 일부를 노출시키는 제 2 패시베이션층(315) 및 상기 절연층(311)의 상면(311a)에서 하면(311b)을 관통하는 관통 비아(316)를 포함한다. 또한, 상기 회로 기판(310)은 상기 제 1 배선패턴(312)의 일부에 형성된 제 2 솔더볼(317)을 더 포함한다.The circuit board 310 may include an insulating layer 311, a first wiring pattern 312 formed on the top surface 311a of the insulating layer 311, and a second wiring formed on the bottom surface 311b of the insulating layer 311. The first passivation layer 314 formed on the pattern 313, the top surface 311a of the insulating layer 311, and exposing a portion of the first wiring pattern 312, and the bottom surface 311b of the insulating layer 311. ) And a second passivation layer 315 exposing a portion of the second wiring pattern 313 and through vias 316 penetrating through the lower surface 311b on the upper surface 311a of the insulating layer 311. do. In addition, the circuit board 310 further includes a second solder ball 317 formed on a portion of the first wiring pattern 312.

상기 제 2 솔더볼(317)은 상기 제 1 배선패턴(312)에 형성된다. 상기 제 2 솔더볼(317)은 상기 회로 기판(310)위에 다른 회로 기판이 적층 되었을 때, 각 회로 기판을 서로 전기적으로 연결해주는 역할을 한다. 즉, 상기 제 2 솔더볼(317)은 상기 회로 기판(310)에 적층되는 다른 회로 기판의 솔더볼과 납땜 등과 같은 방법에 의해서 전기적으로 연결될 수 있다. 이처럼, 상기 회로 기판(310)의 제 1 배선패턴(312)에 제 2 솔더볼(317)을 형성함으로써, 다수의 반도체 패키지를 적층시킬 수 있게 된다. The second solder ball 317 is formed on the first wiring pattern 312. The second solder ball 317 serves to electrically connect each circuit board to each other when another circuit board is stacked on the circuit board 310. That is, the second solder ball 317 may be electrically connected by a method such as solder ball and solder of another circuit board stacked on the circuit board 310. As such, by forming the second solder balls 317 on the first wiring patterns 312 of the circuit board 310, a plurality of semiconductor packages can be stacked.

상기 인캡슐란트(340)는 상기 회로 기판(310)의 상부에서 상기 반도체 다이(120)의 측면 및 하면(120b)을 몰드하고, 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)의 측면까지도 몰드한다. 여기서, 상기 접착 부재(130)의 상면은 외부로 노출된다. 따라서, 상기 인캡슐란트(340)의 상면은 상기 반도체 다이(120)의 상면보다는 높게 형성되며 상기 접착 부재(130)의 상면과 동일한 면을 이루게 된다. 즉, 상기 반도체 다이(120)와 상기 인캡슐란트(340) 사이에는 상기 접착 부재(130)의 높이만큼 단차가 형성된다. 이처럼, 상기 반도체 다이(120)의 두께가 상기 인캡슐란트(340)의 두께보다 상대적으로 얇으므로, 본 발명의 일 실시예에 따른 반도체 패키지(300)는 워 페이지(warpage) 현상을 줄일 수 있게 된다. 일반적으로, 인캡슐란트(340)의 두께가 동일한 경우에는 반도체 다이(120)의 두께가 얇을수록 워 페이지(warpage) 현상이 감소하기 때문이다. The encapsulant 340 molds the side and bottom surfaces 120b of the semiconductor die 120 on the circuit board 310 and adheres to the top surface 120a of the semiconductor die 120. The side surface of 130 is also molded. Here, the upper surface of the adhesive member 130 is exposed to the outside. Therefore, the top surface of the encapsulant 340 is formed higher than the top surface of the semiconductor die 120 and forms the same surface as the top surface of the adhesive member 130. That is, a step is formed between the semiconductor die 120 and the encapsulant 340 by the height of the adhesive member 130. As such, since the thickness of the semiconductor die 120 is relatively thinner than the thickness of the encapsulant 340, the semiconductor package 300 according to the embodiment of the present invention may reduce a warpage phenomenon. do. In general, when the thickness of the encapsulant 340 is the same, the smaller the thickness of the semiconductor die 120 is, the lower the warpage phenomenon.

또한, 상기 인캡슐란트(340)는 상기 회로 기판(310)에 형성된 제 2 솔더볼(317)의 측면을 몰드하며, 제 2 솔더볼(317)의 상부를 외부로 노출시킨다. 예를 들어, 상기 인캡슐란트(340)는 상기 제 2 솔더볼(317)을 전부 몰드한 후, 상기 제 2 솔더볼(317)의 상부를 몰드하는 인캡슐란트(340)를 에칭 등과 같은 방법에 의해 제거하여 상기 제 2 솔더볼(317)을 외부로 노출시킬 수 있다.In addition, the encapsulant 340 molds the side surface of the second solder ball 317 formed on the circuit board 310 and exposes the upper portion of the second solder ball 317 to the outside. For example, the encapsulant 340 molds all of the second solder balls 317, and then, by etching the encapsulant 340 that molds the upper part of the second solder balls 317. By removing the second solder ball 317 may be exposed to the outside.

상기 인캡슐란트(340)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 예를 들어, 상기 인캡슐란트(340)는 EMC(Epoxy molding compound)로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
The encapsulant 340 uses an electrical insulating material, and is generally formed of an epoxy resin. For example, the encapsulant 340 may be formed of an epoxy molding compound (EMC), but the material is not limited thereto.

이와 같이, 본 발명의 또 다른 반도체 패키지(300)는 회로 기판(310)의 상부에 제 2 솔더볼(317)을 형성함으로써, 직접도를 향상시킬 수 있다.
As described above, another semiconductor package 300 of the present invention may improve the directivity by forming the second solder balls 317 on the circuit board 310.

다음은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명하기로 한다.Next, a semiconductor package according to another embodiment of the present invention will be described.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 4에 도시된 반도체 패키지(400)는 도 3의 반도체 패키지(300)와 유사하다. 따라서, 여기서는 그 차이점에 대해서만 설명하기로 한다.
4 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention. The semiconductor package 400 shown in FIG. 4 is similar to the semiconductor package 300 of FIG. 3. Therefore, only the differences will be described here.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 회로 기판(310), 반도체 다이(120), 인캡슐란트(340) 및 제 1 솔더볼(150)을 포함한다. 즉, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 도 3의 반도체 패키지(300)에서 접착 부재(130)를 제거한 것이다.Referring to FIG. 4, a semiconductor package 400 according to another embodiment of the present invention includes a circuit board 310, a semiconductor die 120, an encapsulant 340, and a first solder ball 150. That is, the semiconductor package 400 according to another exemplary embodiment of the present invention removes the adhesive member 130 from the semiconductor package 300 of FIG. 3.

상기 반도체 다이(120)는 상면(120a)에 형성된 접착 부재(130)가 제거되었으므로, 상면(120a)이 외부로 노출된다. 더불어, 상기 반도체 패키지(400)에는 상부 홈(460)이 형성된다. 실질적으로, 상기 상부 홈(460)은 반도체 다이(120)에 부착되었던 접착 부재(130)가 제거되면서 자연스럽게 형성된 것이다. 상기 상부 홈(460)은 상기 반도체 다이(120)의 상면(120a)과 동일한 크기로 형성된다. 또한, 상기 반도체 다이(120)의 상면(120a)과 상기 인캡슐란트(340)의 상면은 서로 높이가 다르며 상기 상부 홈(460)만큼의 단차가 형성된다. 이처럼, 반도체 다이(120)의 상부(120a)에 접착 부재(130)를 부착했다가 제거하면, 상기 반도체 다이(120)의 상면(120a)으로 인캡슐란트(340)가 흘러넘치는 블리드(bleed) 현상을 방지할 수 있다. 예를 들어, 상기 반도체 다이(120)를 인캡슐란트(340)로 몰드하는 과정에서 상기 접착 부재(130)의 상부로 인캡슐란트(340)가 일부 흘러 들어와도 상기 접착 부재(130)를 제거함으로써 이러한 블리드 현상을 방지할 수 있게 된다.
Since the adhesive member 130 formed on the upper surface 120a of the semiconductor die 120 is removed, the upper surface 120a is exposed to the outside. In addition, an upper groove 460 is formed in the semiconductor package 400. Substantially, the upper groove 460 is naturally formed with the adhesive member 130 attached to the semiconductor die 120 removed. The upper groove 460 is formed to have the same size as the upper surface 120a of the semiconductor die 120. In addition, the top surface 120a of the semiconductor die 120 and the top surface of the encapsulant 340 are different in height from each other, and a step as much as the upper groove 460 is formed. As such, when the adhesive member 130 is attached to and removed from the upper portion 120a of the semiconductor die 120, the encapsulant 340 bleeds over the top surface 120a of the semiconductor die 120. The phenomenon can be prevented. For example, by removing the adhesive member 130 even when the encapsulant 340 partially flows into the upper portion of the adhesive member 130 in the process of molding the semiconductor die 120 into the encapsulant 340. This bleeding phenomenon can be prevented.

다음은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.Next, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described.

도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 플로우 챠트이다. 도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention. 6A through 6F are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 회로 기판 준비 단계(S1), 반도체 다이 준비 단계(S2), 반도체 다이 부착 단계(S3), 몰딩 단계(S4) 및 접착 부재 제거 단계(S5)를 포함한다. 이하에서는 도 5의 각 단계들을 도 6a 내지 도 6f를 참조하여 설명하도록 한다.
Referring to FIG. 5, a method of manufacturing a semiconductor package according to an embodiment of the present invention may include a circuit board preparation step S1, a semiconductor die preparation step S2, a semiconductor die attaching step S3, a molding step S4, and the like. The adhesive member removing step S5 is included. Hereinafter, each step of FIG. 5 will be described with reference to FIGS. 6A to 6F.

상기 회로 기판 준비 단계(S1)는 본 발명의 일 실시예에 따른 반도체 패키지(100)의 기본이 되는 회로 기판(110)을 준비하는 단계이다.The circuit board preparation step (S1) is a step of preparing a circuit board 110 that is the basis of the semiconductor package 100 according to an embodiment of the present invention.

도 6a를 참조하면, 상기 회로 기판 준비 단계(S1)에서는 절연층(111), 상기 절연층(111)의 상면(111a)에 형성된 제 1 배선패턴(112), 상기 절연층(111)의 하면(111b)에 형성된 제 2 배선패턴(113), 상기 제 1 배선패턴(112)의 일부가 노출되도록 상기 제 1 배선패턴(112)의 외주연에 형성된 제 1 패시베이션층(114), 상기 제 2 배선패턴(113)의 일부가 노출되도록 상기 제 2 배선패턴(113)의 외주연에 형성된 제 2 패시베이션층(115) 및 상기 절연층(111)의 상면(111a) 및 하면(111b)을 관통하여 형성된 관통 비아(116)를 포함하는 회로 기판(110)을 준비한다. 여기서, 상기 제 1 배선패턴(112)은 상기 관통 비아(116)를 통해서 상기 제 2 배선패턴(113)과 전기적으로 연결된다. 이러한 회로 기판(110)은 양면 또는 다층으로 형성된 인쇄회로기판(PCB:Printed Circuit Board)일 수 있다.
Referring to FIG. 6A, in the circuit board preparing step (S1), the insulating layer 111, the first wiring pattern 112 formed on the upper surface 111a of the insulating layer 111, and the lower surface of the insulating layer 111. The first passivation layer 114 and the second passivation layer 114 formed on the outer circumference of the first wiring pattern 112 so that a portion of the first wiring pattern 112 is exposed. The second passivation layer 115 formed on the outer periphery of the second wiring pattern 113 and the upper surface 111a and the lower surface 111b of the insulating layer 111 so as to expose a portion of the wiring pattern 113 are exposed to each other. The circuit board 110 including the formed through vias 116 is prepared. Here, the first wiring pattern 112 is electrically connected to the second wiring pattern 113 through the through via 116. The circuit board 110 may be a printed circuit board (PCB) formed on both sides or multiple layers.

상기 반도체 다이 준비 단계(S2)는 상기 회로 기판(110)에 적층할 반도체 다이(120)를 준비하는 단계이다.The semiconductor die preparation step S2 is a step of preparing a semiconductor die 120 to be stacked on the circuit board 110.

도 6b를 참조하면, 상기 반도체 다이 준비 단계(S2)에서는 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성된 반도체 다이(120)를 준비한다. 이때, 상기 반도체 다이(120)의 상면(120a)에는 접착 부재(130)가 부착되어 있다. 예를 들어, 상기 반도체 다이(120)는 웨이퍼 상태에서 백사이드에 접착 부재(130)를 부착함으로써 형성될 수 있다. 여기서, 웨이퍼의 백사이드가 반도체 다이(120)의 상면(120a)이 된다. 상기 접착 부재(130)는 상기 반도체 다이(120)의 상면(120a)에 부착된다. 상기 접착 부재(130)는 통상의 액상 에폭시 접착제, 접착 필름, 접착 테이프 및 그 등가물 중 선택된 어느 하나를 이용할 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 또한, 상기 반도체 다이(120)의 하면(120b)에는 다수의 본드 패드(121)가 형성되고, 상기 본드 패드(121)의 외주연에는 패시베이션층(122)이 형성되어 있다. 상기 본드 패드(121)에는 도전성 범프(123)가 형성되어, 상기 반도체 다이(120)를 상기 회로 기판(110)에 전기적으로 연결시킬 수 있다. 즉, 상기 반도체 다이(120)는 상기 도전성 범프(123)를 통해 상기 회로 기판(110)의 제 1 배선패턴(112)과 전기적으로 연결된다.
Referring to FIG. 6B, in the semiconductor die preparation step S2, a semiconductor die 120 made of a silicon material and having a plurality of semiconductor elements formed therein is prepared. In this case, the adhesive member 130 is attached to the upper surface 120a of the semiconductor die 120. For example, the semiconductor die 120 may be formed by attaching the adhesive member 130 to the backside in the wafer state. Here, the backside of the wafer becomes the top surface 120a of the semiconductor die 120. The adhesive member 130 is attached to the upper surface 120a of the semiconductor die 120. The adhesive member 130 may use any one selected from a general liquid epoxy adhesive, an adhesive film, an adhesive tape, and an equivalent thereof, but is not limited thereto. In addition, a plurality of bond pads 121 are formed on the bottom surface 120b of the semiconductor die 120, and a passivation layer 122 is formed on the outer circumference of the bond pad 121. A conductive bump 123 may be formed on the bond pad 121 to electrically connect the semiconductor die 120 to the circuit board 110. That is, the semiconductor die 120 is electrically connected to the first wiring pattern 112 of the circuit board 110 through the conductive bumps 123.

상기 반도체 다이 부착 단계(S3)는 상기 회로 기판(110)에 상기 반도체 다이(120)를 부착하는 단계이다.Attaching the semiconductor die (S3) is attaching the semiconductor die 120 to the circuit board 110.

도 6c를 참조하면, 상기 반도체 다이 부착 단계(S3)에서는 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)가 위를 향하도록 상기 반도체 다이(120)를 상기 회로 기판(110)에 부착한다. 즉, 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)가 위를 향하게 되고, 하면(120b)에 형성된 도전성 범프(123)가 상기 회로 기판(110)과 전기적으로 연결된다. 여기서, 상기 반도체 다이(120)의 도전성 범프(123)가 상기 회로 기판(110)의 제 1 배선패턴(112)에 납땜 등과 같은 방법에 의해 연결된다. 따라서, 상기 반도체 다이(120)와 상기 회로 기판(110)이 전기적으로 연결된다.
Referring to FIG. 6C, in the attaching the semiconductor die (S3), the semiconductor die 120 may be placed on the circuit board so that the adhesive member 130 attached to the upper surface 120a of the semiconductor die 120 faces upward. 110). That is, the adhesive member 130 attached to the upper surface 120a of the semiconductor die 120 faces upward, and the conductive bumps 123 formed on the lower surface 120b are electrically connected to the circuit board 110. . Here, the conductive bumps 123 of the semiconductor die 120 are connected to the first wiring patterns 112 of the circuit board 110 by soldering or the like. Thus, the semiconductor die 120 and the circuit board 110 are electrically connected.

상기 몰딩 단계(S4)는 상기 반도체 다이(120)를 인캡슐란트(140)로 몰드하는 단계이다.The molding step S4 is a step of molding the semiconductor die 120 into the encapsulant 140.

도 6d를 참조하면, 상기 몰딩 단계(S4)에서는 상기 회로 기판(110)의 상부에 위치한 상기 반도체 다이(120)의 측면 및 하면(120b)을 인캡슐란트(140)로 몰드한다. 이때, 상기 인캡슐란트(140)는 상기 반도체 다이(120)뿐만 아니라 상기 접착 부재(130)의 측면까지 몰드한다. 또한, 상기 인캡슐란트(140)는 상기 회로 기판(110)의 상면에서 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)의 상면까지 형성된다. 즉, 상기 인캡슐란트(140)의 상면은 상기 접착 부재(130)의 상면과 동일한 면을 이루게 되고, 상기 접착 부재(130)의 상면은 외부로 노출된다. 따라서, 상기 반도체 다이(120)와 상기 인캡슐란트(140) 사이에는 상기 접착 부재(130)의 높이만큼 단차가 형성된다. 이처럼, 상기 반도체 다이(120)의 두께가 상기 인캡슐란트(140)의 두께보다 상대적으로 얇으므로, 워 페이지(warpage) 현상을 줄일 수 있다. 상기 인캡슐란트(140)는 전기적 절연재를 사용하며, 에폭시 계열의 수지로 형성되는 것이 일반적이다. 예를 들어, 상기 인캡슐란트(140)는 EMC(Epoxy molding compound)로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. Referring to FIG. 6D, in the molding step S4, the side and bottom surfaces 120b of the semiconductor die 120 positioned on the circuit board 110 are molded into the encapsulant 140. In this case, the encapsulant 140 molds up to the side surface of the adhesive member 130 as well as the semiconductor die 120. In addition, the encapsulant 140 is formed from an upper surface of the circuit board 110 to an upper surface of the adhesive member 130 attached to the upper surface 120a of the semiconductor die 120. That is, the top surface of the encapsulant 140 forms the same surface as the top surface of the adhesive member 130, and the top surface of the adhesive member 130 is exposed to the outside. Therefore, a step is formed between the semiconductor die 120 and the encapsulant 140 by the height of the adhesive member 130. As such, since the thickness of the semiconductor die 120 is relatively thinner than the thickness of the encapsulant 140, a warpage phenomenon may be reduced. The encapsulant 140 uses an electrical insulation material, and is generally formed of an epoxy resin. For example, the encapsulant 140 may be formed of an epoxy molding compound (EMC), but the material is not limited thereto.

또한, 도 6e를 참조하면, 상기 반도체 다이(120)를 몰드하고 난 후에는 상기 회로 기판(110)의 제 2 배선패턴(113)에 제 1 솔더볼(150)을 부착하여 본 발명의 일 실시예에 따른 반도체 패키지(100)를 완성할 수 있다. 상기와 같은 제조 방법에 의해 형성된 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 접착 부재(130), 인캡슐란트(140) 및 제 1 솔더볼(150)을 포함한다. 또한, 상기 몰딩 단계(S4) 후에 상기 접착 부재(130)를 제거하는 접착 부재 제거 단계(S5)를 더 포함할 수 있다.
In addition, referring to FIG. 6E, after molding the semiconductor die 120, a first solder ball 150 is attached to the second wiring pattern 113 of the circuit board 110. The semiconductor package 100 can be completed. The semiconductor package 100 formed by the manufacturing method as described above includes a circuit board 110, a semiconductor die 120, an adhesive member 130, an encapsulant 140, and a first solder ball 150. In addition, after the molding step (S4) may further include an adhesive member removing step (S5) for removing the adhesive member 130.

상기 접착 부재 제거 단계(S5) 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)를 제거하는 단계이다.Removing the adhesive member (S5) It is a step of removing the adhesive member 130 attached to the upper surface (120a) of the semiconductor die 120.

도 6f를 참조하면, 상기 접착 부재 제거 단계(S5)에서는 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)를 제거한다. 상기 접착 부재(130)는 에칭 등과 같은 방법으로 제거할 수 있으나, 본 발명에서 그 방법을 한정하는 것은 아니다. 또한, 상기 접착 부재 제거 단계(S5)에서는 반도체 다이(120)의 상면(120a)에 형성된 접착 부재(130)가 제거되었으므로, 상기 반도체 다이(120)의 상면(120a)이 외부로 노출된다. 더불어, 상기 반도체 패키지(200)에는 상부 홈(260)이 형성된다. 실질적으로, 상기 상부 홈(260)은 반도체 다이(120)에 부착되었던 접착 부재(130)가 제거되면서 자연스럽게 형성된 것이다. 상기 상부 홈(260)은 상기 반도체 다이(120)의 상면(120a)과 동일한 크기로 형성된다. 또한, 상기 반도체 다이(120)의 상면(120a)과 상기 인캡슐란트(140)의 상면은 서로 높이가 다르며 상기 상부 홈(260)만큼의 단차가 형성된다. Referring to FIG. 6F, in the removing of the adhesive member S5, the adhesive member 130 attached to the upper surface 120a of the semiconductor die 120 is removed. The adhesive member 130 may be removed by a method such as etching, but is not limited thereto. In addition, since the adhesive member 130 formed on the upper surface 120a of the semiconductor die 120 is removed in the adhesive member removing step S5, the upper surface 120a of the semiconductor die 120 is exposed to the outside. In addition, an upper groove 260 is formed in the semiconductor package 200. Substantially, the upper groove 260 is naturally formed with the adhesive member 130 attached to the semiconductor die 120 removed. The upper groove 260 is formed to have the same size as the upper surface 120a of the semiconductor die 120. In addition, the top surface 120a of the semiconductor die 120 and the top surface of the encapsulant 140 are different from each other, and a step as much as the upper groove 260 is formed.

이처럼, 반도체 다이(120)의 상부(120a)에 접착 부재(130)를 부착했다가 제거하면, 상기 반도체 다이(120)의 상면(120a)으로 인캡슐란트(140)가 흘러넘치는 블리드(bleed) 현상을 방지할 수 있다. 예를 들어, 상기 반도체 다이(120)를 인캡슐란트(140)로 몰드하는 과정에서 상기 접착 부재(130)의 상부로 인캡슐란트(140)가 일부 흘러 들어와도 상기 접착 부재(130)를 제거함으로써 이러한 블리드 현상을 방지할 수 있게 된다.As such, when the adhesive member 130 is attached to and removed from the upper portion 120a of the semiconductor die 120, the encapsulant 140 bleeds to the upper surface 120a of the semiconductor die 120. The phenomenon can be prevented. For example, in the process of molding the semiconductor die 120 into the encapsulant 140 by removing the adhesive member 130 even if some of the encapsulant 140 flows into the upper portion of the adhesive member 130. This bleeding phenomenon can be prevented.

상기와 같은 제조 방법에 의해 형성된 반도체 패키지(200)는 회로 기판(110), 반도체 다이(120), 인캡슐란트(140) 및 제 1 솔더볼(150)을 포함한다.
The semiconductor package 200 formed by the manufacturing method as described above includes a circuit board 110, a semiconductor die 120, an encapsulant 140, and a first solder ball 150.

다음은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해서 설명하기로 한다.Next, a method of manufacturing a semiconductor package according to another embodiment of the present invention will be described.

도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 7A to 7F are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention.

본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 도 5에 도시된 방법과 동일하다. 다만, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 회로 기판 준비 단계(S1)에서 사용되는 회로 기판(310)만 다른 것이다. 따라서, 이하에서는 도 5의 도시된 회로 기판 준비 단계(S1), 반도체 다이 준비 단계(S2), 반도체 다이 부착 단계(S3), 몰딩 단계(S4) 및 접착 부재 제거 단계(S5) 중에서 회로 기판 준비 단계(S1)에 대해서만 설명하기로 한다.
A method of manufacturing a semiconductor package according to another embodiment of the present invention is the same as that shown in FIG. 5. However, in the method of manufacturing a semiconductor package according to another exemplary embodiment of the present invention, only the circuit board 310 used in the circuit board preparation step S1 is different. Therefore, hereinafter, the circuit board preparation step among the circuit board preparation step S1, the semiconductor die preparation step S2, the semiconductor die attaching step S3, the molding step S4 and the adhesive member removing step S5 shown in FIG. Only step S1 will be described.

상기 회로 기판 준비 단계(S1)는 본 발명의 다른 실시예에 따른 반도체 패키지(300)의 기본이 되는 회로 기판(310)을 준비하는 단계이다.The circuit board preparation step (S1) is a step of preparing a circuit board 310, which is the basis of the semiconductor package 300, according to another embodiment of the present invention.

도 7a를 참조하면, 상기 회로 기판 준비 단계(S1)에서는 절연층(311), 상기 절연층(311)의 상면(311a)에 형성된 제 1 배선패턴(312), 상기 절연층(311)의 하면(311b)에 형성된 제 2 배선패턴(313), 상기 제 1 배선패턴(312)의 일부가 노출되도록 상기 제 1 배선패턴(312)의 외주연에 형성된 제 1 패시베이션층(314), 상기 제 2 배선패턴(313)의 일부가 노출되도록 상기 제 2 배선패턴(313)의 외주연에 형성된 제 2 패시베이션층(315), 상기 절연층(311)의 상면(311a) 및 하면(311b)을 관통하여 형성된 관통 비아(316) 및 상기 제 1 배선패턴(312)의 일부에 형성된 제 2 솔더볼(317)을 포함하는 회로 기판(310)을 준비한다. 여기서, 상기 제 2 솔더볼(317)은 상기 회로 기판(310)위에 다른 회로 기판이 적층 되었을 때, 각 회로 기판을 서로 전기적으로 연결해주는 역할을 한다. 즉, 상기 제 2 솔더볼(317)은 상기 회로 기판(310)에 적층되는 다른 회로 기판의 제 2 솔더볼과 납땜 등과 같은 방법에 의해서 전기적으로 연결될 수 있다. 이처럼, 상기 회로 기판(310)의 제 1 배선패턴(312)에 제 2 솔더볼(317)을 형성함으로써, 다수의 반도체 패키지(300)를 적층시킬 수 있게 된다. Referring to FIG. 7A, in the circuit board preparation step S1, an insulating layer 311, a first wiring pattern 312 formed on the top surface 311a of the insulating layer 311, and a bottom surface of the insulating layer 311 are provided. The second passivation layer 314 and the second passivation layer 314 formed on the outer circumference of the first wiring pattern 312 so that a part of the first wiring pattern 312 is formed on the 311b. Through the second passivation layer 315 formed on the outer circumference of the second wiring pattern 313, the upper surface 311a and the lower surface 311b of the insulating layer 311 so that a portion of the wiring pattern 313 is exposed. A circuit board 310 including a formed through via 316 and a second solder ball 317 formed in a portion of the first wiring pattern 312 is prepared. Here, the second solder ball 317 serves to electrically connect each circuit board to each other when another circuit board is stacked on the circuit board 310. That is, the second solder ball 317 may be electrically connected by a method such as soldering with a second solder ball of another circuit board stacked on the circuit board 310. As such, the plurality of semiconductor packages 300 may be stacked by forming the second solder balls 317 on the first wiring patterns 312 of the circuit board 310.

또한, 도 7d를 참조하면, 상기 몰딩 단계(S4)에서는 상기 제 2 솔더볼(317)을 전부 몰드한 후, 상기 제 2 솔더볼(317)의 상부를 몰드하는 인캡슐란트(340)를 에칭 등과 같은 방법에 의해 제거하여 상기 제 2 솔더볼(317)을 외부로 노출시킨다. In addition, referring to FIG. 7D, in the molding step S4, after molding all of the second solder balls 317, the encapsulant 340 for molding the upper part of the second solder balls 317 may be etched. It is removed by the method to expose the second solder ball 317 to the outside.

도 7e를 참조하면, 상기와 같은 제조 방법에 의해 형성된 반도체 패키지(300)는 회로 기판(310), 반도체 다이(120), 접착 부재(130), 인캡슐란트(340) 및 제 1 솔더볼(150)을 포함한다. 또한, 상기 몰딩 단계(S4) 후에 상기 접착 부재(130)를 제거하는 접착 부재 제거 단계(S5)를 더 포함할 수 있다.
Referring to FIG. 7E, the semiconductor package 300 formed by the manufacturing method as described above may include a circuit board 310, a semiconductor die 120, an adhesive member 130, an encapsulant 340, and a first solder ball 150. ). In addition, after the molding step (S4) may further include an adhesive member removing step (S5) for removing the adhesive member 130.

도 7f를 참조하면, 상기 몰딩 단계(S5) 후에 접착 부재(130)를 제거하는 접착 부재 제거 단계(S6)를 더 포함한다.Referring to FIG. 7F, an adhesive member removing step S6 for removing the adhesive member 130 after the molding step S5 may be further included.

상기 접착 부재 제거 단계(S5)에서는 상기 반도체 다이(120)의 상면(120a)에 부착된 접착 부재(130)를 제거한다. 상기 접착 부재(130)는 에칭 등과 같은 방법으로 제거할 수 있으나, 본 발명에서 그 방법을 한정하는 것은 아니다. 또한, 상기 접착 부재 제거 단계(S5)에서는 반도체 다이(120)의 상면(120a)에 형성된 접착 부재(130)가 제거되었으므로, 상기 반도체 다이(120)의 상면(120a)이 외부로 노출된다. 더불어, 상기 반도체 패키지(400)에는 상부 홈(460)이 형성된다. 실질적으로, 상기 상부 홈(460)은 반도체 다이(120)에 부착되었던 접착 부재(130)가 제거되면서 자연스럽게 형성된 것이다. 상기 상부 홈(460)은 상기 반도체 다이(120)의 상면(120a)과 동일한 크기로 형성된다. 또한, 상기 반도체 다이(120)의 상면(120a)과 상기 인캡슐란트(340)의 상면은 서로 높이가 다르며 상기 상부 홈(460)만큼의 단차가 형성된다. In the removing of the adhesive member S5, the adhesive member 130 attached to the upper surface 120a of the semiconductor die 120 is removed. The adhesive member 130 may be removed by a method such as etching, but is not limited thereto. In addition, since the adhesive member 130 formed on the upper surface 120a of the semiconductor die 120 is removed in the adhesive member removing step S5, the upper surface 120a of the semiconductor die 120 is exposed to the outside. In addition, an upper groove 460 is formed in the semiconductor package 400. Substantially, the upper groove 460 is naturally formed with the adhesive member 130 attached to the semiconductor die 120 removed. The upper groove 460 is formed to have the same size as the upper surface 120a of the semiconductor die 120. In addition, the top surface 120a of the semiconductor die 120 and the top surface of the encapsulant 340 are different in height from each other, and a step as much as the upper groove 460 is formed.

상기와 같은 제조 방법에 의해 형성된 반도체 패키지(400)는 회로 기판(310), 반도체 다이(120), 인캡슐란트(340) 및 제 1 솔더볼(150)을 포함한다.
The semiconductor package 400 formed by the manufacturing method as described above includes a circuit board 310, a semiconductor die 120, an encapsulant 340, and a first solder ball 150.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is only one embodiment for carrying out the semiconductor package and the method of manufacturing the same according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

100, 200, 300, 400: 반도체 패키지
110, 310: 회로 기판 120: 반도체 다이
130: 접착 부재 140, 340: 인캡슐란트
150: 제 1 솔더볼 260, 460: 상부 홈100, 200, 300, 400: semiconductor package
110, 310: circuit board 120: semiconductor die
130: adhesive member 140, 340: encapsulant
150: first solder ball 260, 460: upper groove

Claims (20)

상면에 제 1 배선패턴이 형성되고 하면에 제 2 배선패턴이 형성된 회로 기판을 준비하는 회로 기판 준비 단계;
상면의 전체에 접착 부재가 부착되고, 하면에 다수의 본드 패드가 형성되며 상기 본드 패드에 도전성 범프가 형성된 반도체 다이를 준비하는 반도체 다이 준비 단계;
상기 접착 부재가 부착된 상면이 위를 향하도록 하고, 상기 반도체 다이의 하면에 형성된 도전성 범프를 상기 회로 기판의 제 1 배선패턴에 전기적으로 연결되도록 부착하는 반도체 다이 부착 단계; 및
상기 반도체 다이를 인캡슐란트로 몰드하는 몰딩 단계를 포함하며,
상기 몰딩 단계에서는 상기 접착 부재를 외부로 노출시키도록, 상기 반도체 다이의 측면 및 하면을 몰드하는 것을 특징으로 하는 반도체 패키지의 제조 방법.A circuit board preparing step of preparing a circuit board having a first wiring pattern formed on an upper surface thereof and a second wiring pattern formed on a lower surface thereof;
A semiconductor die preparation step of preparing a semiconductor die having an adhesive member attached to an entire upper surface, a plurality of bond pads formed on a lower surface thereof, and conductive bumps formed on the bond pads;
A semiconductor die attaching step of attaching a conductive bump formed on a lower surface of the semiconductor die to be electrically connected to a first wiring pattern of the circuit board, with the upper surface to which the adhesive member is attached facing upward; And
Molding the semiconductor die into an encapsulant;
And in the molding step, side and bottom surfaces of the semiconductor die are molded to expose the adhesive member to the outside. 삭제delete 제 1 항에 있어서,
상기 몰딩 단계에서는 상기 접착 부재의 측면을 몰드하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 1,
In the molding step, a method of manufacturing a semiconductor package, characterized in that for molding the side of the adhesive member. 삭제delete 제 1 항에 있어서,
상기 몰딩 단계에서 상기 접착 부재의 상면과 상기 인캡슐란트의 상면이 동일한 면을 이루도록 몰드하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 1,
And in the molding step, mold the upper surface of the adhesive member and the upper surface of the encapsulant to form the same surface. 제 1 항에 있어서,
상기 몰딩 단계에서는 상기 인캡슐란트의 상면이 상기 반도체 다이의 상면보다 높게 형성되도록 몰드하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 1,
And in the molding step, mold the upper surface of the encapsulant to be formed higher than the upper surface of the semiconductor die. 제 1 항에 있어서,
상기 몰딩 단계에서는 상기 회로 기판의 제 2 배선패턴에 제 1 솔더볼을 부착하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 1,
And in the molding step, attach a first solder ball to a second wiring pattern of the circuit board. 삭제delete 제 1 항에 있어서,
상기 몰딩 단계 후에는 상기 접착 부재를 제거하는 접착 부재 제거 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 1,
After the molding step further comprises the step of removing the adhesive member for the adhesive member manufacturing method of a semiconductor package. 제 9 항에 있어서,
상기 접착 부재 제거 단계에서 상기 접착 부재를 제거하면 상기 반도체 패키지에는 상부 홈이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 9,
And removing the adhesive member in the removing of the adhesive member, wherein an upper groove is formed in the semiconductor package. 제 1 항에 있어서,
상기 회로 기판 준비 단계에서는 상기 제 1 배선패턴의 일부에 제 2 솔더볼이 형성된 회로 기판을 준비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 1,
The method of manufacturing a semiconductor package according to claim 1, wherein the preparing of the circuit board comprises preparing a circuit board having a second solder ball formed on a part of the first wiring pattern. 상면에 제 1 배선패턴이 형성되고, 하면에 제 2 배선패턴이 형성된 회로 기판;
상기 회로 기판의 상부에 부착되며, 상면의 전체에 접착 부재가 부착되고 하면에 다수의 본드 패드가 형성되며 상기 본드 패드에 도전성 범프가 형성된 반도체 다이; 및
상기 반도체 다이를 몰드하는 인캡슐란트를 포함하고,
상기 반도체 다이는 상기 도전성 범프가 상기 회로 기판의 제 1 배선패턴에 전기적으로 연결되도록 부착되며,
상기 인캡슐란트는 상기 접착 부재를 외부로 노출시키도록, 상기 반도체 다이의 측면 및 하면을 몰드하는 것을 특징으로 하는 반도체 패키지.A circuit board having a first wiring pattern formed on an upper surface thereof and a second wiring pattern formed on a lower surface thereof;
A semiconductor die attached to an upper portion of the circuit board, an adhesive member attached to an entire upper surface of the circuit board, a plurality of bond pads formed on a lower surface of the circuit board, and a conductive bump formed on the bond pads; And
An encapsulant for molding the semiconductor die,
The semiconductor die is attached such that the conductive bumps are electrically connected to the first wiring pattern of the circuit board.
And the encapsulant molds the side and bottom surfaces of the semiconductor die to expose the adhesive member to the outside. 삭제delete 제 12 항에 있어서,
상기 반도체 다이의 측면을 몰드하는 인캡슐란트의 높이는 상기 반도체 다이의 상면보다 높게 형성된 것을 특징으로 하는 반도체 패키지.13. The method of claim 12,
The height of the encapsulant for molding the side surface of the semiconductor die is higher than the upper surface of the semiconductor die, characterized in that the package. 제 12 항에 있어서,
상기 반도체 패키지의 상부에는 상기 반도체 다이의 상면을 노출시키는 상부 홈이 형성된 것을 특징으로 하는 반도체 패키지.13. The method of claim 12,
And an upper groove formed on the semiconductor package to expose an upper surface of the semiconductor die. 제 15 항에 있어서,
상기 상부 홈은 상기 반도체 다이와 대응되는 크기로 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 15,
And the upper groove is formed to have a size corresponding to that of the semiconductor die. 제 15 항에 있어서,
상기 상부 홈에는 접착 부재가 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 15,
The semiconductor package, characterized in that the adhesive member is formed in the upper groove. 제 17 항에 있어서,
상기 접착 부재의 상면과 상기 인캡슐란트의 상면은 동일한 면을 이루는 것을 특징으로 하는 반도체 패키지.The method of claim 17,
And a top surface of the adhesive member and a top surface of the encapsulant form the same surface. 제 12 항에 있어서,
상기 회로 기판의 제 1 배선패턴의 일부에는 제 2 솔더볼이 형성된 것을 특징으로 하는 반도체 패키지.13. The method of claim 12,
And a second solder ball is formed on a portion of the first wiring pattern of the circuit board. 제 12 항에 있어서,
상기 회로 기판의 제 2 배선패턴에는 제 1 솔더볼이 형성된 것을 특징으로 하는 반도체 패키지.13. The method of claim 12,
And a first solder ball is formed on the second wiring pattern of the circuit board.
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