KR20090111049A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR20090111049A
KR20090111049A KR1020080036620A KR20080036620A KR20090111049A KR 20090111049 A KR20090111049 A KR 20090111049A KR 1020080036620 A KR1020080036620 A KR 1020080036620A KR 20080036620 A KR20080036620 A KR 20080036620A KR 20090111049 A KR20090111049 A KR 20090111049A
Authority
KR
South Korea
Prior art keywords
film
step coverage
coating
forming
deposition
Prior art date
Application number
KR1020080036620A
Other languages
English (en)
Inventor
하가영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080036620A priority Critical patent/KR20090111049A/ko
Publication of KR20090111049A publication Critical patent/KR20090111049A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자 및 그의 제조방법이 개시되어 있다. 반도체 소자는 반도체 기판 상에 배치되며, 제1 스텝커버리지를 갖는 막과, 막 상에 배치되며, 제1 스텝커버리지를 갖는 증착막과, 증착막 상에 배치되며, 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 포함한다. 이로써, 본 발명에 따른 코팅막을 이용하여 공정 진행에 소요되는 시간을 단축시키고, 단차를 방지할 수 있는 효과가 있다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing of method the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서 콘택홀을 포함한 각종 도전 패턴들은 포토 리소그라피(Photo lithography : 이하, 포토) 공정을 통해 형성하는 것이 일반적이다. 이러한 포토 공정은 피식각층 상에 감광막을 도포하는 공정과 상기 감광막을 포토 마스크를 이용해서 노광하는 공정 및 상기 노광된 감광막을 현상하는 공정을 포함하며, 이렇게 형성된 감광막 패턴을 이용해서 피식각층을 식각함에 따라 콘택홀을 포함한 각종 도전 패턴들을 형성하게 된다.
한편, 상기 콘택홀을 포함한 각종 도전 패턴을 형성하기 위한 CMP(Chemical mechanical polishing) 공정 중, 상기 도전 패턴과 절연막 간의 연마속도 차이에 의하여 상기 도전 패턴은 상기 절연막의 상면으로 돌출된 돌출부가 발생되며, 상기 돌출부로 인하여 후속 하드마스크막의 형성 공정 중, 상기 돌출부에 대응하는 상기 하드마스크막의 상면 또한 돌출부가 발생하게 된다.
상기 돌출부들로 인하여 후속 패터닝 공정 중, 상기 도전 패턴의 선폭이 감 소되거나 끊어지게 되는 패터닝 불량이 발생될 뿐만 아니라 상기 하드마스크막의 상면에 형성된 돌출부를 제거하는 CMP 공정을 더 추가하는 번거로움이 있다.
게다가, 상기 CMP 공정은 슬러리와 같은 고가의 화학 연마제가 많이 소모되고 공정의 진행시간이 길게 소요되기 때문에, 상기 돌출부를 제거하기 위해 상기 CMP 공정을 추가하는 것은 직접적인 생산비용의 증가와 더불어 제품 생산의 소요시간이 증가한다는 문제가 있다.
본 발명은 공정 진행에 소요되는 시간을 단축시키고, 단차를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상에 배치되며, 제1 스텝커버리지를 갖는 막과, 상기 막 상에 배치되며, 상기 제1 스텝커버리지를 갖는 증착막과, 상기 증착막 상에 배치되며, 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 포함한다.
여기서, 상기 제1 스텝커버리지를 갖는 막은 도전막을 포함한다.
상기 증착막은 질화막을 포함한다.
상기 코팅막은 SOD(Spin-on dielectric)막을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제1 스텝커버리지를 갖는 막을 형성하는 단계와, 상기 막 상에 상기 제1 스텝 커버리지를 갖는 증착막을 형성하는 단계와, 상기 증착막 상에 유동성 절연물질을 이용하여 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 형성하는 단계를 포함한다.
여기서, 상기 제1 스텝커버리지를 갖는 막을 형성하는 단계에서, 상기 막은 도전막을 포함한다.
상기 제2 스텝커버리지를 갖는 코팅막을 형성하는 단계에서, 상기 코팅막은 스핀 코팅(Spin coating) 공정에 의하여 형성된 SOD막이다.
상기 증착막을 형성하는 단계 및 상기 코팅막을 형성하는 단계 사이에, 상기 증착막을 경화시키기 위한 열처리 공정을 수행하는 단계를 포함한다.
상기 제2절연막을 형성하는 단계 이후에, 상기 코팅막 상에 반사 방지막을 형성하는 단계를 더 포함한다.
본 발명은 반도체 기판 상에 제1 스텝커버리지를 갖는 막을 형성한 후, 상기 막 상에 제1 스텝커버리지를 갖는 증착막을 형성한다. 그런 다음, 상기 증착막 상에 유동성 절연물질을 이용하여 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 형성한다.
상기 코팅막은 스핀 코팅(Spin coating) 공정에 의하여 형성된 유동성 절연물질의 SOD막으로서 상기 SOD막은 액상 특성을 가지기 때문에, 매립 특성 및 평탄화 특성이 우수한 장점이 있다.
이처럼, 상기 코팅막의 특성에 의하여 상기 제1 및 제2 스텝커버리지의 단차 를 최소화시킬 수 있으며, 이로 인해, 상기 단차를 제거하기 위한 후속 화학적 기계적 연마(Chemical mechanical polishing) 공정을 수행하는 번거로움을 개선할 수 있다.
그 결과, 제품생산에 있어서의 생산비용 및 전체 생산시간을 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에는 제1 스텝커버리지를 갖는 막(102)이 배치된다. 상기 제1 스텝커버리지를 갖는 상기 막(102)은, 예를 들어, 도전막 일 수 있다.
상기 제1 스텝커버리지를 갖는 상기 막(102) 상에는 상기 제1 스텝커버리지를 갖는 증착막(104)이 배치된다. 상기 제1 스텝커버리지를 갖는 상기 증착막(104)은, 예를 들어, 질화막일 수 있다.
상기 제1 스텝커버리지를 갖는 상기 증착막(104) 상에는 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막(106)이 배치된다. 상기 제2 스텝커버리지를 가는 상기 코팅막(106)은, 예를 들어, SOD(Spin-on dielectric)막일 수 있다.
본 실시예에 의한 상기 코팅막(106)은 스핀 코팅(Spin coating) 공정에 의하여 형성된 유동성 절연물질의 SOD(Spin-on dielectric)막으로서, 상기 SOD막은 액상 특성을 가지기 때문에 매립 특성 및 평탄화 특성이 우수한 장점이 있다.
상기 코팅막의 특성에 의하여 상기 제1 및 제2 스텝커버리지의 단차를 최소화시킬 수 있어, 상기 단차를 제거하기 위한 후속 화학적 기계적 연마(Chemical mechanical polishing) 공정을 수행하지 않아도 된다.
그 결과, 제품생산에 있어서의 생산비용 및 전체 생산시간을 단축시킬 수 있다.
이하, 도 2 내지 도 5들은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 반도체 기판 상에 제1 스텝커버리지를 갖는 막을 형성한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에는 제1 스텝커버리지를 갖는 막(102)이 형성된다. 상기 제1 스텝커버리지를 갖는 상기 막(102)은, 예를 들어, 도전막일 수 있다.
도 3은 도 2의 막 상에 제1 스텝커버리지를 갖는 증착막을 형성한 단면도이다.
도 3을 참조하면, 상기 반도체 기판(100) 상에 제1 스텝커버리지를 갖는 막(102)이 형성된 후, 상기 제1 스텝커버리지를 갖는 상기 막(102) 상에는 상기 제1 스텝커버리지를 갖는 증착막(104)이 형성된다.
상기 제1 스텝커버리지를 갖는 상기 증착막(104)은, 예를 들어, 질화막일 수 있다.
도 4는 도 3의 증착막 상에 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 형성한 단면도이다.
도 4를 참조하면, 상기 제1 스텝커버리지를 갖는 상기 막(102) 상에 상기 제1 스텝커버리지를 갖는 상기 증착막(104)이 형성된 후, 상기 제1 스텝커버리지를 갖는 상기 증착막(104) 상에는 유동성 절연물질을 이용하여 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막(106)이 형성된다.
상기 코팅막(106)은, 예를 들어, 스핀 코팅(Spin coating) 공정에 의하여 형성된 SOD(Spin-on dielectric)막일 수 있다.
이어서, 상기 코팅막(106)은 열처리 공정에 의하여 경화되며, 상기 열처리 공정으로 인해 상기 코팅막(106)은 좀 더 단단한 막질로 형성된다.
한편, 상기 코팅막(106)은 하드마스크막으로서 비정질 카본막 대신에 사용될 수 있으며, 이때, 상기 비정질 카본막 대신 상기 코팅막(106)을 하드마스크막으로서 사용할 경우, 상기 코팅막(106)은 상기 코팅막(106)을 경화시키기 위한 상기 열처리 공정을 수행하지 않는다.
상기 열처리 공정을 수행하지 않으면, 상기 코팅막(106)은 상기 비정질 카본막과 실질적으로 동일한 에천트에 의하여 쉽게 제거될 수 있는 장점이 있다.
본 발명의 다른 실시예에 의한 상기 코팅막(106)으로서 사용되는 상기 SOD막은 액상 특성을 가지기 때문에, 매립 특성 및 평탄화 특성이 우수한 장점이 있다.
상기 코팅막(106)의 특성으로 인해, 상기 제1 및 제2 스텝커버리지의 단차를 최소화시킬 수 있을 뿐만 아니라, 상기 단차를 제거하기 위한 후속 화학적 기계적 연마(Chemical mechanical polishing; 이하 CMP) 공정을 수행하지 않아도 되기 때문에, 제품생산에 있어서의 생산비용 및 전체 생산시간을 단축시킬 수 있다.
도 5는 도 4의 코팅막 상에 반사 방지막을 형성한 단면도이다.
도 5를 참조하면, 상기 제1 스텝커버리지를 갖는 상기 증착막(104) 상에는 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막(106)이 형성된 후, 상기 코팅막(106) 상에는 반사 방지막(Anti-reflective Coating; 112)이 형성된다.
상기 반사 방지막(112)은, 예를 들어, 유기 반사 방지막(108) 및 무기 반사 방지막(110)으로 이루어진다.
이후, 상기 반사 방지막(112) 상에는 패터닝될 영역, 예를 들어, 비트라인 형성 영역을 노출시키는 마스크 패턴(도시안됨)이 형성된다.
상기 반사 방지막(112), 상기 제2 스텝커버리지를 갖는 코팅막(106), 상기 제1 스텝커버리지를 갖는 증착막(104) 및 상기 제1 스텝커버리지를 갖는 막(102)들은 상기 마스크 패턴을 식각마스크로서 이용하여 패터닝되어, 상기 반도체 기판(100) 상에는 비트라인(도시안됨)이 형성될 수 있다.
한편, 상기 패터닝 공정에서 상기 코팅막(106) 및 상기 증착막(104)은 상기 코팅막(106) 및 상기 증착막(104)의 식각 선택비가, 예를 들어, 약 1.1:1인 식각 가스를 사용하여 패터닝될 수 있으며, 이때, 사용되는 상기 식각 가스는, 예를 들어, 플루로포름(Fluoroform; CHF3) 및 테트라플루로메탄(Tetra-fluoro-methane; CF4)을 포함한다.
이후, 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
전술한 바와 같이, 본 발명은 액상 특성을 가지는 유동성 절연물질의 SOD막인 코팅막(106)의 평탄화 특성을 이용하여 상기 제1 및 제2 스텝커버리지의 단차를 최소화시킬 수 있으며, 이로 인해, 상기 단차를 제거하기 위한 후속 화학적 기계적 연마(Chemical mechanical polishing) 공정을 수행하는 번거로움을 개선한다.
그 결과, 공정 진행에 소요되는 시간을 단축시키고, 단차를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 반도체 기판 상에 제1 스텝커버리지를 갖는 막을 형성한 단면도이다.
도 3은 도 2의 막 상에 제1 스텝커버리지를 갖는 증착막을 형성한 단면도이다.
도 4는 도 3의 증착막 상에 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 형성한 단면도이다.
도 5는 도 4의 코팅막 상에 반사 방지막을 형성한 단면도이다.

Claims (9)

  1. 반도체 기판 상에 배치되며, 제1 스텝커버리지를 갖는 막;
    상기 막 상에 배치되며, 상기 제1 스텝커버리지를 갖는 증착막; 및
    상기 증착막 상에 배치되며, 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 스텝커버리지를 갖는 막은 도전막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 증착막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 코팅막은 SOD(Spin-on dielectric)막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판 상에 제1 스텝커버리지를 갖는 막을 형성하는 단계;
    상기 막 상에 상기 제1 스텝커버리지를 갖는 증착막을 형성하는 단계; 및
    상기 증착막 상에 유동성 절연물질을 이용하여 상기 제1 스텝커버리지보다 작은 제2 스텝커버리지를 갖는 코팅막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 스텝커버리지를 갖는 막을 형성하는 단계에서, 상기 막은 도전막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제2 스텝커버리지를 갖는 코팅막을 형성하는 단계에서, 상기 코팅막은 스핀 코팅(Spin coating) 공정에 의하여 형성된 SOD막인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 증착막을 형성하는 단계 및 상기 코팅막을 형성하는 단계 사이에, 상기 증착막을 경화시키기 위한 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 제2절연막을 형성하는 단계 이후에, 상기 코팅막 상에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080036620A 2008-04-21 2008-04-21 반도체 소자 및 그의 제조방법 KR20090111049A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080036620A KR20090111049A (ko) 2008-04-21 2008-04-21 반도체 소자 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080036620A KR20090111049A (ko) 2008-04-21 2008-04-21 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20090111049A true KR20090111049A (ko) 2009-10-26

Family

ID=41538848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080036620A KR20090111049A (ko) 2008-04-21 2008-04-21 반도체 소자 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR20090111049A (ko)

Similar Documents

Publication Publication Date Title
US9373580B2 (en) Dual hard mask lithography process
US8138093B2 (en) Method for forming trenches having different widths and the same depth
US9069249B2 (en) Self aligned patterning with multiple resist layers
CN109427554B (zh) 一种化学溶液和形成半导体器件的方法
KR19980080906A (ko) 반도체 장치내의 금속화 방법
US20090061635A1 (en) Method for forming micro-patterns
KR20110077484A (ko) 반도체 디바이스의 미세 패턴 형성 방법
KR20090111049A (ko) 반도체 소자 및 그의 제조방법
KR100640430B1 (ko) 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법
CN107785252B (zh) 双重图形化的方法
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
US8940641B1 (en) Methods for fabricating integrated circuits with improved patterning schemes
CN117096102B (zh) 一种干法刻蚀通孔的方法
KR100216500B1 (ko) 반도체 소자의 평탄화 방법
KR100650902B1 (ko) 반도체 금속 배선 및 그 제조방법
KR20160029900A (ko) 반도체 소자의 제조 방법
KR100685618B1 (ko) 반도체 소자의 제조 방법
KR100639030B1 (ko) 반도체 패턴 형성방법
KR100561524B1 (ko) 소자 분리막 형성 방법
KR100460718B1 (ko) 금속 절연체 금속 캐패시터 제조 방법
KR100772699B1 (ko) 반도체 소자 제조 방법
KR100559641B1 (ko) 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법
KR100604540B1 (ko) 스토퍼를 사용한 다마신 공정 개선 방법
KR0168150B1 (ko) 반도체 소자 제조 방법
KR100827489B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination