KR20090103503A - 스택 패키지 - Google Patents

스택 패키지

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KR20090103503A
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Abstract

본 발명에 따른 스택 패키지는, 일면에 제1본딩패드 및 상기 제1본딩패드와 연결되며, 제1연결부가 형성된 제2본딩패드를 구비한 제1반도체 칩과, 상기 제1본딩패드 및 제2본딩패드가 구비된 제1반도체 칩의 일면 상에 부착되며, 일면에는 제3본딩패드 및 상기 제3본딩패드와 연결되는 볼 랜드가 형성되고, 타면에는 상기 제1반도체 칩의 제1연결부와 연결되는 제2연결부가 형성된 제4본딩패드를 구비한 제2반도체 칩과, 상기 제1반도체 칩의 제1본딩패드와 제2반도체 칩의 제3본딩패드 간을 연결하는 본딩와이어와, 상기 본딩와이어와 제1 및 제2연결부를 포함한 제1반도체 칩을 상기 제2반도체 칩의 볼 랜드를 노출시키도록 밀봉하는 봉지제를 포함한다.

Description

스택 패키지{STACK PACKAGE}
본 발명은 스택 패키지에 관한 것으로, 보다 자세하게는, 인쇄회로기판을 사용하지 않으면서도 반도체 칩들 간을 용이하게 스택시킬 수 있는 스택 패키지에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
이러한 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다.
기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었으나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 이에, 최근에는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리하는 작업을 거쳐 제조하는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)라는 기술이 제안되었다.
한편, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있으며, 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화 및 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었으며, 상기와 같은 웨이퍼 레벨에서도 상기 스택 기술을 차츰 적용하는 추세이다.
상기와 같은 웨이퍼 레벨 스택 패키지는 각 웨이퍼에의 반도체 칩 내에 관통형 실리콘 전극(Through Silicon Via : TSV)을 형성하여 상기 관통형 실리콘 전극을 매개로 하여 각 반도체 칩 간을 스택하여 상호 전기적으로 연결하는 방식으로 구현한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 관통형 실리콘 전극을 이용한 종래의 웨이퍼 레벨에의 스택 패키지는, 상기 각 관통형 실리콘 전극을 형성하기 위해 각 반도체 칩 내에 비아(Via)를 형성하기 때문에, 그에 따른, 반도체 칩의 손상을 발생시키게 된다.
또한, 상기와 같은 관통형 실리콘 전극을 형성하기 위한 공간이 확보되어야 하기 때문에, 넷-다이(Net-Die)의 갯수가 감소되는 문제가 있다.
본 발명은 스택 패키지 형성시, 반도체 칩의 손상 발생을 방지한 스택 패키지를 제공한다.
또한, 본 발명은 스택 패키지 형성시, 넷-다이의 갯수 감소를 방지한 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 일면에 제1본딩패드 및 상기 제1본딩패드와 연결되며, 제1연결부가 형성된 제2본딩패드를 구비한 제1반도체 칩; 상기 제1본딩패드 및 제2본딩패드가 구비된 제1반도체 칩의 일면 상에 부착되며, 일면에는 제3본딩패드 및 상기 제3본딩패드와 연결되는 볼 랜드가 형성되고, 타면에는 상기 제1반도체 칩의 제1연결부와 연결되는 제2연결부가 형성된 제4본딩패드를 구비한 제2반도체 칩; 상기 제1반도체 칩의 제1본딩패드와 제2반도체 칩의 제3본딩패드 간을 연결하는 본딩와이어; 및 상기 본딩와이어와 제1 및 제2연결부를 포함한 제1반도체 칩을 상기 제2반도체 칩의 볼 랜드를 노출시키도록 밀봉하는 봉지제;를 포함한다.
상기 제1본딩패드와 제2본딩패드 간은 재배선에 의해 전기적으로 연결되는 것을 특징으로 한다.
상기 제3본딩패드와 볼 랜드 간은 재배선에 의해 전기적으로 연결되는 것을 특징으로 한다.
상기 제1 및 제2연결부는 C4(Controlled Collapse Chip Connection) 본딩된 것을 특징으로 한다.
상기 제1 및 제2연결부는 범프로 이루어진 것을 특징으로 한다.
상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함한다.
또한, 본 발명에 따른 스택 패키지는, 일면에 제1본딩패드를 갖는 제1반도체 칩; 상기 제1반도체 칩 상에 부착되며, 일면에 제2본딩패드 및 상기 제2본딩패드와 연결되는 볼 랜드가 형성된 제2반도체 칩; 상기 제1반도체 칩의 제1본딩패드와 상기 제2반도체 칩의 제2본딩패드 간을 연결하는 본딩와이어; 및 상기 본딩와이어를 포함한 제1반도체 칩을 상기 제2반도체 칩의 볼 랜드를 노출시키도록 밀봉하는 봉지제;를 포함한다.
상기 제2본딩패드와 볼 랜드 간은 재배선에 의해 전기적으로 연결되는 것을 특징으로 한다.
상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함한다.
본 발명은 스택 패키지 형성시, 추가적인 인쇄회로기판을 사용하지 않고, 본딩패드 및 상기 본딩패드와 전기적으로 연결되는 볼 랜드를 갖는 제1반도체 칩 상에 제2반도체 칩이 C4(Controlled Collapse Chip Connection) 본딩으로 부착되어 스택 패키지가 형성됨으로써, 종래의 각 관통형 실리콘 전극을 형성하기 위해 웨이퍼 내에 비아를 형성함에 따른, 반도체 칩의 손상을 방지할 수 있다.
또한, 본 발명은 C4 본딩만으로 반도체 칩 간이 부착됨으로써, 종래와 같이 관통형 실리콘 전극 및 상기 관통형 실리콘 전극을 형성하지 않아도 됨에 따라, 상기 관통형 실리콘 전극을 형성하기 위한 공간이 요구되지 않기 때문에, 그에 따른 넷-다이의 갯수가 감소되는 문제점을 방지할 수 있다.
게다가, 본 발명은 상기와 같이 인쇄회로기판이 사용되지 않고, 반도체 칩들만이 이용되어 스택 패키지가 형성됨으로써, 메모리와 비 메모리의 조합, 또는 비 메모리와 비 메모리의 조합 등, 서로 다른 종류 및 크기를 갖는 이 종간의 반도체 칩들 간을 용이하게 스택시킬 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 스택 패키지(100)는, 일면에 제1본딩패드(104) 및 상기 제1본딩패드(104)와 연결되는 제2본딩패드(106)를 갖는 제1반도체 칩(102) 상에, 일면 및 타면에 각각 제3본딩패드(114) 및 상기 제3본딩패드(114)와 연결되는 볼 랜드(116)와, 상기 제1반도체 칩(102)의 제2본딩패드(106)와 대응하는 부분에 제4본딩패드(115)를 구비한 제2반도체 칩(112)이 부착된 구조를 갖는다.
상기 제1반도체 칩(102)과 상기 제2반도체 칩(112)은 상기 제1반도체 칩(102)에서의 제1본딩패드(104)와 상기 제2반도체 칩(112)에서의 제3본딩패드(114)에 연결된 본딩와이어(108)에 의해 전기적으로 연결된다.
또한, 상기 제1반도체 칩(102)의 제2본딩패드(106)에는 범프와 같은 제1연결부(110a)가 형성되고, 상기 제2반도체 칩(112)의 제4본딩패드(115)에는 범프와 같은 제2연결부(110b)가 형성되어, 상기 제1 및 제2연결부(110a, 110b)에 의해 상기 제1반도체 칩(102) 상에 제2반도체 칩(112)이 C4(Controlled Collapse Chip Connection)본딩되어 상기 제1반도체 칩(102)과 제2반도체 칩(112) 간이 전기적으로 상호 연결된다.
상기 제1반도체 칩(102)의 제1본딩패드(104)와 제2본딩패드(106) 및, 상기 제2반도체 칩(112)의 제3본딩패드(114)와 볼 랜드(116) 간은 재배선에 의해 연결된다.
상기 본딩와이어(108)와 제1 및 제2연결부(110a, 110b)를 포함한 제1 및 제2반도체 칩(102, 112)을, 상기 제1 및 제2반도체 칩(102, 112)을 외부의 스트레스로부터 보호하기 위해 상기 제2반도체 칩(112)의 볼 랜드(116)는 외부로 노출시키도록 EMC(Epoxy Molding Compound)와 같은 봉지제(120)로 밀봉되고, 노출된 상기 제2반도체 칩(102)의 볼 랜드(116)에는 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(118)가 부착된다.
전술한 바와 같이 본 발명에 따른 스택 패키지는, 상기와 같이 본딩패드 및 상기 본딩패드와 전기적으로 연결되는 볼 랜드를 갖는 제1반도체 칩 상에 제2반도체 칩이 C4(Controlled Collapse Chip Connection) 본딩으로 부착되고, 상기 제2반도체 칩의 타측면에 외부 접속 단자가 부착되어 스택 패키지가 형성됨으로써, 종래의 각 관통형 실리콘 전극을 형성하기 위해 웨이퍼 내에 비아를 형성함에 따른, 반도체 칩의 손상을 방지할 수 있다.
또한, 상기와 같이 C4 본딩만으로 반도체 칩간이 부착됨으로써, 종래와 같이 관통형 실리콘 전극 및 상기 관통형 실리콘 전극을 형성하지 않아도 됨에 따라, 상기 관통형 실리콘 전극을 형성하기 위한 공간이 요구되지 않기 때문에, 그에 따른 넷-다이의 갯수가 감소되는 문제점을 방지할 수 있다.
게다가, 상기와 같이 인쇄회로기판을 사용하지 않고, 반도체 칩들만이 이용되어 스택 패키지가 형성됨으로써, 메모리와 비 메모리의 조합, 또는 비 메모리와 비 메모리의 조합 등, 서로 다른 종류 및 크기를 갖는 이 종간의 반도체 칩들 간이 용이하게 스택될 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (6)

  1. 일면에 제1본딩패드 및 상기 제1본딩패드와 연결되며, 제1연결부가 형성된 제2본딩패드를 구비한 제1반도체 칩;
    상기 제1본딩패드 및 제2본딩패드가 구비된 제1반도체 칩의 일면 상에 부착되며, 일면에는 제3본딩패드 및 상기 제3본딩패드와 연결되는 볼 랜드가 형성되고, 타면에는 상기 제1반도체 칩의 제1연결부와 연결되는 제2연결부가 형성된 제4본딩패드를 구비한 제2반도체 칩;
    상기 제1반도체 칩의 제1본딩패드와 제2반도체 칩의 제3본딩패드 간을 연결하는 본딩와이어; 및
    상기 본딩와이어와 제1 및 제2연결부를 포함한 제1반도체 칩을 상기 제2반도체 칩의 볼 랜드를 노출시키도록 밀봉하는 봉지제;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 제1본딩패드와 제2본딩패드 간은 재배선에 의해 전기적으로 연결되는 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제3본딩패드와 볼 랜드 간은 재배선에 의해 전기적으로 연결되는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제1 및 제2연결부는 C4(Controlled Collapse Chip Connection) 본딩된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제1 및 제2연결부는 범프로 이루어진 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 볼 랜드 상에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
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