KR20090095394A - Method for fabricating flash memory device having FIN type floating gate - Google Patents

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Abstract

A method for fabricating a flash memory device having a FIN type floating gate is provided to improve not only the charge retention characteristic caused leakage current but also the reliability of devices by forming a floating gate in a shape that surrounds an active region of the semiconductor substrate. A pad insulating film is formed on a semiconductor substrate(100), and the semiconductor substrate is exposed to the outside by etching the pad insulating film. A first trench is formed by etching the exposed semiconductor substrate, and an etch stop layer(150) having spacer shape is formed at the side walls of the patterned pad insulating film and the first trench. A second trench is formed by etching the exposed semiconductor substrate, and a device isolation film(160) that buries the space between the first and second trenches and the pad insulating film.

Description

핀 타입의 플로팅게이트를 구비하는 플래시 메모리소자의 제조방법{Method for fabricating flash memory device having FIN type floating gate}Method for fabricating a flash memory device having a fin type floating gate TECHNICAL FIELD

본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a flash memory device, and more particularly, to a method for manufacturing a flash memory device that can improve the reliability of the device.

일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리소자이다.In general, semiconductor memory devices used to store data can be classified into volatile memory devices and non-volatile memory devices. Volatile memory devices lose their stored data when their power supplies are interrupted, while nonvolatile memory devices retain their stored data even when their power supplies are interrupted. Thus, such as in mobile phone systems, memory cards and other applications for storing music and / or video data, nonvolatile memory devices in situations where power is not always available, often interrupted, or where low power usage is required. Is widely used. A typical example of such a nonvolatile memory device is a flash memory device capable of batch erasing.

플래시 메모리소자의 셀 트랜지스터는, 일반적인 불휘발성 메모리소자와 마찬가지로 적층 게이트(stacked gate) 구조를 갖는 것이 대표적이다. 적층 게이트 구조의 대표적인 것이 폴리실리콘막을 아이피오(IPO; Inter-Poly Oxide)로 캡핑(capping)하고 있는 플로팅게이트형 구조이다. 플로팅게이트형 플래시 메모리소자는 확장성이 우수하여 최근에는 멀티 레벨 칩(multi-level chip)까지 개발이 진행되고 있다.A cell transistor of a flash memory device typically has a stacked gate structure like a general nonvolatile memory device. A typical example of the stacked gate structure is a floating gate type structure in which a polysilicon film is capped with an inter-poly oxide (IPO). Floating gate type flash memory devices are excellent in scalability and have recently been developed to multi-level chips.

플로팅게이트형 플래시 메모리소자의 스케일링 다운(scaling down)으로 인해 터널절연막의 두께가 얇아지면 프로그램/소거 동작이 반복되는 동안에 터널절연막의 벌크 또는 인터페이스에 결함이 발생하는 스트레스 유도 누설전류(Stress Induced Leakage Current; SILC) 특성으로 인해 플로팅전극 내에 저장된 전하가 다시 채널로 빠져나가 메모리 유지(retention) 특성이 나빠지고 프로그램/리드(read) 디스터브(disturb)를 유발한다. 이러한 이유로 인해 터널절연막은 적어도 70Å 이상의 두께를 유지해야 한다. 그러나, 터널절연막의 두께를 일정하게 유지하면서 스케일링 다운할 경우 활성영역과 접촉하는 플로팅게이트의 면적이 감소하면서 플로팅게이트 내에 저장되는 전하가 감소하게 된다. 소수의 전하로 프로그램하면 문턱전압 산포가 증가하고 소량의 전하가 셀에서 빠져나가도 데이터 유지가 힘든 문제점이 존재한다.When the thickness of the tunnel insulation layer becomes thin due to scaling down of the floating gate type flash memory device, a stress induced leakage current that causes a defect in the bulk or interface of the tunnel insulation layer during the program / erase operation is repeated; Due to the SILC characteristic, charge stored in the floating electrode is released back to the channel, resulting in poor memory retention characteristics and causing program / read disturb. For this reason, the tunnel insulating film must be at least 70 mm thick. However, when scaling down while maintaining a constant thickness of the tunnel insulating layer, the area of the floating gate in contact with the active region is reduced while the charge stored in the floating gate is reduced. Programming with a small number of charges leads to increased threshold voltage distribution and difficult data retention even when small amounts of charge escape the cell.

본 발명이 이루고자 하는 기술적 과제는 집적도가 증가하여도 소자의 신뢰성이 악화되지 않도록 하는 플래시 메모리소자의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a flash memory device in which the reliability of the device is not deteriorated even when the degree of integration is increased.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 플래시 메모리소자의 제조방법은, 반도체기판 상에 패드절연막을 형성하는 단계와, 패드절연막을 식각하여 반도체기판을 노출시키는 단계와, 반도체기판을 식각하여 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽 및 패터닝된 패드절연막의 측벽에 스페이서 모양의 식각방지막을 형성하는 단계와, 식각방지막 및 패드절연막을 마스크로 하여 제1 트렌치의 바닥면의 노출된 상기 반도체기판을 식각하여 제2 트렌치를 형성하는 단계와, 제1 및 제2 트렌치, 패드절연막 사이의 공간을 매립하는 소자분리막을 형성하는 단계와, 패드절연막 및 식각방지막을 제거하는 단계와, 반도체기판의 표면에 터널절연막을 형성하는 단계, 및 터널절연막 상에 활성영역을 감싸는 모양의 플로팅게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a flash memory device according to the present invention includes forming a pad insulating film on a semiconductor substrate, etching the pad insulating film to expose the semiconductor substrate, and etching the semiconductor substrate to form a first substrate. Forming a trench; forming a spacer-type etch stop layer on sidewalls of the first trench and a sidewall of the patterned pad insulating layer; and exposing the bottom surface of the first trench using the etch stop layer and the pad insulating layer as masks; Forming a second trench by etching the semiconductor substrate, forming a device isolation layer filling the space between the first and second trenches and the pad insulating layer, removing the pad insulating layer and the etch stop layer, and Forming a tunnel insulating film on the surface of the insulating film; and forming a floating gate having a shape surrounding the active region on the tunnel insulating film. It is characterized by including a system.

본 발명에 있어서, 상기 제1 트렌치는 100 ∼ 1000Å의 깊이로 형성하는 것이 바람직하다.In the present invention, the first trench is preferably formed to a depth of 100 to 1000 kPa.

상기 식각방지막을 형성하는 단계 전에, 상기 패드절연막의 측면을 일정 두께 식각하는 단계, 및 상기 제1 트렌치의 노출된 내벽에 산화막을 형성하는 단계를 더 포함할 수 있다.The method may further include etching a side surface of the pad insulating layer to a predetermined thickness before forming the etch stop layer, and forming an oxide layer on the exposed inner wall of the first trench.

상기 식각방지막은 실리콘질화막 또는 산화알루미늄(Al2O3)막으로 50 ∼ 200Å의 두께로 형성할 수 있다.The etch stop layer may be formed of a silicon nitride film or an aluminum oxide (Al 2 O 3 ) film having a thickness of 50 to 200 kPa.

상기 식각방지막을 형성하는 단계는, 제1 트렌치가 형성된 결과물 상에 식각방지막을 형성하는 단계와, 상기 패드절연막의 상부 및 제1 트렌치의 바닥면에 형성된 상기 식각방지막이 제거되도록 상기 식각방지막을 이방성 식각하는 단계로 이루어질 수 있다.The forming of the etch stop layer may include forming an etch stop layer on the resultant of the first trench and forming the etch stop layer to remove the etch stop layer formed on the top surface of the pad insulating layer and the bottom of the first trench. Etching may be performed.

상기 제2 트렌치를 형성한 후, 상기 제2 트렌치의 내벽에 열산화 또는 라디칼 산화 방법으로 내벽산화막을 형성하는 단계를 더 포함할 수 있다.After forming the second trench, the method may further include forming an inner wall oxide layer on the inner wall of the second trench by thermal oxidation or radical oxidation.

상기 소자분리막을 형성하는 단계는, 상기 제2 트렌치가 형성된 결과물 상에 절연막을 증착하는 단계, 및 상기 절연막을 평탄화하는 단계를 포함할 수 있다.The forming of the device isolation layer may include depositing an insulating film on a resultant product on which the second trench is formed, and planarizing the insulating film.

상기 절연막을 평탄화하는 단계에서, 상기 패드절연막이 20 ∼ 200Å 제거되도록 하여 유효소자분리높이(EFH)를 조절하는 것이 바람직하다.In the step of planarizing the insulating film, it is preferable to adjust the effective device isolation height (EFH) by removing the pad insulating film from 20 to 200 Å.

상기 패드절연막 및 식각방지막을 제거하는 단계에서, 상기 패드절연막 및 식각방지막을 습식식각 방법으로 제거할 수 있다.In the removing of the pad insulating layer and the etch stop layer, the pad insulating layer and the etch stop layer may be removed by a wet etching method.

본 발명에 따르면, 플로팅게이트를 반도체기판의 활성영역을 감싸는 모양으로 형성하기 때문에, 터널절연막을 사이에 두고 활성영역과 플로팅게이트가 접하는 면적이 증가하게 된다. 따라서, 컨트롤게이트에 인가하는 전압에 의해서 플로팅게이트 내에 저장되는 전하의 수가 증가되므로 집적도가 증가시켜도 전류 누설에 의 한 전하유지 특성이 향상되고 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, since the floating gate is formed to surround the active region of the semiconductor substrate, the area between the active region and the floating gate is increased with the tunnel insulating layer interposed therebetween. Therefore, since the number of charges stored in the floating gate is increased by the voltage applied to the control gate, even if the degree of integration is increased, the charge holding characteristic due to current leakage can be improved and the reliability of the device can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 6은 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 1을 참조하면, 반도체기판(100) 상에 패드산화막(110)과 패드질화막(120)을 차례로 형성한다. 패드질화막(120)은 후속 반도체기판에 대한 식각공정에서 마스크로 사용되는 것으로, 400 ∼ 1000Å 정도의 두께로 형성한다. 패드산화막(110)은 반도체기판(100)과 패드질화막(120) 사이의 스트레스를 완화하기 위한 완충막으로 사용되는 것으로, 50Å 정도의 두께로 형성한다. Referring to FIG. 1, a pad oxide film 110 and a pad nitride film 120 are sequentially formed on a semiconductor substrate 100. The pad nitride film 120 is used as a mask in an etching process on a subsequent semiconductor substrate, and is formed to a thickness of about 400 to about 1000 mm 3. The pad oxide film 110 is used as a buffer film to relieve stress between the semiconductor substrate 100 and the pad nitride film 120 and is formed to a thickness of about 50 GPa.

상기 패드질화막(120) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 포토레지스트 패턴을 마스크로 하여 패드질화막(120) 및 패드산화막(110)을 차례로 식각하여 반도체기판(100)을 노출시킨다. 다음, 노출된 반도체기판(100)을 일정 깊이 식각하여 제1 트렌치를 형성한다. 상기 반도체기판(100)을 식각하는 깊이는 100 ∼ 1000Å 정도가 바람직하다.After forming a photoresist pattern (not shown) on the pad nitride film 120, the pad nitride film 120 and the pad oxide film 110 are sequentially etched using the photoresist pattern as a mask to expose the semiconductor substrate 100. Let's do it. Next, the exposed semiconductor substrate 100 is etched to a predetermined depth to form a first trench. The depth of etching the semiconductor substrate 100 is preferably about 100 ~ 1000Å.

도 2를 참조하면, 반도체기판의 탑 코너(top corner)를 라운드시키기 위해 습식식각 공정을 실시하여 패드산화막(110)의 측면이 10 ∼ 50Å 정도 식각되도록 한다. 다음에, 코너 라운딩 및 후속 공정에서 형성될 스페이서 절연막과 반도체기판(100) 사이의 스트레스를 완화시키기 위하여 상기 제1 트렌치의 표면을 산화시켜 30 ∼ 60Å 정도 두께의 버퍼산화막(130)을 형성한다.Referring to FIG. 2, a wet etching process is performed to round the top corners of the semiconductor substrate so that side surfaces of the pad oxide layer 110 are etched by about 10 to about 50 kPa. Next, in order to relieve stress between the spacer insulating film and the semiconductor substrate 100 to be formed in the corner rounding and subsequent processes, the surface of the first trench is oxidized to form a buffer oxide film 130 having a thickness of about 30 to about 60 kPa.

다음, 버퍼산화막(130)이 형성된 결과물 상에 스페이서 절연막(140)을 형성한다. 상기 스페이서 절연막(140)은 실리콘질화막을 50 ∼ 200Å의 두께로 증착하여 형성하거나, 원자층증착(ALD) 방식을 사용하여 산화알루미늄(Al2O3)막을 50 ∼ 200Å의 두께로 증착하여 형성할 수 있다.Next, a spacer insulating layer 140 is formed on the resultant product on which the buffer oxide layer 130 is formed. The spacer insulating layer 140 may be formed by depositing a silicon nitride film with a thickness of 50 to 200 GPa, or by depositing an aluminum oxide (Al 2 O 3 ) film with a thickness of 50 to 200 GPa using an atomic layer deposition (ALD) method. Can be.

도 3을 참조하면, 스페이서 절연막에 대해 이방성 건식식각을 수행하여 패드질화막(120), 패드산화막(110) 및 트렌치의 측벽에만 스페이서 절연막(140)이 남도록 한다. 이때, 제1 트렌치 바닥의 버퍼산화막(130)도 5 ∼ 60Å 정도 식각될 수 있다. 상기 이방성 식각 후 잔류하는 스페이서 절연막(140)은 후속되는 반도체기판에 대한 이방성 식각에서 하부 막질을 보호하는 마스크 역할을 하게 된다.Referring to FIG. 3, anisotropic dry etching is performed on the spacer insulating layer so that the spacer insulating layer 140 remains only on sidewalls of the pad nitride layer 120, the pad oxide layer 110, and the trench. In this case, the buffer oxide layer 130 on the bottom of the first trench may also be etched by about 5 to 60Å. The spacer insulating layer 140 remaining after the anisotropic etching serves as a mask to protect the lower film quality in subsequent anisotropic etching of the semiconductor substrate.

도 4를 참조하면, 스페이서 절연막(140) 및 패드질화막(120)을 마스크로 하여 반도체기판(100)을 다시 일정 깊이 식각하여 제2 트렌치를 형성한다. 상기 제2 트렌치는 제1 트렌치의 바닥으로부터 1000 ∼ 4000Å 정도의 깊이로 형성할 수 있다.Referring to FIG. 4, the semiconductor substrate 100 is etched again by a predetermined depth using the spacer insulating layer 140 and the pad nitride layer 120 as a mask to form a second trench. The second trench may be formed to a depth of about 1000 to 4000 mm from the bottom of the first trench.

다음, 트렌치 측벽을 통해서 발생되는 누설전류를 방지하기 위하여 노출된 제2 트렌치의 내벽에 20 ∼ 80Å 정도 두께의 내벽산화막(150)을 형성한다. 상기 내벽산화막(150)은 700 ∼ 900℃의 온도에서 산소(O2) 또는 수증기(H2O)를 이용하여 열산화 방법으로 형성하거나, 또는 산소(O2) 라디칼을 이용한 라디컬 산화(radical oxidation) 방법으로 형성할 수 있다.Next, in order to prevent leakage current generated through the trench sidewalls, an inner wall oxide film 150 having a thickness of about 20 to about 80 kV is formed on the exposed inner walls of the second trenches. The inner wall oxide film 150 is formed by a thermal oxidation method using oxygen (O 2 ) or water vapor (H 2 O) at a temperature of 700 ~ 900 ℃, or radical oxidation (radical) using oxygen (O 2 ) radicals oxidation) method.

다음, 상기 제1 및 제2 트렌치를 절연막으로 매립하여 소자분리막을 형성하기 위하여, 내벽산화막(150)이 형성된 결과물 상에 트렌치 매립용 절연막을 상기 제1 및 제2 트렌치, 그리고 패드질화막 사이의 스페이스를 채우도록 증착한다. 상기 트렌치 매립용 절연막은 원자층증착(ALD) 방식으로 산화막을 증착하거나, SOD막을 코팅한 후 어닐링하거나, 또는 화학기상증착(CVD) 방식으로 O3-TEOS막을 증착하여 형성할 수 있다.Next, in order to form the device isolation layer by filling the first and second trenches with an insulating layer, a trench filling insulating layer is formed between the first and second trenches and the pad nitride layer on the resultant wall oxide film 150. Deposit to fill. The trench filling insulating film may be formed by depositing an oxide film by atomic layer deposition (ALD), annealing after coating an SOD film, or depositing an O 3 -TEOS film by chemical vapor deposition (CVD).

다음, 트렌치 매립용 절연막에 대해 예를 들어 화학기계적연마(CMP)와 같은 평탄화공정을 수행하여 소자분리막(160)을 형성한다. 이때, 패드질화막(120)을 20 ∼ 200Å 정도 제거되도록 하여 유효 소자분리막 높이(Effective Field Height; EFH)를 조절할 수 있다.Next, the device isolation layer 160 is formed by performing a planarization process such as, for example, chemical mechanical polishing (CMP), on the trench filling insulating layer. In this case, the effective thickness of the effective isolation layer (EFH) may be adjusted by removing the pad nitride layer 120 by about 20 to 200 μs.

도 5를 참조하면, 인산용액을 사용하여 패드질화막(도 4의 120)을 제거한다. 스페이서 절연막(도 4의 140)이 실리콘질화막으로 이루어진 경우 스페이서 절연막도 상기 인산용액에 의해 함께 제거한다. 스페이서 절연막을 산화알루미늄(Al2O3)막으로 형성한 경우에는 과산화수소수와 황산이 혼합된 SPM 용액을 사용하여 제거할 수 있다.Referring to FIG. 5, the pad nitride film 120 (FIG. 4) is removed using a phosphoric acid solution. When the spacer insulating film (140 in FIG. 4) is made of a silicon nitride film, the spacer insulating film is also removed by the phosphoric acid solution. When the spacer insulating film is formed of an aluminum oxide (Al 2 O 3 ) film, the spacer insulating film may be removed using an SPM solution mixed with hydrogen peroxide solution and sulfuric acid.

제1 트렌치의 내벽에 형성되어 있던 버퍼 산화막(도 4의 130)과, 반도체기판 상에 형성되어 있던 패드 산화막(도 4의 110)도 적절한 식각용액을 사용하여 제거 한다. 그러면, 도시된 바와 같이, 제2 트렌치의 내벽에 형성된 내벽 산화막(150)과 소자분리막(160)만 반도체기판에 잔류하게 된다.The buffer oxide film (130 in FIG. 4) formed on the inner wall of the first trench and the pad oxide film (110 in FIG. 4) formed on the semiconductor substrate are also removed using an appropriate etching solution. Then, as shown, only the inner wall oxide film 150 and the device isolation layer 160 formed on the inner wall of the second trench remain on the semiconductor substrate.

도 6을 참조하면, 반도체기판(100)의 표면에 터널절연막(170)을 형성한다. 터널절연막(170)은 건식산화, 습식산화 또는 라디컬 산화 방법으로 70 ∼ 80Å의 두께로 형성할 수 있다. 터널절연막이 형성된 결과물 상에 플로팅게이트용 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한 후 건식식각 또는 화학기계적연마(CMP)를 실시하여 플로팅게이트(180)를 형성한다.Referring to FIG. 6, the tunnel insulating layer 170 is formed on the surface of the semiconductor substrate 100. The tunnel insulating film 170 may be formed to a thickness of 70 to 80 kPa by dry oxidation, wet oxidation, or radical oxidation. A floating gate conductive layer, for example, a doped polysilicon layer is deposited on the resultant tunnel insulating layer, and then a dry etching or chemical mechanical polishing (CMP) is performed to form the floating gate 180.

도시된 바와 같이, 플로팅게이트(180)가 반도체기판의 활성영역을 감싸는 모양으로 형성되기 때문에, 터널절연막(170)을 사이에 두고 활성영역과 플로팅게이트(180)가 접하는 면적이 증가하게 된다. 따라서, 컨트롤게이트에 인가하는 전압에 의해서 플로팅게이트 내에 저장되는 전하의 수가 증가되므로 집적도가 증가시켜도 전류 누설에 의한 전하유지 특성이 향상되고 소자의 신뢰성을 향상시킬 수 있다.As shown, since the floating gate 180 is formed to surround the active region of the semiconductor substrate, the area between the active region and the floating gate 180 is increased with the tunnel insulating layer 170 interposed therebetween. Therefore, since the number of charges stored in the floating gate is increased by the voltage applied to the control gate, even if the degree of integration is increased, the charge holding characteristic due to current leakage can be improved and the reliability of the device can be improved.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1 내지 도 6은 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

Claims (9)

반도체기판 상에 패드절연막을 형성하는 단계;Forming a pad insulating film on the semiconductor substrate; 상기 패드절연막을 식각하여 반도체기판을 노출시키는 단계;Etching the pad insulating layer to expose a semiconductor substrate; 상기 반도체기판을 식각하여 제1 트렌치를 형성하는 단계;Etching the semiconductor substrate to form a first trench; 상기 제1 트렌치의 측벽 및 패터닝된 상기 패드절연막의 측벽에 스페이서 모양의 식각방지막을 형성하는 단계;Forming a spacer-type etch stop layer on sidewalls of the first trenches and sidewalls of the patterned pad insulating layer; 상기 식각방지막 및 패드절연막을 마스크로 하여 상기 제1 트렌치의 바닥면의 노출된 상기 반도체기판을 식각하여 제2 트렌치를 형성하는 단계;Etching the exposed semiconductor substrate on the bottom surface of the first trench using the etch stop layer and the pad insulating layer as a mask to form a second trench; 상기 제1 및 제2 트렌치, 상기 패드절연막 사이의 공간을 매립하는 소자분리막을 형성하는 단계;Forming an isolation layer filling a space between the first and second trenches and the pad insulating layer; 상기 패드절연막 및 식각방지막을 제거하는 단계;Removing the pad insulating layer and the etch stop layer; 상기 반도체기판의 표면에 터널절연막을 형성하는 단계; 및Forming a tunnel insulating film on a surface of the semiconductor substrate; And 상기 터널절연막 상에 활성영역을 감싸는 모양의 플로팅게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And forming a floating gate having a shape surrounding the active region on the tunnel insulating layer. 제1항에 있어서,The method of claim 1, 상기 제1 트렌치는 100 ∼ 1000Å의 깊이로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And the first trench is formed to a depth of 100 to 1000 microseconds. 제1항에 있어서,The method of claim 1, 상기 식각방지막을 형성하는 단계 전에,Before forming the etch stop layer, 상기 패드절연막의 측면을 일정 두께 식각하는 단계, 및Etching a side of the pad insulating layer to a predetermined thickness; and 상기 제1 트렌치의 노출된 내벽에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And forming an oxide film on the exposed inner wall of the first trench. 제1항에 있어서,The method of claim 1, 상기 식각방지막은 실리콘질화막 또는 산화알루미늄(Al2O3)막으로 50 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.The anti-etching film is a silicon nitride film or aluminum oxide (Al 2 O 3 ) film of the flash memory device, characterized in that formed in a thickness of 50 ~ 200Å. 제1항에 있어서,The method of claim 1, 상기 식각방지막을 형성하는 단계는,Forming the etch stop layer is, 제1 트렌치가 형성된 결과물 상에 식각방지막을 형성하는 단계와,Forming an etch stop layer on the resultant formed first trench, 상기 패드절연막의 상부 및 제1 트렌치의 바닥면에 형성된 상기 식각방지막이 제거되도록 상기 식각방지막을 이방성 식각하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And anisotropically etching the etch stop layer so that the etch stop layer formed on the top of the pad insulating layer and the bottom surface of the first trench is removed. 제1항에 있어서,The method of claim 1, 상기 제2 트렌치를 형성한 후,After forming the second trench, 상기 제2 트렌치의 내벽에, 열산화 또는 라디칼 산화 방법으로 내벽산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And forming an inner wall oxide film on the inner wall of the second trench by a thermal oxidation or radical oxidation method. 제1항에 있어서,The method of claim 1, 상기 소자분리막을 형성하는 단계는,Forming the device isolation film, 상기 제2 트렌치가 형성된 결과물 상에 절연막을 증착하는 단계, 및Depositing an insulating film on a resultant product in which the second trench is formed, and 상기 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And planarizing the insulating film. 제8항에 있어서,The method of claim 8, 상기 절연막을 평탄화하는 단계에서, 상기 패드절연막이 20 ∼ 200Å 제거되도록 하여 유효소자분리높이(EFH)를 조절하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And planarizing said insulating film to remove 20 to 200 microseconds of said pad insulating film to adjust the effective device isolation height (EFH). 제1항에 있어서,The method of claim 1, 상기 패드절연막 및 식각방지막을 제거하는 단계에서, In the step of removing the pad insulating film and the etching prevention film, 상기 패드절연막 및 식각방지막을 습식식각 방법으로 제거하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.And removing the pad insulating layer and the etch stop layer by a wet etching method.
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