KR20090091729A - 스트레스된 채널 영역을 갖는 전계효과 트랜지스터를 포함하는 반도체 구조를 형성하는 방법 - Google Patents

스트레스된 채널 영역을 갖는 전계효과 트랜지스터를 포함하는 반도체 구조를 형성하는 방법 Download PDF

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Abstract

반도체 구조를 형성하는 방법이 제공되는바, 상기 방법은 제 1 트랜지스터 소자와 제 2 트랜지스터 소자를 포함하는 반도체 기판을 제공하는 단계를 포함한다. 상기 제 1 트랜지스터 소자는 하나 이상의 제 1 비정질 영역을 포함하고, 그리고 상기 제 2 트랜지스터 소자는 하나 이상의 제 2 비정질 영역을 포함한다. 상기 제 1 트랜지스터 소자 위에 스트레스 생성층이 형성된다. 상기 스트레스 생성층은 상기 제 2 트랜지스터 소자를 커버하지 않는다. 제 1 어닐링 공정이 수행된다. 상기 제 1 어닐링 공정은 상기 제 1 비정질 영역과 상기 제 2 비정질 영역을 재결정화시키도록 조절된다. 상기 제 1 어닐링 공정 이후에, 제 2 어닐링 공정이 수행된다. 상기 스트레스 생성층은 상기 제 2 어닐링 공정 동안에 상기 반도체 기판 상에 남아 있는다.
스트레스, 스트레인, 이동도, 어닐링, 재결정화

Description

스트레스된 채널 영역을 갖는 전계효과 트랜지스터를 포함하는 반도체 구조를 형성하는 방법{METHOD OF FORMING A SEMICONDUCTOR STRUCTURE COMPRISING A FIELD EFFECT TRANSISTOR HAVING A STRESSED CHANNEL REGION}
일반적으로, 본 발명은 집적회로의 형성에 관한 것이며, 좀더 상세하게는 스트레스된 채널 영역들을 갖는 전계효과 트랜지스터를 포함하는 반도체 구조들을 형성하는 것에 관한 것이다.
집적회로는 트랜지스터들, 캐패시터들 및 저항들과 같은 많은 수의 개별적인 회로 소자들을 포함한다. 이들 소자들은 내부적으로 연결되어, 메모리 디바이스, 논리 디바이스 및 마이크로프로세서와 같은 복잡한 회로들을 형성한다. 기능성(functionality)을 증가시키기 위해서 회로 하나당 기능 소자들의 숫자를 증가시키거나 및/또는 회로 소자들의 동작 속도를 증가시킴으로써, 집적회로의 성능이 향상될 수 있다. 피처(feature) 사이즈의 감소로 인해, 동일한 면적 상에 매우 많은 수의 회로 소자들이 형성될 수 있으며 따라서, 상기 회로의 기능성의 확장을 허용한다. 또한, 피처 사이즈의 감소는 신호 전파 지연(propagation delay)을 감소시키는바, 따라서 회로 소자들의 동작속도를 향상시킬 수 있다.
전계효과 트랜지스터는 집적회로에서 스위칭 소자로서 이용된다. 이들 전계 효과 트랜지스터는, 소스 영역과 드레인 영역 사이에 위치한 채널 영역을 통해 흐르는 전류 흐름을 제어하는 수단을 제공한다. 상기 소스 영역과 드레인 영역은 강하게(highly) 도핑된다. N-형 트랜지스터에서, 소스 및 드레인 영역은 N-형 도판트로 도핑된다. 반면에 P-형 트랜지스터에서는, 상기 소스 및 드레인 영역은 P-형 도판트로 도핑된다. 채널 영역의 도핑은, 소스 영역 및 드레인 영역의 도핑과는 반대이다. 채널 영역의 전도도는 게이트 전극에 인가된 게이트 전압에 의해 제어되는바, 게이트 전극은 상기 채널 영역 상에 형성되며 그리고 얇은 절연층에 의해서 채널 영역으로부터 분리되어 있다. 게이트 전압에 따라, 상기 채널 영역은, 전도성인 "온(on)" 상태와 실질적으로 비전도성인 "오프(off)" 상태 사이에서 스위칭될 수 있다.
전계효과 트랜지스터의 사이즈를 감소시키는 경우, "온" 상태에서 채널 영역의 고전도성을 유지하는 것이 중요하다. "온" 상태에 있는 채널 영역의 전도성은, 채널 영역의 도판트 농도, 전하 캐리어의 이동도, 트랜지스터 폭 방향으로의 상기 채널 영역의 연장부(extension)에 의존하며 그리고 통상적으로 '채널 길이' 라고 지칭되는 소스 영역과 드레인 영역 사이의 거리에 의존한다. 채널 영역의 폭의 감소는 채널 전도도의 감소를 야기할 것이지만, 채널 길이의 감소는 채널 전도도를 향상시킨다. 전하 캐리어 이동도의 증가는 채널 전도도의 증가를 야기한다.
피처 사이즈가 감소함에 따라, 폭 방향으로의 채널 영역의 상기 연장부도 또한 감소한다. 채널 길이의 감소는 이와 관련된 다수의 문제점들을 수반한다. 우선, 포토리소그래피 공정 및 식각공정에 대한 진보된 기술들이 제공되어야만, 짧은 채 널 길이를 갖는 트랜지스터를 신뢰성 있고 그리고 재연가능하게 생산할 수 있다. 더 나아가, 측면 방향뿐만 아니라 수직 방향으로도 고도로 복잡한 도판트 프로파일이 소스 영역 및 드레인 영역에서 요구되는바, 이는 원하는 채널 제어성을 확보함과 아울러 낮은 시트(sheet) 저항과 낮은 컨택 저항을 얻기 위함이다.
채널 길이의 계속적인 감소와 관련된 문제점들 때문에, 채널 영역에서 전하 캐리어 이동도를 증가시킴으로써 전계효과 트랜지스터의 성능을 향상시키는 방법이 제안되어 왔다. 원칙적으로는, 전하 캐리어 이동도를 증가시키기 위해서 적어도 2개의 방법들이 이용될 수 있다.
첫번째로, 채널 영역의 도판트 농도가 감소될 수 있다. 따라서, 채널 영역에서 전하 캐리어들의 산란 현상의 확률이 감소되는바, 이는 채널 영역의 전도도의 증가를 가져온다. 하지만, 채널 영역에서 도판트 농도를 감소시키는 것은, 트랜지스터 디바이스의 임계전압에 심각한 영향을 미친다. 이러한 점으로 인해, 도판트 농도를 감소시키는 것은 덜 매력적인 접근법이다.
두번째로, 신장성(tensile) 또는 압축성(compressive) 스트레스를 생성함으로써, 채널 영역의 격자 구조가 변경될 수 있다. 이러한 것은 전자들 및 홀들의 이동도를 각각 변경시키게 된다. 스트레스의 크기에 따라, 압축성 스트레스는 실리콘층에서 홀의 이동도를 상당히 증가시킬 수 있다. 전자의 이동도는, 신장성 스트레스를 갖는 실리콘층을 제공함으로써, 증가될 수 있다.
도1a 내지 도1b를 참조하여 전계효과 트랜지스터를 형성하는 방법이 후술될 것인바, 여기에서는 스트레스된 실리콘에 채널 영역이 형성된다. 도1a는 종래 기술 에 따른 제조 공정의 제 1 단계에서 반도체 구조(100)의 단면을 도시한 것이다.
반도체 구조(100)는 기판(101)을 포함한다. 기판(101)은 제 1 트랜지스터 소자(102) 및 제 2 트랜지스터 소자(103)를 포함한다. 상기 제 1 트랜지스터 소자(102)는 기판(101)에 형성된 활성영역(105)을 포함한다. 게이트 전극(110)은 상기 기판(101) 위에 형성되며, 게이트 절연층(121)에 의해 기판으로부터 분리된다. 게이트 전극(110)의 측면에는 내부 측벽 스페이서(109, 111)와 외부 측벽 스페이서(108, 112)가 형성된다. 게이트 전극(101)에 인접하여, 소스 영역(107) 및 드레인 영역(113)이 기판(101)에 형성된다.
이와 유사하게, 제 2 트랜지스터 소자(103)는 활성영역(106), 게이트 전극(117), 게이트 절연층(122), 내부 측벽 스페이서(116, 118), 외부 측벽 스페이서(115, 119), 소스 영역(114) 및 드레인 영역(120)을 포함한다. 트렌치 분리 구조(104)는 제 1 트랜지스터 소자(102)와 제 2 트랜지스터 소자(103) 사이에서 전기적인 절연을 제공한다. 또한, 트렌치 분리 구조(104)는 반도체 구조(100) 내의 다른 전기적인 소자들과 트랜지스터 소자들(102, 103) 사이에서 절연을 제공할 수도 있다.
트렌치 분리 구조(104) 뿐만 아니라 제 1 트랜지스터 소자(102)와 제 2 트랜지스터 소자(103)는, 널리 알려진 포토리소그래피 방법, 식각 방법, 증착 방법, 이온주입 방법 및 산화 방법에 의해서 형성될 수 있다. 특히, 활성 영역(105, 106), 소스 영역(107, 114) 및 드레인 영역(113, 120)은 반도체 구조(100) 안으로 도판트 물질들의 이온을 주입함으로써 형성될 수 있다.
종래기술에 따라 반도체 구조를 형성하는 방법의 몇몇 일례에서, 상기 제 1 트랜지스터 소자(102)는 N형 트랜지스터가 될 수 있으며, 상기 제 2 트랜지스터 소자(103)는 P형 트랜지스터가 될 수 있다. 이러한 방법에서, 활성영역(105)은 P형 도판트를 포함할 수 있으며 활성영역(106)은 N형 도판트를 포함할 수 있다. 소스 영역(114)과 드레인 영역(120)은 N형 도판트를 포함한다. 이온주입 공정에서, 전계효과 트랜지스터들(102, 103) 중 어느 하나는, 예컨대, 포토레지스트를 포함하여 이루어진 마스크로 커버될 수 있으며, 전계효과 트랜지스터들(102, 103) 중 다른 하나에는 이온이 가해진다. 따라서, 트랜지스터 소자들(102, 103)의 유형과 일치하지 않는 도판트들의 바람직하지 않은 유입을 차단할 수 있다.
소스 영역(107, 114)과 드레인 영역(113, 120)의 형성에 있어서, 다수의 이온주입 프로세스들이 각각의 트랜지스터 소자들(102, 103)에 대해서 수행될 수 있다. 먼저, 내부 측벽 스페이서(109, 111, 116, 118)와 외부 측벽 스페이서(108, 112, 115, 119)가 형성되기 전에 이온주입 공정들이 수행될 수 있다. 다음으로, 물질층의 등방성(isotropic) 증착 및 이방성 식각공정을 포함하는 공지된 방법에 의해서, 내부 측벽 스페이서(109, 111, 116, 118)가 형성될 수 있다.
내부 측벽 스페이서(109, 111, 116, 118)가 형성된 이후, 제 2 이온주입 공정이 진행된다. 제 2 이온주입 공정에서, 내부 측벽 스페이서(109, 111, 116, 118)는 게이트 전극(110, 117) 인근에 주입되는 이온들을 흡수한다. 따라서, 제 2 이온주입 공정에서, 게이트 전극(110, 117) 인근에는 도판트들이 실질적으로 주입되지 않는다. 따라서, 내부 측벽 스페이서(109, 111, 116, 118)의 두께보다 큰 소정 거 리만큼 게이트 전극(110, 117)으로부터 이격된 소스 영역(107, 114) 및 드레인 영역(113, 120) 부분에 도판트들이 선택적으로 주입될 수 있다.
다음으로, 외부 측벽 스페이서(108, 112, 115, 119)가 형성되며 그리고 제 3 이온주입 공정이 수행된다. 제 3 이온주입 공정에서, 내부 측벽 스페이서(109, 111, 116, 118)와 외부 측벽 스페이서(108, 112, 115, 119) 둘다는 반도체 구조(100) 상에 주입되는 이온들을 흡수한다. 따라서, 내부 측벽 스페이서(109, 111, 116, 118)의 두께와 외부 측벽 스페이서(108, 112, 115, 119)의 두께를 합한 것보다 큰 거리만큼 게이트 전극(110, 117)으로부터 이격된 소스 영역(107, 114) 및 드레인 영역(113, 120) 부분에 도판트들이 선택적으로 주입될 수 있다.
따라서, 내부 측벽 스페이서(109, 111, 116, 118)의 두께, 외부 측벽 스페이서(108, 112, 115, 119)의 두께, 그리고 제1, 2, 3 이온주입 공정에 적용되는 이온 도즈(doze)를 변경시킴으로써, 소스 영역(107, 114)과 드레인 영역(113, 120)에서의 도판트 프로파일이 제어될 수 있다. 따라서, 고도로 복잡한 도판트 프로파일이, 제 1 트랜지스터 소자(102)와 제 2 트랜지스터 소자(103)에 생성될 수 있다.
소스 영역(107, 114)과 드레인 영역(113, 120)의 형성하기 위해 수행되는 이온주입 프로세스들에서, 기판(101)의 원자들은, 기판(201) 물질의 결정 격자내의 사이트들(sites)로부터 밀려날 수도 있다. 반도체 구조를 제조하는 근래의 방법에서, 소스 영역 및 드레인 영역의 형성에 적용되는 이온 도즈들은 물질(201)의 결정 질서(crystalline order)을 파괴하기에 충분할 수도 있기에, 소스 영역(107, 114) 및 드레인 영역(113, 120)에서 비정질 물질이 얻어질 수 있다.
도1b는 종래기술에 따른 제조 공정의 후속 단계에서 반도체 구조(100)의 단면을 도시한 것이다. 라이너층(liner layer)(125)과 스트레스 생성층(126)이 제 1 트랜지스터 소자(102) 및 제 2 트랜지스터 소자(103) 위에 형성된다. 스트레스 생성층(126)은 실리콘 질화물과 같은 비교적 단단한(hard) 물질을 포함할 수 있으며, 그리고 라이너층(125)은 실리콘 이산화물을 포함할 수 있다. 라이너층(125)과 스트레스 생성층(126)의 형성에 있어서, 가령, 화학기상증착법 및/또는 플라즈마 강화 화학기상증착법과 같은 해당 기술분야의 당업자들에게 잘 알려진 증착 방법들이 적용될 수 있다.
제 2 트랜지스터 소자(103)를 커버하는 스트레스 생성층(126) 부분이 제거될 수 있다. 이를 위해서, 포토레지스트를 포함하여 구성되며 제 1 트랜지스터 소자(102)를 덮는 마스크가 형성된다. 다음으로, 스트레스 생성층(126)의 물질을 선택적으로 제거하는 식각공정이 수행된다. 상기 식각공정에 의해 라이너층(125)이 실질적으로 영향을 받지 않도록, 상기 식각공정에서 이용되는 식각제가 적응될 수도 있다. 따라서, 상기 식각공정은 스트레스 생성층(126)이 제거되는 즉시 중단될 수 있다. 제 1 트랜지스터 소자(102) 위에 있는 스트레스 생성층(126) 부분은, 마스크에 의해 식각공정으로부터 보호되며 그리고 반도체 구조(100)의 표면 상에 잔존한다. 식각공정 이후에, 상기 마스크는 공지된 레지스트 스트립 공정에 의해서 제거될 수 있다.
어닐링 공정이 수행된다. 어닐링 공정에서, 상기 반도체 기판(100)은 소정 시간동안 고온에 노출된다. 어닐링 공정에서, 소스 영역(107, 114)과 드레인 영 역(113, 120)의 비정질 물질이 재결정화된다. 재결정화 프로세스에서, 소스 영역(107, 114) 및 드레인 영역(113, 120)의 원자들은, 소스 영역(107, 114) 및 드레인 영역(113, 120) 아래에 있는 기판 부분의 결정 질서(crystalline order)에 순응된다. 따라서, 소스 영역(107, 114) 및 드레인 영역(113, 120)에서 결정 물질이 얻어질 수 있다.
비정질 반도체 물질은 결정질 반도체 물질보다 밀도가 낮다. 특히, 비정질 실리콘의 밀도는 결정질 실리콘의 밀도보다 낮다. 따라서, 소스 영역(107, 114) 및 드레인 영역(113, 120)의 물질은 재결정화 공정에서 그 체적이 감소하는 경향이 있다.
제 1 트랜지스터 소자(102)에서, 실리콘 질화물과 같은 비교적 단단한 물질을 포함하여 구성된 상기 스트레스 생성층(126)은, 소스 영역(107) 및 드레인 영역(113)에서 물질의 체적 축소를 방지할 수도 있는데, 이는 소스 영역(107) 및 드레인 영역(113)의 물질이 스트레스 생성층(126)에 달라붙어있기 때문이며, 그리고 상기 스트레스 생성층(126)의 단단함(hardness)은 스트레스 생성층(126)의 변형(deformation)을 방지할 수 있다.
따라서, 소스 영역(107) 및 드레인 영역(113)의 원자들은, 기판(101) 물질의 벌크 격자 상수(bulk lattice constant)보다 더 큰 거리를 두고 배열될 수 있다. 따라서, 진성 신장성 스트레스(intrinsic tensile stress)가 제 1 트랜지스터 소자(102)의 소스 영역(107), 드레인 영역(113) 및 채널 영역(121)에 생성될 수 있다.
제 2 트랜지스터 소자(103)에서, 소스 영역(114) 물질 및 드레인 영역(120)물질의 체적은 어닐링 공정 동안에 변화될 수 있다. 그러므로, 제 2 트랜지스터 소자(103)의 채널 영역(122)뿐만 아니라, 소스 영역(114)과 드레인 영역(120)은 실질적으로 스트레스되지 않는다.
또한, 상기 어닐링 공정은 소스 영역(107, 114) 및 드레인 영역(113, 120)의 도판트 물질들을 활성화시키기 위해서 적용될 수도 있는데, 따라서 이들 도판트 물질들은 전자 도너(donor) 또는 억셉터(acceptor)로서 기능할 수 있다.
어닐링 공정 이후에, 상기 스트레스 생성층(126)과 라이너층(125)은 식각공정에 의해서 제거될 수 있다. 하지만, 제 1 트랜지스터 소자(102)의 소스 영역(107), 드레인 영역(113) 및 채널 영역(121)에서의 진성 스트레스는 상기 스트레스 생성층(126)이 제거된 이후에도 보존될 수 있다. 이러한 현상은, 해당 기술분야의 당업자들에게 "스트레스 기억(stress memorization)" 라고 알려져 있다.
반도체 구조를 형성하는 전술한 바와같은 방법의 문제점은, 어닐링 공정에서, 소스 영역(107, 114)과 드레인 영역(113, 120)의 도판트 물질들이 확산될 수도 있다는 점이다. 그러므로, 제 1 내지 제 3 이온주입 공정에 의해 생성된 복잡한 도판트 프로파일들이 흐릿해 질 수 있다(blur).
본 명세서에 개시된 바는, 전술한 하나 이상의 문제점들의 영향을 방지 또는 적어도 감소시키는 다양한 방법에 관한 것이다.
다음에 설명될 내용은 본 발명에 대한 요약으로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개괄은 아니다. 이러한 요약은 본 발명의 핵심적인 요소 또는 중요한 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 주된 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇 가지 개념들을 간단한 형식으로 제공하기 위한 것이다.
본 발명의 예시적인 일실시예에 따르면, 반도체 구조를 형성하는 방법이 제공되는바, 상기 방법은 제 1 트랜지스터 소자와 제 2 트랜지스터 소자를 포함하는 반도체 기판을 제공하는 단계를 포함한다. 상기 제 1 트랜지스터 소자는 적어도 하나의 제 1 비정질 영역을 포함하며, 상기 제 2 트랜지스터 소자는 적어도 하나의 제 2 비정질 영역을 포함한다. 상기 제 1 트랜지스터 소자 위에 스트레스 생성층이 형성된다. 상기 스트레스 생성층은 제 2 트랜지스터 소자를 덮지 않는다. 제 1 어닐링 공정이 수행된다. 상기 제 1 어닐링 공정은 제 1 비정질 영역과 제 2 비정질 영역을 재결정화시킨다. 상기 제 1 어닐링 공정 이후에, 제 2 어닐링 공정이 수행된다. 상기 제 2 어닐링 공정 동안에, 스트레스 생성층은 반도체 기판 상에 잔존한다.
본 발명의 다른 예시적인 일실시예에 따르면, 반도체 구조를 형성하는 방법이 제공되는바, 상기 방법은, 제 1 트랜지스터 소자와 제 2 트랜지스터 소자를 포함하는 반도체 기판을 제공하는 단계를 포함한다. 상기 제 1 트랜지스터 소자 위에 스트레스 생성층이 형성된다. 상기 스트레스 생성층은 제 2 트랜지스터 소자를 덮지 않는다. 어닐링 공정이 수행된다. 상기 어닐링 공정은 반도체 기판에 레이저 방사(radiation)를 가하는 단계를 포함한다. 상기 스트레스 생성층은 상기 어닐링 공정 동안에 반도체 기판 상에 잔존한다.
본 발명은 첨부된 도면들을 참고하고 다음에 후술될 발명의 상세한 설명을 참조하여 이해될 것인바, 도면들에서 유사한 구성요소들은 유사한 참조번호들을 갖는다.
도1a 내지 도1b는 종래기술에 따른 제조방법의 단계들에서 반도체 구조의 단면을 도시한 도면들이다.
도2a 내지 도2b는 본 명세서에 개시된 예시적인 실시예들에 따른 제조방법의 단계들에서 반도체 구조의 단면을 도시한 도면들이다.
비록, 본 명세서에 개시된 본 발명의 내용은 다양한 수정예들 및 대안 형태들이 가능하나, 이에 대한 특정한 실시예들이 상기 도면들에 일례로서 예시되어 있으며, 이하에서 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명은, 본 발명을 개시된 특정한 형태에 한정시키고자 의도된 것이 아니며, 이와 반대로 첨부된 특허청구범의에 정의된 바와 같이 본 발명의 사상 및 범위 내에서 모든 수정예들, 동등물 및 대안적 형태들을 모두 커버하도록 의도되었다는 점을 유의해야 한다.
본 발명의 다양한 예시적인 실시예들이 아래에 설명된다. 명료함을 위하여, 실제 구현예의 모든 특징들이 본 명세서에 기술되는 것은 아니다. 이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적(가령, 시스템과 관련된 제한사항 그리고 사업상의 제한 사항에 부합시키는 것)을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일수 있지만, 그럼에도 불구하고 본 명세서에 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 설명될 것이다. 다양한 구조, 시스템 및 장치들이 설명만을 위한 목적으로 도시되었으며, 그리고 당업자들에게 잘 알려진 상세한 내용으로 본 발명의 의미를 모호하게 만들지는 않기 위하여 상기 도면들에 개략적으로 묘사되어 있다. 그럼에도 불구하고, 상기 첨부된 도면들은 본 발명의 실시예들을 서술 및 설명하기 위해 포함된 것들이다. 본 명세서에서 이용되는 용어 및 구절들은, 관련기술의 당업자들에 의해 상기 용어 및 구절들이 이해되는 바와 일관된 의미를 갖도록 이해 및 해석되어야 한다. 용어 혹은 구절에 대한 특별한 정의 즉, 당업자들이 이해하는 바와 같은 일반적이고 통상적인 의미와는 다른 정의는, 본 명세서에서 상기 용어 혹은 구절을 일관적으로 사용하는 것에 내포되지는 않을 것이다. 용어 혹은 구절이, 특별한 의미, 즉, 당업자들에 의해 이해되는 바와는 상이한 의미를 갖는 경우, 이러한 특별한 정의는 용어 혹은 구절에 대한 특별한 정의를 직접 및 간접적으로 제공하는 방식으로 본 명세서에서 설명될 것이다.
몇몇 실시예에서, 반도체 기판에 제공된 제 1 트랜지스터 소자 위에 스트레스 생성층이 형성된다. 반도체 기판에 제공된 제 2 트랜지스터 소자는 상기 물질층 에 의해 커버되지 않는다. 제 1 및 제 2 어닐링 공정이 수행되는바, 상기 물질층은 상기 2개의 어닐링 공정 동안에 반도체 기판 상에 남아있는다.
제 1 어닐링 공정은, 제 1 및 제 2 트랜지스터 소자의 비정질 영역들의 고체상 에피택셜 재성장(solid phase epitaxial re-growth)을 유도하도록 될 수 있는 반면에, 제 2 어닐링 공정은 트랜지스터 소자의 도판트 물질들을 활성화시킬 수 있다. 몇몇 실시예들에서, 상기 제 2 어닐링 공정은 레이저 방사를 반도체 기판에 가하는 것을 포함한다. 따라서, 기판 인근의 반도체 기판 부분들은 상당한 고온에 비교적 짧은 시간동안 노출될 수 있다. 따라서, 도판트들이 활성화될 수 있으며, 반면에 짧은 기간의 제 2 어닐링 공정은 도판트 원자들의 확산을 실질적으로 방지 또는 적어도 감소시킬 수 있다. 제 2 어닐링 공정 동안에 상기 반도체 기판 상에 상기 물질층이 존재한다는 것은, 상기 제 2 어닐링 공정 동안에 제 1 트랜지스터 소자의 채널 영역에서 진성 스트레스의 완화를 감소시킨다.
도2a는 본 발명의 예시적인 실시예에 따른 제조 공정의 제 1 단계에서 반도체 구조(200)의 단면을 도시한 것이다. 상기 반도체 구조(200)는 기판(201)을 포함한다. 기판(201)은 예를 들어 실리콘과 같은 반도체 물질을 포함할 수 있다. 본 발명의 몇몇 실시예들에서, 상기 기판(201)은 벌크 실리콘 기판일 수도 있지만, 다른 실시예들에서 상기 기판(201)은 실리콘-온-절연체(SOI) 기판일 수도 있다.
상기 기판(201) 내에 그리고 상기 기판 상에, 제 1 트랜지스터 소자(202) 및 제 2 트랜지스터 소자(203)가 형성된다. 트렌치 분리 구조(204)는 제 1 트랜지스터 소자(202)와 제 2 트랜지스터 소자(203)를 전기적으로 서로 분리시키며, 반도체 구 조(200)의 또 다른 회로 구성요소들로부터 이들을 분리시킨다.
제 1 트랜지스터 소자(202)는 활성 영역(205)과 게이트 전극(210)을 포함한다. 게이트 절연층(221)은 게이트 전극(210)과 채널 영역(223)을 분리시키며, 채널 영역(223)은 게이트 전극(210) 아래의 기판(201) 내에 위치한다. 게이트 전극(210)의 측면에는 내부 측벽 스페이서(209, 211)와 외부 측벽 스페이서(208, 212)가 형성된다. 기판(201) 내에는, 게이트 전극(210)에 인접하여 소스 영역(207) 및 드레인 영역(213)이 형성된다.
제 1 트랜지스터 소자(202)와 유사하게, 제 2 트랜지스터 소자(203)는 활성 영역(206), 게이트 전극(217), 게이트 절연층(222), 채널 영역(224), 내부 측벽 스페이서(216, 218), 외부 측벽 스페이서(215, 219), 소스 영역(214) 및 드레인 영역(220)을 포함한다.
공지된 포토리소그래피 방법, 식각방법, 증착방법, 산화방법 및 이온주입 방법에 의해서, 제 1 및 제 2 트랜지스터 소자(202, 203)가 형성될 수 있다. 특히, 소스 영역(207, 214) 및 드레인 영역(213, 220)에서 매우 복잡한 도판트 프로파일을 제공하기 위해서 공지된 첨단 이온주입 방법들이 적용될 수 있는데, 이는 도1a 내지 도1b를 참조하여 종래기술에 따라 반도체 구조를 제조하는 방법에서 적용된 바와 유사하다. 몇몇 실시예에서, 상기 제 1 트랜지스터 소자(202)는 N형 트랜지스터가 될 수 있으며, 제 2 트랜지스터 소자(203)는 P형 트랜지스터가 될 수 있다. 다른 실시예들에서, 상기 제 1 트랜지스터 소자(202)는 P형 트랜지스터가 될 수 있으며, 제 2 트랜지스터 소자(203)는 N형 트랜지스터가 될 수 있다.
또한, 상기 제 1 트랜지스터 소자(202)는 소스측 비정질 영역(230)과 드레인측 비정질 영역(231)을 포함한다. 이와 유사하게 상기 제 2 트랜지스터 소자(203)는 소스측 비정질 영역(232)과 드레인측 비정질 영역(233)을 포함할 수 있다. 몇몇 실시예들에서는, 소스 영역(207, 214)과 드레인 영역(213, 220)이 형성되기 이전에, 상기 비정질 영역(230, 231, 232, 233)이 형성될 수도 있다.
이를 위해서, 기판에는 이온 빔(미도시)이 가해질 수 있다. 상기 이온 빔은, 결정 격자에 편입되는 경우에 기판 물질(201) 내의 전하 캐리어의 숫자에 기여하지 않는 비도핑 원소(non-doping element)의 이온들을 포함한다. 상기 비도핑 원소는, 아르곤(Ar), 제논(Xe), 또는 크립톤(Kr)과 같은 노블 가스(noble gas)가 될 수 있다. 앞서 언급한 비도핑 원소들의 전형적인 이온주입 에너지 및 도즈는, 약 30 ~ 600 KeV 와 약 5×1014 ~ 1017 이온/cm2 이 될 수 있다.
다른 실시예들에서, 상기 비도핑 원소는 주기율표의 4번째 그룹의 원소들, 예컨대, 실리콘(Si) 혹은 게르마늄(Ge) 등이 될 수 있으며, 이들 원소들은 실리콘 기판과 전자가가 같다(iso-electronic). 상기 이온들은, 기판(210)의 원자들을 결정 격자 내의 사이트(site)로부터 밀어낸다. 결정 격자의 장거리 질서(long range order), 그리고 대부분의 단거리 질서(short range order)가 상실되도록, 그리고 상기 물질이 비정질이 되도록, 이온 에너지와 이온 빔의 이온 플럭스(ion flux) 및 이온 빔에 기판(201)을 노출시키는 시간이 조정될 수 있다.
다른 실시예들에서는, 소스 영역(207, 214)과 드레인 영역(213, 220)을 형성 하는 동안에 상기 비정질 영역(230, 231, 232, 233)이 형성될 수도 있다. 이러한 실시예에서, 소스 영역(207, 214)과 드레인 영역(213, 220)을 형성하기 위해 적용되는 이온주입 에너지와 도즈들은, 소스 영역(207, 214)과 드레인 영역(213, 220)에서 기판 물질(201)의 장거리 질서(long range order)와 대부분의 단거리 질서(short range order)가 상실되도록 그리고 비정질 물질을 얻을 수 있도록, 조절될 수 있다.
비정질 물질은 결정질 물질보다 밀도가 낮다. 예를 들어, 비정질 실리콘은 결정질 실리콘보다 낮은 밀도를 가질 수 있다. 따라서, 비정질 영역(230, 231, 232, 233)이 형성되는 반도체 기판(201) 부분들의 체적은, 비정질화 공정 동안에 증가할 수 있다.
라이너층(225)과 스트레스 생성층(226)이 상기 기판(201) 위에 형성된다. 몇몇 실시예들에서, 라이너층(225)은 실리콘 이산화물을 포함할 수 있으며, 스트레스 생성층(226)은 실리콘 질화물을 포함할 수 있다. 다른 실시예들에서, 상기 라이너층(225)은 실리콘 질화물을 포함할 수 있으며, 상기 스트레스 생성층(226)은 실리콘 이산화물을 포함할 수 있다. 또 다른 실시예들에서, 상기 라이너층(225)과 스트레스 생성층(226) 중 적어도 하나는, 실리콘 산화질화물을 포함할 수 있다. 몇몇 실시예에서, 상기 스트레스 생성층(226)은 실질적으로 스트레스되지 않지만, 반면에 다른 실시예들에서, 상기 스트레스 생성층(226)은 신장성 또는 압축성 진성 스트레스를 포함할 수도 있다.
상기 라이너층(225)과 스트레스 생성층(226) 둘다는, 플라즈마 증강 화학기 상증착법에 의해서 형성될 수 있다. 해당 기술분야의 당업자들에게 알려진 바와같이, 플라즈마 증강 화학기상증착법에서는, 반응 용기(reactor vessel) 내에 반도체 기판(200)이 제공된다. 반응 가스가 상기 반응 용기 안으로 공급된다. 상기 반응 가스는, 화학적으로 서로 반응할 수 있는 화학적 화합물들을 포함할 수 있다. 증착될 물질이 화학 반응으로 생성된다. 라디오-주파수 교류 전압과 선택적으로는, 직류(DC) 또는 저-주파수 교류 바이어스 전압이, 반응 용기 내에 제공된 제 1 전극과 상기 반도체 구조(200) 사이에 혹은 상기 반도체 구조(200) 인근에 위치한 제 2 전극 사이에 인가된다. 상기 라디오-주파수 교류 전압과 바이어스 전압은, 반응 가스 내에서 글로우 방전(glow discharge)을 일으킨다. 글로우 방전에 의해, 이온들, 원자들 또는 라디칼들(radicals)과 같은 반응성 종들(species)이 반응 가스로부터 생성된다. 따라서, 상대적으로 높은 반응 속도(reaction rate)가 보통 정도의 온도에서 얻어질 수 있으며, 이는 반도체 구조(200)의 열 예산(thermal budget)을 감소시키는데 도움을 줄 수 있다.
라디오-주파수 교류 전압과 바이어스 전압의 파워 및 주파수 뿐만 아니라 반응 가스의 온도 및 압력과 같은, 플라즈마 증강 화학기상증착 공정의 파라미터들을 변경시킴으로써, 스트레스 생성층(226)의 여러 성질들, 특히 스트레스 생성층의 진성 스트레스를 제어할 수 있다. 진성 스트레스를 실질적으로 갖지 않는 스트레스 생성층(226) 혹은 신장성 또는 압축성 진성 스트레스를 갖는 스트레스 생성층을 얻을 수 있는 파라미터 값들은 해당 기술분야의 당업자들에게 알려져 있으며 또는 통상적인 실험에 의해서 판별될 수도 있다.
제 2 트랜지스터 소자(203) 위에 있는 스트레스 생성층(226) 부분이 제거된다. 이를 위해서, 포토레지스트를 포함하여 구성된 마스크(미도시)가, 잘 알려진 포토리소그래피 방법에 의해서 제 1 트랜지스터 소자(202) 위에 형성된다. 다음으로, 예컨대, 건식 식각공정과 같은 식각공정이 수행된다. 상기 식각공정에서 이용되는 식각제는, 라이너층(225)은 실질적으로 건드리지 않고 남겨두면서 스트레스 생성층(226)을 식각하도록 조절될 수 있다. 따라서, 상기 라이너층(225)은, 식각제에 의한 영향으로부터 제 2 트랜지스터 소자(203)를 보호하는, 식각정지층으로서 기능할 수도 있다. 식각공정 이후에, 상기 마스크는 제거될 수 있다. 식각공정 이후에, 스트레스 생성층(226)은 제 1 트랜지스터 소자(202)를 덮지만, 제 2 트랜지스터 소자(203)는 덮지 않는다.
제 1 어닐링 공정이 수행될 수 있다. 제 1 어닐링 공정은 비정질 영역(230, 231, 232, 233)의 물질의 재결정화를 유도하도록 조절될 수 있다. 몇몇 실시예들에서, 상기 제 1 어닐링 공정은 급속 열 어닐링 공정일 수도 있다. 급속 열 어닐링 공정에서, 반도체 구조(200)은 비교적 짧은 시간 동안 고온에 노출된다. 몇몇 실시예들에서, 상기 급속 열 어닐링 공정은 약 30초 또는 그보다 작은 지속기간을 가질 수 있다. 몇몇 실시예들에서, 상기 급속 열 어닐링 공정은 약 1초 또는 그보다 작은 지속기간을 가질 수도 있다. 해당 기술분야의 당업자들이 알고 있는 바와 같이, 반도체 구조가 약 1초 보다 작은 지속기간 동안 고온에 노출되는 급속 열 어닐링 공정은 "스파이크 어닐링(spike annealing)" 이라고도 지칭된다. 반도체 구조(200)에 전자기 방사를 조사함으로써, 급속 열 어닐링 공정이 수행될 수도 있는데, 상기 전자기 방사는 예를 들어, 하나 이상의 램프들에 의해 생성된 광선(light)을 포함한다.
다른 실시예들에서, 상기 제 1 어닐링 공정은 고온으로 가열된 오븐(oven) 안으로 반도체 구조(200)를 집어넣는 것을 포함한다. 어닐링 공정에서 반도체 구조(200)가 가열되는 온도는, 비정질 영역(230, 231, 232, 233)의 물질이 재결정화되도록 조절될 수 있다. 제 1 어닐링 공정에서 적용된 온도는, 비정질 영역(230, 231, 232, 233)의 물질이 고체상 에피택셜 재성장되도록 조절될 수 있는바, 여기서 비정질 영역(230, 231, 232, 233)의 물질은 중간단계인 액체상(liquid phase)을 거치지 않고 결정 상태가 된다. 기판(201)이 실리콘을 포함하는 실시예에서, 상기 제 1 어닐링 공정은, 약 500℃ 이상의 온도에서 수행될 수 있다.
소스 및 드레인 영역(207, 214, 213, 220)에 도입된 도판트들을 활성화시키기 위해 필요한 온도보다는 낮은 온도에서, 비정질 영역(230, 231, 232, 233)의 물질이 재결정화될 수도 있다. 예를 들어, 기판(201)이 실리콘을 포함하는 실시예에서, 도판트들의 완전 활성화는 약 800 ~ 1000℃ 또는 그 이상의 온도에서 수행될 수 있지만, 반면에 고체상 에피택셜 재성장은 약 500℃ 또는 그 이상의 온도에서 수행될 수도 있다. 몇몇 실시예에서, 상기 제 1 어닐링 공정은 약 800℃ 이하의 온도, 약 700℃ 이하의 온도, 또는 약 600℃ 이하의 온도에서 수행될 수도 있다. 좀더 상세하게는, 상기 제 1 어닐링 공정은 약 500 ~ 800℃ 범위의 온도, 약 500 ~ 700℃ 범위의 온도, 또는 약 500 ~ 600℃ 범위의 온도에서 수행될 수 있다. 바람직하게는, 비교적 낮은 온도에서 제 1 어닐링 공정을 수행함으로써, 소스 영역(207, 214) 및 드레인 영역(213, 220)에서 도판트 원자들의 확산을 감소시키는데 도움을 줄 수 있다. 따라서, 이온주입에 의해서 소스 영역(207, 214) 및 드레인 영역(213, 220)에 생성된 도판트 프로파일들은 실질적으로 보존될 수 있다.
다른 실시예들에서는, 소스 영역(207, 214) 및 드레인 영역(213, 220)에서 도판트들의 활성화가 일어나는 온도에서, 상기 제 1 어닐링 공정이 수행될 수도 있다.
제 1 어닐링 공정에서, 비정질 영역(230, 231, 232, 233)의 물질의 밀도는 증가할 수도 있다. 제 2 트랜지스터 소자(203)에서, 비정질 영역(232, 233)의 물질은, 자유로이(without restraint), 재결정화 공정에서 실질적으로 축소될 수 있다. 따라서, 비정질 영역(232, 233)의 물질은 실질적으로 스트레스 받지않은 채로 남는다.
제 1 트랜지스터 소자(202)에서, 스트레스 생성층(226)의 존재는 비정질 영역(230, 231)에서 물질의 축소(shrinkage)에 영향을 줄 수도 있다. 특히, 도1a 내지 도1b를 참조하여 앞서 설명된 반도체 구조를 형성하는 방법과 유사하게, 상기 스트레스 생성층(226)은, 비정질 영역(230, 231)에서 물질의 체적 축소를 방지하거나 혹은 감소시킬 수도 있는데, 이는 상기 비정질 영역(230, 231)의 물질이 스트레스 생성층(226)에 달라붙어있기 때문이며, 그리고 상기 스트레스 생성층(226)의 단단함(stiffness)은 스트레스 생성층(226)의 변형(deformation)을 방지할 수 있다.
따라서, 기판(201) 물질의 원자들은, 벌크 결정(bulk crystal)인 기판(201) 물질의 격자 상수보다 더 큰 거리를 두고 배열될 수 있다. 따라서, 진성 신장성 스 트레스가 소스 영역(207)과 드레인 영역(213)에 생성될 수 있다. 소스 영역(207)과 드레인 영역(213)의 진성 신장성 스트레스는, 소스 영역(207)과 드레인 영역(213) 인근의 기판 부분(201), 특히 채널 영역(223)에 영향을 미칠 수 있다. 따라서, 채널 영역(223)에 신장성 스트레스가 생성될 수 있다. 상기 신장성 스트레스는 채널 영역(223)에서 전자의 이동도를 증가시키기 위해서 이용될 수 있다. 이러한 점은, 제 1 트랜지스터 소자(202)의 성능을 개선시키는데 도움을 줄 수 있으며, 특히 제 1 트랜지스터 소자(202)가 N형 트랜지스터인 실시예에서 그러하다.
제 1 트랜지스터 소자(202)의 채널 영역(223)에 생성된 스트레스 뿐만 아니라 소스 영역(207) 및 드레인 영역(213)에 생성된 스트레스는, 스트레스 생성층(226)의 진성 스트레스에 의해 영향을 받을 수도 있다. 상세히 전술한 바와같이, 스트레스 생성층(226)의 진성 신장성 혹은 진성 압축성 스트레스는, 스트레스 생성층(226)을 형성하는데 적용된 증착 공정의 파라미터들을 변경함으로써, 제어될 수 있다. 스트레스 생성층(226)의 신장성 스트레스는 소스 영역(207), 드레인 영역(213), 및 채널 영역(223)에 생성된 신장성 스트레스를 증강시킬 수 있으며, 반면에 스트레스 생성층(226)의 압축성 스트레스는 소스 영역(207), 드레인 영역(213), 및 채널 영역(223)에 생성된 신장성 스트레스를 감소시킬 수도 있으며 혹은 압축성 스트레스가 이들 영역들에 형성되게 할 수도 있다. 채널 영역(223)의 압축성 스트레스는 홀의 이동도를 향상시킨다. 이러한 점은 제 1 트랜지스터 소자(202)의 성능을 개선시키는데 도움을 줄 수 있으며, 특히 제 1 트랜지스터 소자(202)가 P형 트랜지스터인 실시예에서 그러하다.
도2b는 제조 공정의 후속 단계에서 반도체 구조(200)의 단면을 도시한 것이다. 제 1 어닐링 공정 이후, 제 2 어닐링 공정이 수행된다. 스트레스 생성층(226)이 제 2 어닐링 공정 동안에 기판(201) 상에 잔존할 수도 있다. 상기 제 2 어닐링 공정은, 도2b에 화살표(227)로 표시된 바와같은 레이저 방사를 반도체 구조(200)에 조사하는 것을 포함한다.
몇몇 실시예에서는, 제 2 어닐링 공정 이전에, 흡수층(228)이 반도체 구조(200) 위에 형성될 수도 있다. 상기 레이저 방사(227)가 흡수층(228)에 많이(strongly) 흡수되도록, 흡수층의 물질 및 레이저 방사(227)의 파장이 조절된다. 몇몇 실시예에서 상기 흡수층(228)은 실리콘을 포함한다. 해당 기술분야의 당업자들에게 알려진 바와같이, 실리콘은 자외선 범위의 파장을 가진 빛에 대해서 상당히 높은 흡수율을 갖는다. 다른 실시예에서 상기 흡수층은 탄소를 포함할 수도 있는바, 예를 들어, 가시광선 또는 자외선 범위의 파장을 가진 빛에 대해서 상당히 높은 흡수율을 갖는 다이아몬드-유사 탄소(diamond-like carbon) 형태의 탄소를 포함할 수도 있다. 다른 물질들 역시도 이용가능하다.
상기 레이저 방사(227)는 흡수층(228)에 실질적으로 흡수될 수 있다. 따라서, 상기 흡수층(228)은 상당히 고온으로 가열된다. 이러한 흡수층(228)의 열은 기판(201)으로 전달되며 특히, 스트레스 생성층(226)과 라이너층(225)을 통한 열전도에 의해서 소스 영역(207, 214)과 드레인 영역(213, 220)으로 전달된다. 실리콘 질화물은 상대적으로 높은 열 전도도를 갖는다. 따라서, 스트레스 생성층(226)이 실리콘 질화물을 포함하는 실시예에서, 제 1 트랜지스터 소자(202) 위의 흡수층(228) 부분에서 발생한 열은 소스 영역(207) 및 드레인 영역(213)으로 효과적으로 전달될 수 있다. 따라서, 스트레스 생성층(226)의 존재로 인해 야기될 수도 있는, 반도체 구조(200)를 비균일하게 가열할 가능성이 실질적으로 회피될 수 있거나 혹은 적어도 감소될 수 있다.
다른 실시예에서, 상기 흡수층(228)은 생략될 수도 있다. 이러한 실시예에서는, 레이저 방사(227)의 많은 부분이 스트레스 생성층(226)을 투과할 수 있도록, 스트레스 생성층(226)의 성질 및 레이저 방사(227)의 파장이 조절될 수 있다. 스트레스 생성층(226)을 통한 레이저 방사(227)의 투과(transmission)는, 스트레스 생성층(226)에서 레이저 방사(227)의 흡수 및 스트레스 생성층(226)에 의한 레이저 방사(227)의 반사 둘다에 영향을 받을 수 있다.
레이저 방사의 파장과 스트레스 생성층의 물질 조성을 조절함으로써, 스트레스 생성층(226)에서 레이저 방사(227)의 흡수가 제어될 수 있다. 예를 들어, 실리콘 이산화물 및/또는 실리콘 산화질화물을 포함하는 스트레스 생성층(226)의 경우에는, 가시광선 및 자외선 부근의 파장 범위를 갖는 방사에 대해서는 낮은 흡수율을 갖는다.
스트레스 생성층(226)의 표면에서 반사된 레이저 방사(227)와 스트레스 생성층(226)과 라이너층(225) 사이의 계면에서 반사된 레이저 방사(227) 사이에서, 소정의 위상 차이가 생기도록 상기 스트레스 생성층(226)의 두께를 조절함으로써, 스트레스 생성층(226)에 의한 빛의 반사가 제어될 수 있다. 따라서, 스트레스 생성층(226)의 표면에서 반사된 레이저 방사(227)와 스트레스 생성층(226)과 라이너 층(225) 사이의 계면에서 반사된 레이저 방사(227) 사이에서 간섭이 발생한다. 몇몇 실시예에서는, 파괴적인 간섭이 얻어지도록 상기 스트레스 생성층(226)의 두께가 조절될 수 있다. 따라서, 레이저 방사(227)의 반사는 상당한 정도로 감소될 수 있다.
또한, 레이저 방사는 제 2 트랜지스터 소자(203) 위에 노출된 라이너층(225) 부분에서 반사될 수도 있다. 몇몇 실시예에서는, 제 1 트랜지스터 소자(202) 위에 형성된 스트레스 생성층(226)의 반사율과 제 2 트랜지스터 소자(203) 위에 형성된 라이너층(225) 부분의 반사율이 실질적으로 동일해지도록, 상기 스트레스 생성층(226)의 두께가 조절될 수도 있다. 따라서, 레이저 방사(227)에 의하여 제 1 트랜지스터 소자(202)로 유입되는 에너지의 양과, 제 2 트랜지스터 소자(203)로 유입되는 에너지 양은 실질적으로 동일해질 수 있다.
특히, 소스 영역(207, 214) 및 드레인 영역(213, 220) 표면의 기판(201) 부분들이 소정 온도로 가열되도록, 제 2 어닐링 공정에서 제공되는 레이저 방사(227)의 세기(intensity)가 조절될 수 있다. 몇몇 실시예에서는, 소스 영역(207, 214) 및 드레인 영역(213, 220)에서 도판트들을 활성화시키기에 충분한 온도가 얻어지도록 제 2 어닐링 공정이 조절될 수 있다. 예를 들어, 약 800℃ 이상의 온도 특히, 약 1000℃ 이상의 온도가 얻어지도록 제 2 어닐링 공정이 조절될 수 있다. 소스 영역(207, 214) 및 드레인 영역(213, 220)에서 도판트들이 실질적으로 확산되지 않도록, 제 2 어닐링 공정의 지속기간이 조절될 수 있다. 예를 들어, 제 2 어닐링 공정의 지속기간은 약 1ms 보다 작을 수 있다.
다른 실시예에서, 상기 제 2 어닐링 공정은, 레이저 방사(227)를 반도체 구조(200)에 조사하는 것 대신에 급속 열 어닐링 공정을 포함할 수도 있으며, 또는 레이저 방사(227)를 반도체 구조(200)에 조사하는 것에 추가하여 급속 열 어닐링 공정을 포함할 수도 있다.
제 1 트랜지스터 소자(202) 상에 스트레스 생성층(226)이 존재하기 때문에, 제 1 어닐링 공정 동안에 소스 영역(207), 드레인 영역(213), 및 채널 영역(223)에 생성된 진성 스트레스의 완화가 실질적으로 방지될 수 있다. 몇몇 실시예에서는, 소스 영역(207), 드레인 영역(213), 및 채널 영역(223)의 진성 스트레스가 제 2 어닐링 공정에서 심지어 강화될 수도 있는데, 이는 상기 제 2 어닐링 공정이 소스 영역(207)과 드레인 영역(213)에서 격자 결함(lattice defect)의 치유를 야기할 수도 있기 때문이다. 격자 결함의 존재는 진성 스트레스의 감소를 가져올 수도 있기 때문에, 이러한 격자 결함을 치유하는 것은 진성 스트레스를 증가시킬 수도 있다.
제 2 어닐링 공정 이후에, 상기 흡수층(228), 스트레스 생성층(226), 및 라이너층(225)은 제거될 수도 있다. 이를 위하여, 해당 기술분야의 당업자들에게 잘 알려진 식각공정이 적용될 수 있다. 예컨대, 공지된 습식 식각공정이 이용될 수 있다. 소스 영역(207), 드레인 영역(213), 및 채널 영역(223)에 생성된 진성 스트레스는, 스트레스 생성층(226)의 제거 이후에도 적어도 일부라도 유지될 수 있다.
다음으로, 예컨대, 코발트 실리사이드 및/또는 니켈 실리사이드를 포함하는 실리사이드 영역이 소스 영역(207, 214) 및 드레인 영역(213, 220)에 형성된다. 이를 위해서, 당업자에게 잘 알려진 코발트 및/또는 니켈과 같은 내열성(refractory) 금속이 반도체 구조(200) 위에 형성된다. 다음으로, 소스 영역(207, 214) 및 드레인 영역(213, 220)의 실리콘과 상기 내열성 금속 사이에서 화학반응을 일으키기 위하여, 제 3 어닐링 공정이 수행된다. 상기 제 3 어닐링 공정은 약 800℃ 이하의 온도에서 수행될 수 있다. 이는, 상기 제 3 어닐링 공정 동안에 제 1 트랜지스터 소자(202)의 소스 영역(207), 드레인 영역(213) 및 채널 영역(223)에서 진성 스트레스의 완화를 방지하는데 도움을 줄 수 있다.
본 명세서에 개시된 본 발명의 기술적 사상은, 제 1 및 제 2 어닐링 공정이 수행되는 실시예들에 한정되지 않는다. 다른 실시예에서, 상기 제 1 어닐링 공정은 생략될 수도 있다. 이러한 실시예에서는, 레이저 방사를 반도체 구조(200)에 조사하는 것(도2b를 참조하여 앞서 설명된 제 2 어닐링 공정과 유사한)을 포함하는 하나의 어닐링 공정이 수행될 수도 있다. 이러한 하나의 어닐링 공정은, 비정질 영역(230, 231)에서 물질의 재결정화를 유도하고 또한, 소스 영역(207. 214) 및 드레인 영역(213, 220)에서 도판트들의 활성화를 유도하도록 조절될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명하며, 상이하지만 등가적인 방식으로 수정 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 대해 그 어떤 제한도 의도되지 않는다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 본 발명의 범위 및 기술적 사상 내에 있다 고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (20)

  1. 반도체 구조를 형성하는 방법으로서,
    제 1 트랜지스터 소자와 제 2 트랜지스터 소자를 포함하는 반도체 기판을 제공하는 단계 -상기 제 1 트랜지스터 소자는 하나 이상의 제 1 비정질 영역을 포함하고, 그리고 상기 제 2 트랜지스터 소자는 하나 이상의 제 2 비정질 영역을 포함하며- ;
    상기 제 1 트랜지스터 소자 위에 스트레스 생성층을 형성하는 단계 -상기 스트레스 생성층은 상기 제 2 트랜지스터 소자를 커버하지 않으며- ;
    제 1 어닐링 공정을 수행하는 단계 -상기 제 1 어닐링 공정은 상기 제 1 비정질 영역과 상기 제 2 비정질 영역을 재결정화시키도록 조절되며- ; 그리고
    상기 제 1 어닐링 공정을 수행한 이후에, 제 2 어닐링 공정을 수행하는 단계 -상기 스트레스 생성층은 상기 제 2 어닐링 공정 동안에 상기 제 1 트랜지스터 소자 위에 남아있음-
    를 포함하는 반도체 구조를 형성하는 방법.
  2. 제1항에 있어서,
    상기 스트레스 생성층은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  3. 제1항에 있어서,
    상기 스트레스 생성층은 진성 스트레스를 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  4. 제3항에 있어서,
    상기 스트레스 생성층을 제거하는 단계
    를 더 포함하는 반도체 구조를 형성하는 방법.
  5. 제1항에 있어서,
    상기 스트레스 생성층을 형성하기 전에, 상기 제 1 트랜지스터 소자와 상기 제 2 트랜지스터 소자 위에 라이너층을 형성하는 단계
    를 더 포함하는 반도체 구조를 형성하는 방법.
  6. 제5항에 있어서,
    상기 라이너층은 실리콘 이산화물을 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  7. 제1항에 있어서,
    상기 제 1 어닐링 공정은, 급속 열 공정과 퍼니스(furnace) 열 공정 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  8. 제1항에 있어서,
    상기 제 1 비정질 영역과 상기 제 2 비정질 영역의 고체상 에피택셜 재성장을 유도하도록 상기 제 1 어닐링 공정이 조절되는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  9. 제8항에 있어서,
    상기 제 1 어닐링 공정은 800℃ 이하의 온도에서 수행되는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  10. 제1항에 있어서,
    반도체 기판을 제공하는 상기 단계는, 상기 제 1 트랜지스터 소자와 상기 제 2 트랜지스터 소자 중 적어도 하나에 도판트 물질을 주입하기 위해 이온주입 공정을 수행하는 단계를 포함하며, 그리고
    상기 제 2 어닐링 공정은 상기 도판트 물질을 활성화시키기 위해서 조절되는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  11. 제1항에 있어서,
    상기 제 2 어닐링 공정은 레이저 방사를 상기 반도체 구조에 조사하는 것을 포함하는 반도체 구조를 형성하는 방법.
  12. 제11항에 있어서,
    상기 레이저 방사를 흡수하도록 된 흡수층을 상기 스트레스 생성층과 상기 제 2 트랜지스터 소자 위에 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  13. 반도체 구조를 형성하는 방법으로서,
    제 1 트랜지스터 소자와 제 2 트랜지스터 소자를 포함하는 반도체 기판을 제공하는 단계;
    상기 제 1 트랜지스터 소자 위에 스트레스 생성층을 형성하는 단계 -상기 스트레스 생성층은 상기 제 2 트랜지스터 소자를 커버하지 않으며- ; 그리고
    어닐링 공정을 수행하는 단계 -상기 어닐링 공정은 레이저 방사를 상기 반도체 구조에 조사하는 것을 포함하며, 상기 스트레스 생성층은 상기 어닐링 공정 동안에 상기 제 1 트랜지스터 소자 위에 남아있음-
    를 포함하는 반도체 구조를 형성하는 방법.
  14. 제13항에 있어서,
    상기 스트레스 생성층을 제거하는 단계
    를 더 포함하는 반도체 구조를 형성하는 방법.
  15. 제13항에 있어서,
    상기 스트레스 생성층은 진성 스트레스를 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  16. 제13항에 있어서,
    상기 스트레스 생성층을 형성하기 전에, 상기 제 1 트랜지스터 소자와 상기 제 2 트랜지스터 소자 위에 라이너층을 형성하는 단계
    를 더 포함하는 반도체 구조를 형성하는 방법.
  17. 제16항에 있어서,
    상기 라이너층은 실리콘 이산화물을 포함하는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  18. 제13항에 있어서,
    반도체 기판을 제공하는 상기 단계는, 상기 제 1 트랜지스터 소자와 상기 제 2 트랜지스터 소자 중 적어도 하나에 도판트 물질을 주입하기 위해 이온주입 공정을 수행하는 단계를 포함하며, 그리고
    상기 어닐링 공정은 상기 도판트 물질을 활성화시키기 위해서 조절되는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
  19. 제13항에 있어서,
    상기 레이저 방사를 흡수하도록 된 흡수층을 상기 스트레스 생성층과 상기 제 2 트랜지스터 소자 위에 형성하는 단계
    를 더 포함하는 반도체 구조를 형성하는 방법.
  20. 제13항에 있어서,
    상기 레이저 방사가 상기 스트레스 생성층으로부터 최소한으로 반사되도록, 상기 스트레스 생성층의 두께가 조절되는 것을 특징으로 하는 반도체 구조를 형성하는 방법.
KR1020097010568A 2006-10-31 2007-10-26 스트레스된 채널 영역을 갖는 전계효과 트랜지스터를 포함하는 반도체 구조를 형성하는 방법 KR101365714B1 (ko)

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