KR20090083771A - Method for forming metal wiring of semiconductor device - Google Patents

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신종한
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Abstract

A method for forming metal wiring of semiconductor device is provided to prevent the defect and void from being generated in the Cu film by an electroplating method. The insulating layers(104,108) having the wiring region is formed on the semiconductor substrate(100). The barrier film(110) is formed on the insulating layer including the wiring region. The Cu film is formed by the electroplating consisting of the first process for depositing the Cu film(112) under the low current condition on the barrier film and the second process for depositing the Cu film(114) under the pulse reverse current condition. The barrier film comprises at least one among the Ti film, the TiN film, the Ta film, the TaN film, CVD-Ru and Ru1-xOx film. The x of the Ru1-xOx film is the range of 0.01~0.99.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL WIRING OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL WIRING OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 금속막 형성시 보이드(Void)의 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and more particularly, to a method for forming metal wirings in a semiconductor device capable of preventing generation of voids during metal film formation.

일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.In general, a metal element is formed in the semiconductor element to electrically connect the element and the element, or the interconnection and the interconnection, and a contact plug is formed to connect the upper metal interconnection and the lower metal interconnection.

상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. 그런데, 상기 구리의 경우 배선 형태로 건식 식각되는 것이 용이하지 않기 때문에, 구리로 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. Aluminum (Al) and tungsten (W), which have excellent electrical conductivity, have been mainly used as the material for the metallization, and in recent years, the RC signal delay in high-integrated high-speed operation devices has much higher electrical conductivity and lower resistance than the aluminum and tungsten. Research into using copper (Cu) as a next-generation metallization material that can solve the problem is being conducted. However, since the copper is not easily etched in the form of a wiring, a new process technology called damascene is used to form metal wiring with copper.

상기 다마신 금속배선 공정은 반도체 기판 상에 형성된 층간절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 도전막으로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신 공정과 듀얼-다마신 공정으로 나눌 수 있다.The damascene metal interconnection process is a technique of forming a damascene pattern by etching an interlayer insulating layer formed on a semiconductor substrate, and forming the metal interconnection by embedding the damascene pattern into a conductive layer. It can be divided into damascene process.

한편, 상기 금속배선 물질로 구리막을 적용하는 경우에는 층간절연막을 통해 반도체 기판으로 구리 성분이 확산된다. 상기 확산된 구리 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 상기 구리막과 층간절연막의 접촉 계면에 베리어막(Barrier Layer)을 형성해주어야 한다. 상기 베리어막은 통상 PVD(Physical Vapor Deposition) 방식을 통해 Ta막과 TaN막의 단일막, 또는, 이중막 구조로 형성한다.On the other hand, when the copper film is applied as the metal wiring material, the copper component is diffused into the semiconductor substrate through the interlayer insulating film. Since the diffused copper component acts as a deep level impurity in a semiconductor substrate made of silicon to cause a leakage current, a barrier layer should be formed at a contact interface between the copper film and the interlayer insulating film. The barrier film is generally formed in a single film or a double film structure of a Ta film and a TaN film by PVD (Physical Vapor Deposition).

그리고, 반도체 소자의 디자인 룰(Design Rule)이 감소되면서, 상기 Ta막이나 TaN막 상에 씨드막으로서 Cu 박막을 형성한 후, 상기 Cu막 상에 전기도금 방식으로 구리막을 형성하는 방법을 적용하고 있다. As the design rule of the semiconductor device is reduced, a Cu thin film is formed as a seed film on the Ta film or the TaN film, and then a copper film is formed on the Cu film by an electroplating method. have.

그러나, 전술한 종래 기술의 경우에는 상기 전기도금 방식을 이용한 Cu막의 형성시, 상기 Cu막 내에서, 예컨대, Cu막의 결정 입계(Grain Boundary) 부분에서 보이드(Void)가 발생된다. 그 결과, 상기 Cu막으로 이루어진 금속배선의 전기 저항 및 신뢰성이 저하된다.However, in the above-described prior art, when the Cu film is formed using the electroplating method, voids are generated in the Cu film, for example, in a grain boundary portion of the Cu film. As a result, the electrical resistance and reliability of the metal wiring made of the Cu film are lowered.

본 발명은 금속막 형성시 보이드(Void)의 발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.The present invention provides a method for forming metal wirings of a semiconductor device that can prevent the generation of voids when forming a metal film.

또한, 본 발명은 금속배선의 전기 저항 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.In addition, the present invention provides a method for forming a metal wiring of a semiconductor device that can improve the electrical resistance and reliability of the metal wiring.

본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계; 상기 배선 형성 영역을 포함한 절연막 상에 상기 절연막의 표면을 따라 베리어막을 형성하는 단계; 및 상기 베리어막 상에 로우(Low) 커런트 조건으로 Cu막을 1차 증착하는 제1과정 및 상기 1차 증착된 Cu막 상에 펄스(Pulse) 리버스(Reverse) 커런트 조건으로 Cu막을 2차 증착하는 제2과정으로 구성되는 전기도금 방식으로 Cu막을 형성하는 단계;를 포함한다.In accordance with another aspect of the present disclosure, a method of forming metal wirings of a semiconductor device may include forming an insulating film having a wiring formation region on a semiconductor substrate; Forming a barrier film on the insulating film including the wiring forming region along the surface of the insulating film; And a first process of first depositing a Cu film on the barrier film under low current conditions and a second process of second depositing a Cu film on pulse deposited reverse current conditions on the first deposited Cu film. It includes; forming a Cu film by an electroplating method consisting of two processes.

상기 베리어막은 Ti막, TiN막, Ta막, TaN막, Ru막 및 Ru1 - xOx막 중 하나 이상을 포함한다.The barrier film includes at least one of a Ti film, a TiN film, a Ta film, a TaN film, a Ru film, and a Ru 1 - x O x film.

상기 Ru1 - xOx막의 x는 0.01∼0.99의 범위를 갖는다.The x of the Ru 1 - x O x film has a range of 0.01 to 0.99.

상기 Cu막을 1차 증착하는 제1과정은, 1∼50㎃／㎠의 DC(Direct Current)를 사용하여 수행한다.The first process of first depositing the Cu film is performed using DC (Direct Current) of 1 to 50 mA / cm 2.

상기 Cu막을 2차 증착하는 제2과정은, 5∼80㎃／㎠의 전류를 사용하여 수행한다.The second process of secondary depositing the Cu film is performed using a current of 5 to 80 mA / cm 2.

상기 전기도금 방식은, 상기 Cu막을 2차 증착하는 제2과정 후에 상기 2차 증착된 Cu막 상에 Cu막을 3차 증착하는 제3과정을 더 포함한다.The electroplating method may further include a third process of tertiarily depositing a Cu film on the second deposited Cu film after the second process of second depositing the Cu film.

상기 Cu막을 3차 증착하는 제3과정은, 60∼100㎃／㎠의 DC를 사용하는 하 이(High) 커런트 조건으로 수행한다.The third process of tertiary deposition of the Cu film is performed under a high current condition using DC of 60 to 100 mW / cm 2.

상기 Cu막을 형성하는 단계 후, 상기 절연막이 노출되도록 Cu막을 CMP하는 단계;를 더 포함한다.After the forming of the Cu film, the step of CMP the Cu film to expose the insulating film; further comprises.

상기 CMP하는 단계는, 상기 Cu막이 상기 베리어막 상에 일정 두께만큼 잔류되도록 1차 CMP하는 단계; 상기 베리어막 상에 잔류된 Cu막이 제거되어 베리어막이 노출되도록 2차 CMP하는 단계; 및 상기 노출된 베리어막을 상기 절연막이 노출되도록 3차 CMP하는 단계;를 포함한다.The CMP may include: performing first CMP such that the Cu film remains on the barrier film by a predetermined thickness; Performing a second CMP to remove the Cu film remaining on the barrier film to expose the barrier film; And terminating CMP of the exposed barrier film to expose the insulating film.

상기 CMP하는 단계는, 상기 Cu막을 상기 베리어막이 노출되도록 1차 CMP하는 단계; 및 상기 노출된 베리어막을 상기 절연막이 노출되도록 2차 CMP하는 단계;를 포함한다.The CMP may include: performing first CMP of the Cu film to expose the barrier film; And performing secondary CMP on the exposed barrier film to expose the insulating film.

상기 CMP하는 단계 전, 상기 Cu막이 형성된 반도체 기판을 클리닝하는 단계;를 더 포함한다.And cleaning the semiconductor substrate on which the Cu film is formed before the CMP.

상기 CMP하는 단계 후, 상기 CMP된 반도체 기판을 클리닝하는 단계;를 더 포함한다.And after the CMP, cleaning the CMP semiconductor substrate.

상기 클리닝은 옥살산 및 벤조트리아졸(Benzotriazole; BTA)를 사용하여 수행한다.The cleaning is performed using oxalic acid and benzotriazole (BTA).

본 발명은 로우(Low) 커런트 조건으로 Cu막을 1차 증착하는 제1과정 및 상기 1차 증착된 Cu막 상에 펄스(Pulse) 리버스(Reverse) 커런트 조건으로 Cu막을 2차 증착하는 제2과정으로 구성되는 전기도금 방식을 이용하여 Cu막을 형성함으로써, 상기 Cu막 내에 결함(Defect) 및 보이드(Void)가 발생되는 것을 방지할 수 있다.The present invention provides a first process of first depositing a Cu film under a low current condition and a second process of second depositing a Cu film under a pulse reverse current condition on the first deposited Cu film. By forming the Cu film by using the electroplating method configured, it is possible to prevent the occurrence of defects and voids in the Cu film.

따라서, 본 발명은 상기 Cu막의 CMP 후에 발생되는 결함을 최소화할 수 있으며, 이를 통해, 상기 Cu막으로 이루어진 금속배선의 전기 저항 및 신뢰성을 개선할 수 있고, 이에 따라, 반도체 소자 특성을 향상시킬 수 있다.Therefore, the present invention can minimize the defects generated after the CMP of the Cu film, thereby improving the electrical resistance and reliability of the metal wiring made of the Cu film, thereby improving the characteristics of the semiconductor device have.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다. 1A to 1G are cross-sectional views illustrating processes of forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 게이트, 비트 라인 및 캐패시터 등의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 제1식각정지막(102), 제1절연막(104), 제2식각정지막(106) 및 제2절연막(108)을 차례로 형성한다. 상기 제1 및 제2절연막(104, 108)은 불소(F)가 도핑된 USG(Undoped Silicate Glass)막, 또는, 저유전막 등의 막으로 형성한다. 상기 제1 및 제2식각정지막(102, 106)은 SiN막을 포함한다.Referring to FIG. 1A, a first etch stop layer 102, a first insulating layer 104, and a second etch stop layer are formed on a semiconductor substrate 100 on which lower structures (not shown), such as gates, bit lines, and capacitors, are formed. 106 and the second insulating film 108 are formed in this order. The first and second insulating films 104 and 108 may be formed of a USG (Undoped Silicate Glass) film doped with fluorine (F) or a film such as a low dielectric film. The first and second etch stop films 102 and 106 include a SiN film.

그런 다음, 상기 제2절연막(108), 제2식각정지막(106), 제1절연막(104) 및 제1식각정지막(102)을 차례로 식각하여 배선 형성 영역(W)을 형성한다. 상기 배선 형성 영역(W)은 듀얼 다마신 공정을 통해 트렌치 및 콘택홀로 형성하거나, 또는, 싱글 다마신 공정을 통해 트렌치, 또는, 콘택홀로 형성하는 것도 가능하다.Thereafter, the second insulating layer 108, the second etch stop layer 106, the first insulating layer 104, and the first etch stop layer 102 are sequentially etched to form a wiring formation region W. The wiring forming region W may be formed as a trench and a contact hole through a dual damascene process, or may be formed as a trench or a contact hole through a single damascene process.

도 1b를 참조하면, 상기 배선 형성 영역(W)을 포함한 반도체 기판(100)의 전면 상에 상기 배선 형성 영역(W)의 표면을 따라 베리어막(110)을 형성한다. 상기 베리어막(110)은 Ti, TiN, Ta, TaN, Ru막의 단일 구조, 또는, 적층 구조를 포함하며, 바람직하게, Ru막과 RuOx막의 적층 구조를 포함한다. 이때, 상기 단일 구조, 또는, 적층 구조의 베리어막(110)은 500Å 이하의 두께를 갖는다.Referring to FIG. 1B, the barrier layer 110 is formed on the entire surface of the semiconductor substrate 100 including the wiring forming region W along the surface of the wiring forming region W. Referring to FIG. The barrier film 110 includes a single structure of Ti, TiN, Ta, TaN, and Ru films, or a stacked structure. Preferably, the barrier film 110 includes a stacked structure of a Ru film and a RuO x film. At this time, the barrier film 110 of the single structure or the stacked structure has a thickness of 500 kPa or less.

도 1c를 참조하면, 상기 베리어막(110) 상에 전기도금 방식으로 Cu막을 형성한다. 상기 전기도금 방식으로 진행되는 Cu막의 형성 과정을 설명하면, 우선, 갭-필(Gap-Fill) 특성이 향상되도록 로우(Low) 커런트 조건으로 Cu막을 1차 증착하여 제1Cu막(112)을 형성한다. 상기 제1Cu막(112)은 DC(Direct Current)를 사용하여 형성하며, 예컨대, 1∼50㎃／㎠의 DC를, 바람직하게, 1∼30㎃／㎠의 DC를 사용하여 형성한다. 상기 DC를 사용하는 전기도금 방식은 양극과 음극이 고정된 상태에서 수행되며, 이러한 DC를 사용하는 로우 커런트 조건으로 Cu막을 증착함으로써, 상기 제1Cu막(112) 내에 발생되는 결함(Defect)의 발생 빈도를 낮출 수 있다.Referring to FIG. 1C, a Cu film is formed on the barrier film 110 by an electroplating method. Referring to the process of forming the Cu film proceeded by the electroplating method, first, the first Cu film 112 is formed by first depositing a Cu film under a low current condition so as to improve gap-fill characteristics. do. The first Cu film 112 is formed using DC (Direct Current). For example, DC of 1 to 50 mA / cm 2 is preferably formed using DC of 1 to 30 mA / cm 2. The electroplating method using the DC is performed in a state where the anode and the cathode are fixed, and a defect generated in the first Cu film 112 is generated by depositing a Cu film under a low current condition using the DC. You can lower the frequency.

도 1d를 참조하면, 펄스(Pulse) 리버스(Reverse) 커런트 조건으로 Cu막을 2차 증착하여 상기 제1Cu막(112) 상에 제2Cu막(114)을 형성한다. 상기 펄스 리버스 커런트 조건을 사용하는 전기도금 방식은 양극과 음극이 가변적인 상태에서 수행된다. 이러한 펄스 리버스 커런트 조건으로 제2Cu막(114)을 형성하면 DC 커런트 조건의 경우보다 (111)/(200)의 비율이 감소하며, 이와 같이, (111)/(200)의 비율이 감소하면 상기 제2Cu막(112) 내에서 보이드(Void)의 발생을 억제할 수 있다.Referring to FIG. 1D, a second Cu film 114 is formed on the first Cu film 112 by second deposition of a Cu film under a pulse reverse current condition. The electroplating method using the pulse reverse current condition is performed in a state where the anode and the cathode are variable. When the second Cu film 114 is formed under such a pulse reverse current condition, the ratio of (111) / (200) is reduced as compared with the case of DC current condition. It is possible to suppress the generation of voids in the second Cu film 112.

도 1e를 참조하면, 상기 제2Cu막 상에 Cu막을 3차 증착하여 제3Cu막(116)을 형성한다. 상기 제3Cu막(116)은 상기 제1 및 제2Cu막(112, 114)에 의해 매립되지 않은 배선 형성 영역(W) 부분을 완전히 매립하기 위해, 또는, 후속 CMP(Chemical Mechanical Polishing) 공정시 Cu막의(118) 마진을 확보하기 위해 형성한다.Referring to FIG. 1E, a Cu film is third deposited on the second Cu film to form a third Cu film 116. The third Cu film 116 may be formed to completely fill a portion of the wiring forming region W not filled by the first and second Cu films 112 and 114, or may be formed in a subsequent CMP (Chemical Mechanical Polishing) process. 118 of the film is formed to ensure a margin.

상기 제3Cu막(116)은 1∼100㎃／㎠의 DC를 사용하여 증착하는 것이 가능하나, 바람직하게, 빠른 도금이 진행될 수 있도록 하이(High) 커런트 조건으로, 예컨대, 60∼100㎃／㎠의 DC를 사용하여 증착한다. 그 결과, 상기 배선 형성 영역(W)에는 제1, 제2 및 제3Cu막(112, 114, 116)을 포함한 Cu막(118)이 증착되며, 이렇게 증착된 Cu막(118)은 결정 입계(Grain Boundary) 부분에서 보이드(Void)가 발생되지 않는다.The third Cu film 116 may be deposited using DC of 1 to 100 mW / cm 2, but preferably, in a high current condition, for example, 60 to 100 mW / cm 2 so that rapid plating may proceed. Deposition using DC. As a result, a Cu film 118 including first, second, and third Cu films 112, 114, and 116 is deposited in the wiring formation region W, and the thus deposited Cu film 118 is formed of grain boundaries ( No void occurs in the grain boundary.

도 1f를 참조하면, 상기 Cu막(118) 및 베리어막(110)을 상기 제2절연막(108)이 노출되도록 CMP한다. 상기 CMP는 상기 Cu막(118)을 상기 베리어막(110) 상에 일정 두께만큼 잔류되도록 1차 CMP한 후에 상기 베리어막(110) 상에 잔류된 Cu막(118)이 제거되어 베리어막(110)이 노출되도록 2차 CMP한 다음, 상기 노출된 베리어막(110)을 상기 제2절연막(108)이 노출되도록 3차 CMP하는 3단계로 수행한다. 또한, 상기 CMP는 상기 Cu막(118)을 상기 베리어막(110)이 노출되도록 1차 CMP한 후에 상기 노출된 베리어막(110)을 상기 제2절연막(108)이 노출되도록 2차 CMP하는 2단계로 수행할 수도 있다. Referring to FIG. 1F, the Cu film 118 and the barrier film 110 are CMP to expose the second insulating film 108. In the CMP, the Cu film 118 remaining on the barrier film 110 is removed after the first CMP so that the Cu film 118 remains on the barrier film 110 by a predetermined thickness. ) Is subjected to the second CMP to expose the second barrier layer, and then the exposed barrier layer 110 is subjected to the third CMP to expose the second insulating layer 108. In addition, the CMP may be the second CMP to expose the barrier film 110 to the second insulating film 108 after the first CMP to expose the barrier film 110 to the Cu film 118. You can also do it in steps.

도 1g를 참조하면, 상기 CMP가 수행된 반도체 기판(100)의 결과물을 클리닝한다. 상기 클리닝은 상기 Cu막(118)의 부식 현상을 방지하고 잔류물을 제거하기 위해 수행하며, 옥살산 및 벤조트리아졸(Benzotriazole; BTA)를 사용하여 수행한다. 상기 클리닝은 상기 CMP를 수행하기 전에 수행하는 것도 가능하다.Referring to FIG. 1G, the resultant of the semiconductor substrate 100 on which the CMP is performed is cleaned. The cleaning is performed to prevent corrosion of the Cu film 118 and to remove residues. The cleaning is performed using oxalic acid and benzotriazole (BTA). The cleaning may be performed before performing the CMP.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the metallization of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명은 배선 형성 영역의 대부분의 두께를 매립하도록 로우 커런트 조건으로 제1Cu막을 증착하고, 상기 제1Cu막 상에 펄스 리버스 커런트 조건으로 Cu막을 증착함으로써, 상기 Cu막 내에서 결함 및 보이드가 발생되는 현상을 최소화할 수 있다.As described above, the present invention provides a defect in the Cu film by depositing a first Cu film under low current conditions to fill most of the thickness of a wiring formation region, and by depositing a Cu film under pulse reverse current conditions on the first Cu film. And the phenomenon in which voids are generated can be minimized.

도 2는 커런트 조건에 따른 Cu막 내의 결함 개수를 도시한 그래프이다. 2 is a graph showing the number of defects in a Cu film according to current conditions.

도 2에 도시된 바와 같이, DC 커런트가 높을수록 Cu막 내의 결함 개수가 증가함을 알 수 있다. 이에 따라, 본 발명은 1∼30㎃／㎠의 로우 커런트 조건으로 Cu막을 증착함으로써, 상기 Cu막 내에서 발생되는 결함의 발생 빈도를 낮출 수 있다.As shown in FIG. 2, it can be seen that as the DC current is higher, the number of defects in the Cu film increases. Accordingly, the present invention can reduce the frequency of occurrence of defects generated in the Cu film by depositing a Cu film under low current conditions of 1 to 30 mW / cm 2.

도 3a는 Cu막의 CMP 공정 후에 발생된 파임성 결함의 경향을 분석한 그래프이고, 도 3b는 커런트 조건에 따른 (111)/(200)의 비율을 도시한 그래프이다.FIG. 3A is a graph analyzing the tendency of the deficiency defects generated after the CMP process of the Cu film, and FIG. 3B is a graph showing the ratio of (111) / (200) according to current conditions.

도 3a에 도시된 바와 같이, 상기 Cu막의 파임성 결함은 (111)/(200)의 비율 증가로 인해 발생되는 것을 알 수 있으며, 도 3b에 도시된 바와 같이, Cu막을 펄스 리버스 커런트 조건으로 증착하는 경우에는 DC 커런트 조건으로 증착하는 경우보다 (111)/(200)의 비율이 감소함을 알 수 있다. 이에 따라, 본 발명은 상기 Cu막을 펄스 리버스 커런트 조건으로 증착함으로써, 상기 (111)/(200)의 비율이 감소시킬 수 있으며, 이를 통해, 상기 CMP 공정 후에 Cu막에 발생되는 파임성 결함을 최소화할 수 있다.As shown in FIG. 3A, it can be seen that the defect of the Cu film is caused by an increase in the ratio of (111) / (200). As shown in FIG. 3B, the Cu film is deposited under pulse reverse current conditions. In this case, it can be seen that the ratio of (111) / (200) is reduced compared with the case of deposition under DC current conditions. Accordingly, the present invention can reduce the ratio of (111) / (200) by depositing the Cu film under a pulse reverse current condition, thereby minimizing the destructive defects generated in the Cu film after the CMP process can do.

따라서, 본 발명은 상기 Cu막 내에 결함 및 보이드가 발생되는 현상을 최소 화할 수 있으며, 그 결과, 상기 Cu막으로 이루어진 금속배선의 전기 저항 및 신뢰성을 향상시킬 수 있다. Therefore, the present invention can minimize the phenomenon that defects and voids are generated in the Cu film, and as a result, it is possible to improve the electrical resistance and reliability of the metal wiring made of the Cu film.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도. 1A to 1G are cross-sectional views illustrating processes for forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

도 2는 커런트 조건에 따른 Cu막 내의 결함 개수를 도시한 그래프. 2 is a graph showing the number of defects in a Cu film according to current conditions.

도 3a는 Cu막의 CMP 공정 후에 발생된 파임성 결함의 경향을 분석한 그래프.Figure 3a is a graph analyzing the tendency of the destructive defects generated after the CMP process of the Cu film.

도 3b는 커런트 조건에 따른 (111)/(200)의 비율을 도시한 그래프.3B is a graph showing a ratio of (111) / (200) according to current conditions.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 제1식각정지막100 semiconductor substrate 102 first etching stop film

104 : 제1절연막 106 : 제2식각정지막104: first insulating film 106: second etching stop film

108 : 제2절연막 W : 배선 형성 영역108: second insulating film W: wiring forming region

110 : 베리어막 112 : 제1Cu막110: barrier film 112: first Cu film

114 : 제2Cu막 116 : 제3Cu막114: Second Cu Film 116: Third Cu Film

118 : Cu막118: Cu film

Claims (13)

반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계; Forming an insulating film having a wiring formation region on the semiconductor substrate; 상기 배선 형성 영역을 포함한 절연막 상에 상기 절연막의 표면을 따라 베리어막을 형성하는 단계; 및 Forming a barrier film on the insulating film including the wiring forming region along the surface of the insulating film; And 상기 베리어막 상에 로우(Low) 커런트 조건으로 Cu막을 1차 증착하는 제1과정 및 상기 1차 증착된 Cu막 상에 펄스(Pulse) 리버스(Reverse) 커런트 조건으로 Cu막을 2차 증착하는 제2과정으로 구성되는 전기도금 방식으로 Cu막을 형성하는 단계;A first process of first depositing a Cu film on the barrier film under low current conditions and a second process of second depositing a Cu film on pulse barrier reverse current conditions on the first deposited Cu film Forming a Cu film by an electroplating method composed of a process; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 Ti막, TiN막, Ta막, TaN막, Ru막 및 Ru1 - xOx막 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The barrier film may include at least one of a Ti film, a TiN film, a Ta film, a TaN film, a Ru film, and a Ru 1 - x O x film. 제 2 항에 있어서,The method of claim 2, 상기 Ru1 - xOx막의 x는 0.01∼0.99의 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. X of the Ru 1 - x O x film has a range of 0.01 to 0.99. 제 1 항에 있어서,The method of claim 1, 상기 Cu막을 1차 증착하는 제1과정은, 1∼50㎃／㎠의 DC(Direct Current)를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The first process of the first deposition of the Cu film is performed using a direct current (DC) of 1 ~ 50 mA / cm 2. 제 1 항에 있어서,The method of claim 1, 상기 Cu막을 2차 증착하는 제2과정은, 5∼80㎃／㎠의 전류를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The second process of the second deposition of the Cu film is carried out using a current of 5 ~ 80 mA / cm 2. 제 1 항에 있어서,The method of claim 1, 상기 전기도금 방식은, 상기 Cu막을 2차 증착하는 제2과정 후에 상기 2차 증착된 Cu막 상에 Cu막을 3차 증착하는 제3과정을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The electroplating method may further include a third process of tertiarily depositing a Cu film on the second deposited Cu film after the second process of second depositing the Cu film. . 제 6 항에 있어서,The method of claim 6, 상기 Cu막을 3차 증착하는 제3과정은, 60∼100㎃／㎠의 DC를 사용하는 하이(High) 커런트 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And a third process of tertiary deposition of the Cu film is performed under a high current condition using DC of 60 to 100 mW / cm 2. 제 1 항에 있어서,The method of claim 1, 상기 Cu막을 형성하는 단계 후,After forming the Cu film, 상기 절연막이 노출되도록 Cu막을 CMP하는 단계;CMP the Cu film so that the insulating film is exposed; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Forming a metal wiring of the semiconductor device further comprising. 제 8 항에 있어서,The method of claim 8, 상기 CMP하는 단계는, The CMP step, 상기 Cu막이 상기 베리어막 상에 일정 두께만큼 잔류되도록 1차 CMP하는 단계;Primary CMP so that the Cu film remains on the barrier film by a predetermined thickness; 상기 베리어막 상에 잔류된 Cu막이 제거되어 베리어막이 노출되도록 2차 CMP하는 단계; 및Performing a second CMP to remove the Cu film remaining on the barrier film to expose the barrier film; And 상기 노출된 베리어막을 상기 절연막이 노출되도록 3차 CMP하는 단계;Tertiary CMP the exposed barrier film so that the insulating film is exposed; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 CMP하는 단계는, The CMP step, 상기 Cu막을 상기 베리어막이 노출되도록 1차 CMP하는 단계; 및 Firstly CMP the Cu film to expose the barrier film; And 상기 노출된 베리어막을 상기 절연막이 노출되도록 2차 CMP하는 단계;Second CMP of the exposed barrier film to expose the insulating film; 를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 CMP하는 단계 전,Before the CMP step, 상기 Cu막이 형성된 반도체 기판을 클리닝하는 단계;Cleaning the semiconductor substrate on which the Cu film is formed; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Forming a metal wiring of the semiconductor device further comprising. 제 8 항에 있어서,The method of claim 8, 상기 CMP하는 단계 후,After the step of CMP, 상기 CMP된 반도체 기판을 클리닝하는 단계;Cleaning the CMP semiconductor substrate; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Forming a metal wiring of the semiconductor device further comprising. 제 11 항, 또는 제 12 항에 있어서,The method according to claim 11 or 12, 상기 클리닝은 옥살산 및 벤조트리아졸(Benzotriazole; BTA)를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The cleaning method of forming a metal wire of the semiconductor device, characterized in that the cleaning using oxalic acid and benzotriazole (BTA).
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