KR100617047B1 - method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 접촉 저항을 개선함과 동시에 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 실리콘 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 실리콘 기판의 전면에 베리어 금속막 및 도전막을 차례로 형성하는 단계와, CMP 연마 공정으로 상기 층간 절연막 상부의 도전막과 베리어 금속막을 차례로 연마하여 상기 콘택홀의 내부에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그 및 층간 절연막상에 RF 스퍼터 식각을 이용하여 상기 CMP 공정시 발생한 잔류물을 제거하는 단계와, 상기 도전성 플러그를 통해 실리콘 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method for forming a metal wiring of a semiconductor device to improve the contact resistance and at the same time improve the reliability of the metal wiring, comprising the steps of forming an interlayer insulating film on a silicon substrate, and selectively removing the interlayer insulating film Forming a contact hole, sequentially forming a barrier metal film and a conductive film on the entire surface of the silicon substrate including the contact hole, and then polishing the conductive film on the interlayer insulating film and the barrier metal film by a CMP polishing process in order. Forming a conductive plug in the hole, removing residues generated during the CMP process by using RF sputter etching on the conductive plug and the interlayer insulating layer, and electrically connecting the silicon substrate through the conductive plug; Forming a metal wire comprising the step of forming.

금속배선, CMP, RF 스퍼터, 잔류물, 아웃-개싱 Metallization, CMP, RF Sputter, Residue, Out-Gasing

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}Method for forming metal line of semiconductor device

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도1A to 1C are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the prior art

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도2A through 2D are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.

도면의 주요 부분에 대한 설명Description of the main parts of the drawing

100 : 실리콘 기판 102 : 제 1 층간 절연막100 silicon substrate 102 first interlayer insulating film

104 : 베리어 금속막 106 : 텅스텐막104: barrier metal film 106: tungsten film

108 : 금속배선 110 : 제 2 층간 절연막108 metal wiring 110 second interlayer insulating film

112 : 콘택홀112: contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 금속배선의 접촉 불량을 방지하여 소자의 신뢰성을 향상하도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device to prevent contact failure of the metal wiring to improve the reliability of the device.

일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.In general, the most commonly used metal materials in the semiconductor manufacturing process are aluminum and aluminum alloys. The reason for this is that the electrical conductivity is good, the adhesion to the oxide film is excellent, and the molding is easy.

그러나 상기 알루미늄과 알루미늄 합금은 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.However, the aluminum and the aluminum alloy have problems such as electrical mass transfer, hillock, and spike.

즉, 상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류 밀도영역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동 후, 상당한 시간이 경과한 후에 유발된다.In other words, when a current flows through the wiring metal aluminum, aluminum atoms diffuse in a high current density region such as a contact region or a step region with silicon, and the metal wire in the portion becomes thin and eventually short-circuited. This electrical mass movement is caused by the slow diffusion of small amounts of electrical mass, which is triggered after considerable time after operation.

상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝 커버레이지(Step coverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.In order to solve the above problems, it is possible to solve the problem by using an aluminum-copper alloy in which a small amount of copper (Cu) is added to aluminum or by improving step coverage and designing a wide enough contact area.

또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다. Another problem arises during the alloying process, that is, the material transfer of silicon to the aluminum thin film during heat treatment, and the device is destroyed by overreaction in the local area. This phenomenon is called spike.

상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.The spike problem can be solved by using an aluminum-silicon alloy in which silicon is added above solubility, or by forming a diffusion barrier by inserting a thin metal layer (TiW, PtSi, etc.) between aluminum and silicon.

따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이 다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 비저항이 작고, 일렉트로 마이그레이션(electro migration ; EM)과 스트레스 마이그레이션(stress migration; SM) 등의 신뢰성이 우수하다.Therefore, there is a need for development of alternative materials for metal wiring. Alternative materials include copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), and nickel (Ni), which are highly conductive materials. The reliability of electro migration (EM) and stress migration (SM) is excellent.

최근 반도체 소자의 고집적화에 따라, 접촉부의 갭 필(Gap Fill) 금속으로 텅스텐을 증착하고 평탄화하는 공정을 많이 적용하고 있다. In recent years, with the higher integration of semiconductor devices, many processes for depositing and planarizing tungsten with a gap fill metal of a contact portion have been applied.

그런데, 텅스텐의 평탄화 공정에서 사용하는 수분(H2O)과 슬러리(Slurry) 성분들이 콘택홀(또는 비아홀) 내의 베리어 금속이나 베리어 금속과 텅스텐의 계면으로 침투한 후, 후속의 금속막 증착 및 열처리(Anneal) 공정 중 아웃-개싱(Out-gassing)하여 불량을 유발시킨다. However, the water (H 2 O) and slurry components used in the tungsten planarization process penetrate into the barrier metal or barrier metal and the interface of tungsten in the contact hole (or via hole), and then subsequent metal film deposition and heat treatment. (Anneal) Out-gassing during the process causes failure.

또한, 일반적으로 텅스텐을 평탄화한 후 주로 탄소(Carbon) 성분으로 구성된 잔류물 디펙트(Residue defect)가 콘택홀의 상부에 잔류하여 접촉 저항 불량을 유발시킨다.Also, generally, after planarizing tungsten, residue defects composed mainly of carbon components remain on top of the contact holes, causing poor contact resistance.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the prior art.

도 1a에 도시한 바와 같이, 실리콘 기판(10)상에 제 1 층간 절연막(12)을 CVD 방식으로 증착하고, 포토 및 식각 공정을 통해 상기 제 1 층간 절연막(12)을 선택적으로 식각하여 콘택홀(22)을 형성한다. As shown in FIG. 1A, a first interlayer insulating film 12 is deposited on a silicon substrate 10 by CVD, and the first interlayer insulating film 12 is selectively etched through a photo and etching process to contact the holes. To form (22).

이어, 상기 콘택홀(22)을 포함한 제 1 층간 절연막(12) 상에 베리어 금속막(14)을 증착한다. 여기서, 상기 베리어 금속막(14)으로는 주로 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 연속 증착하여 사용한다.Next, a barrier metal film 14 is deposited on the first interlayer insulating film 12 including the contact hole 22. Here, the barrier metal film 14 is mainly used by continuously depositing titanium (Ti) and titanium nitride (TiN).

이때 스텝커버리지를 향상시키기 위해 티타늄 나이트라이드는 금속유기화학기상증착(MOCVD : metal organic chemical vapor deposition)방법으로 증착한다.In this case, titanium nitride is deposited by metal organic chemical vapor deposition (MOCVD) to improve step coverage.

그리고 상기 베리어 금속막(14) 상부에 콘택홀(22)을 갭필(Gap fill)할 때까지 텅스텐막(16)을 CVD 방식으로 증착한다. The tungsten film 16 is deposited by CVD until the contact hole 22 is gap-filled on the barrier metal film 14.

도 1b에 도시한 바와 같이, CMP 공정을 이용하여 제 1 층간 절연막(12)상의 텅스텐막(16)과 베리어 금속막(14)을 차례로 연마하여 제거하여 상기 콘택홀(22)의 내부에 텅스텐 플러그(16a)를 형성한다.As shown in FIG. 1B, the tungsten film 16 and the barrier metal film 14 on the first interlayer insulating film 12 are sequentially polished and removed by using a CMP process, and the tungsten plug is formed inside the contact hole 22. (16a) is formed.

여기서, 상기 텅스텐막(16)과 베리어 금속막(14)의 CMP 연마시, 초순수(DI water, H2O)와 슬러리가 웨이퍼와 접촉하게 되는데, 상기 초순수와 슬러리내의 탄소(Carbon) 등의 성분이 베리어 금속막(14)내의 그레인 바운드리(Grain boundary)나 베리어 금속막(14)과 텅스텐막(16) 사이의 계면을 통해 침투하게 된다. Here, when CMP polishing of the tungsten film 16 and the barrier metal film 14, ultrapure water (DI water, H 2 O) and a slurry are brought into contact with the wafer, and the ultrapure water and components such as carbon in the slurry It penetrates through the grain boundary in the barrier metal film 14 or the interface between the barrier metal film 14 and the tungsten film 16.

또한, 상기 콘택홀(22)을 포함한 상기 제 1 층간 절연막(12) 상부에 잔류물(Residue)(24)이 발생한다.In addition, a residue 24 is generated on the first interlayer insulating layer 12 including the contact hole 22.

도 1c에 도시한 바와 같이, 상기 텅스텐막(16)과 베리어 금속막(14)의 CMP 연마로 평탄화하여 상기 콘택홀(22)의 내부에 텅스텐 플러그(16a)를 형성한 후, CVD 증착법으로 금속막을 증착한다.As shown in FIG. 1C, the tungsten film 16 and the barrier metal film 14 are planarized by CMP polishing to form a tungsten plug 16a in the contact hole 22, and then a metal is deposited by CVD deposition. The film is deposited.

여기서, 상기 금속막으로는 알루미늄을 사용하며, 알루미늄의 상부나 하부에는 Ti 및 TiN을 연속 증착한다.Here, aluminum is used as the metal film, and Ti and TiN are continuously deposited on the upper and lower portions of the aluminum.

이어, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 패터닝하여 상기 텅스텐 플러그(16a)를 통해 상기 실리콘 기판(10)과 전기적으로 연결되는 금속배선(18)을 형성한다.Subsequently, the metal film is selectively patterned through a photo and etching process to form a metal wiring 18 electrically connected to the silicon substrate 10 through the tungsten plug 16a.

그리고 상기 금속배선(18)을 포함한 실리콘기판(10)의 전면에 제 2 층간 절연막(20)을 형성한다.A second interlayer insulating film 20 is formed on the entire surface of the silicon substrate 10 including the metal wiring 18.

이때, 상기 금속배선(18)을 형성할 때 텅스텐 플러그(16a) 상부에 위치한 잔류물(24)이 텅스텐 플러그(16a)와 접촉 저항 불량을 초래한다. At this time, when the metal wiring 18 is formed, the residue 24 positioned on the tungsten plug 16a causes a poor contact resistance with the tungsten plug 16a.

또한, 상기 제 2 층간 절연막(20) 증착 공정이나 후속 열처리 공정을 진행할 때, 상기 베리어 금속막(14)내의 그레인 바운드리나 베리어 금속막(14)과 텅스텐막(16) 사이의 계면을 통해 침투한 초순수 및 슬러리 성분이 아웃-갯싱(Out-gassing)하여 방출된다(도면에서 화살표 방향). In addition, when the second interlayer insulating film 20 is deposited or a subsequent heat treatment is performed, the grain boundary or barrier metal film 14 in the barrier metal film 14 penetrates through the interface between the tungsten film 16. Ultrapure water and slurry components are out-gassed and discharged (in the direction of the arrows in the figure).

즉, 이때, 상기 베리어 금속막(14)이 화학물질과 수분을 흡습하고, 이 상태에서 금속배선(18)이 형성이 되고 후속 공정에서 열처리(anneal)를 거치게 되면 베리어 금속막(14) 안에 흡습 되었던 수분과 화학물질이 아웃-개싱(out-gassing)되면서 금속배선(18)을 밀어 올리게 되고 금속 리프팅(26)을 발생시킨다. 이렇게 발생된 금속 리프팅(26)은 소자내 금속배선의 단락을 유발시키고 생산성을 떨어뜨리고 금속배선의 신뢰성을 저하시키게된다. That is, at this time, the barrier metal film 14 absorbs chemicals and moisture, and in this state, the metal wiring 18 is formed and undergoes heat treatment (anneal) in a subsequent process, so as to absorb moisture in the barrier metal film 14. Moisture and chemicals that have been out-gassed push up the metallization 18 and generate metal lifting 26. The metal lifting 26 generated in this way causes a short circuit of the metal wiring in the device, lowers the productivity and lowers the reliability of the metal wiring.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 도전성 플러그(예를 들면, 텅스텐 플러그)를 형성한 후 도전성 플러그 상부에 존재하는 잔류물에 의한 불량과 금속배선 내부로 침투하는 수분이나 아웃-개싱을 제거하여 접촉 저항을 개선함과 동시에 금속배선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention is to solve the conventional problems as described above, after forming the conductive plug (for example, tungsten plug), the defect caused by the residue present on the conductive plug and the moisture or out penetrates into the metal wiring. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device to remove the gaskets to improve contact resistance and to improve the reliability of the metal wiring.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 실리콘 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 실리콘 기판의 전면에 베리어 금속막 및 도전막을 차례로 형성하는 단계와, CMP 연마 공정으로 상기 층간 절연막 상부의 도전막과 베리어 금속막을 차례로 연마하여 상기 콘택홀의 내부에 도전성 플러그를 형성하는 단계와, 상기 도전성 플러그 및 층간 절연막상에 RF 스퍼터 식각을 이용하여 상기 CMP 공정시 발생한 잔류물을 제거하는 단계와, 상기 도전성 플러그를 통해 실리콘 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal interconnection of a semiconductor device, forming an interlayer insulating film on a silicon substrate, selectively removing the interlayer insulating film to form a contact hole, and forming the contact hole. Forming a barrier metal film and a conductive film on the entire surface of the silicon substrate including the holes in order, and polishing the conductive film on the interlayer insulating film and the barrier metal film in order by a CMP polishing process to form a conductive plug inside the contact hole; And removing residues generated during the CMP process by using RF sputter etching on the conductive plug and the interlayer insulating layer, and forming a metal wiring electrically connected to the silicon substrate through the conductive plug. It is characterized by.

이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of forming metal wirings of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정 단면도이다. 2A to 2D are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 실리콘 기판(100)상에 제 1 층간 절연막(102)을 CVD 방식으로 증착한다. 여기서, 상기 제 1 층간 절연막(102)은 USG(Undoped Silicate Glass) 또는 FSG(Fluorine Doped Silicate Glass), BPSG 중에서 어느 하나로 형성한다.As shown in FIG. 2A, a first interlayer insulating film 102 is deposited on the silicon substrate 100 by CVD. The first interlayer insulating layer 102 may be formed of any one of Undoped Silicate Glass (USG), Fluorine Doped Silicate Glass (FSG), and BPSG.

이어, 포토 및 식각 공정을 이용하여 상기 실리콘 기판(100)의 표면이 소정부분 노출되도록 상기 제 1 층간 절연막(102)을 선택적으로 식각하여 콘택홀(112)을 형성한다.Subsequently, the first interlayer insulating layer 102 is selectively etched to expose a predetermined portion of the surface of the silicon substrate 100 by using a photo and etching process to form a contact hole 112.

그리고 상기 콘택홀(112)을 포함한 제 1 층간 절연막(102) 상에 베리어 금속막(104)을 증착한다. 여기서, 상기 베리어 금속막(104)으로는 주로 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 연속 증착하여 사용한다. The barrier metal film 104 is deposited on the first interlayer insulating film 102 including the contact hole 112. Here, the barrier metal film 104 is mainly used by continuously depositing titanium (Ti) and titanium nitride (TiN).

다음, 상기 베리어 금속막(104) 상부에 상기 콘택홀(112)을 갭필(Gap fill)할 때까지 텅스텐막(106)을 CVD 방식으로 증착한다. Next, the tungsten film 106 is deposited by CVD until the contact hole 112 is gap filled on the barrier metal film 104.

도 2b에 도시한 바와 같이, CMP 공정을 이용하여 상기 제 1 층간 절연막(102)상의 텅스텐막(106)과 베리어 금속막(104)을 차례로 연마하여 상기 콘택홀(112)의 내부에 텅스텐 플러그(106)를 형성한다. As shown in FIG. 2B, the tungsten film 106 and the barrier metal film 104 on the first interlayer insulating film 102 are sequentially polished by using a CMP process, thereby forming a tungsten plug (not shown) inside the contact hole 112. 106).

여기서, 상기 텅스텐막(106)과 베리어 금속막(104)의 CMP 연마시, 초순수(DI water, H2O)와 슬러리가 웨이퍼와 접촉하게 되는데, 이 초순수와 슬러리내의 탄소(Carbon)등의 성분이 베리어 금속막(104)내의 그레인 바운드리(Grain boundary)나 베리어 금속막(104)과 텅스텐막(106) 사이의 계면을 통해 침투하게 된다. Here, during CMP polishing of the tungsten film 106 and the barrier metal film 104, ultrapure water (DI water, H 2 O) and a slurry come into contact with the wafer, and the ultrapure water and components such as carbon in the slurry It penetrates through the grain boundary in the barrier metal film 104 or the interface between the barrier metal film 104 and the tungsten film 106.

또한, 상기 텅스텐 플러그(112) 상부에 탄소나 텅스텐 등의 성분으로 구성된잔류물(Residue)(114)이 잔류하게 된다.In addition, a residue 114 composed of a component such as carbon or tungsten remains on the tungsten plug 112.

도 2c에 도시한 바와 같이, CMP 공정을 통해 평탄화가 완료된 텅스텐 플러그(116a)와 제 1 층간 절연막(102)의 상부에 금속막 증착 장비(도시되지 않음)에서 RF 스퍼터 식각(RF Sputter Etch)을 실시하여 상기 잔류물(114)을 제거한다.As shown in FIG. 2C, RF sputter etching is performed on a metal film deposition apparatus (not shown) on the tungsten plug 116a and the first interlayer insulating layer 102 that have been planarized through a CMP process. To remove the residue 114.

이때 상기 실리콘 기판(100)을 300 ~ 450℃ 사이의 온도로 가열하여 베리어 금속막(104) 및 베리어 금속막(104)과 텅스텐막(106) 사이의 계면을 통해 침투하였던 수분과 슬러리 성분을 동시에 제거한다.At this time, the silicon substrate 100 is heated to a temperature between 300 and 450 ° C. to simultaneously infiltrate the barrier metal film 104 and the moisture and slurry components penetrated through the interface between the barrier metal film 104 and the tungsten film 106. Remove

도 2d에 도시한 바와 같이, 상기 잔류물(114)이 제거된 텅스텐 플러그(116a)를 포함한 실리콘 기판(100)의 전면에 금속막을 증착 및 패터닝하여 상기 텅스텐 플러그(116a)를 통해 실리콘 기판(100)과 전기적으로 연결되는 금속배선(108)을 형성한다.As shown in FIG. 2D, a metal film is deposited and patterned on the entire surface of the silicon substrate 100 including the tungsten plug 116a from which the residue 114 is removed, and the silicon substrate 100 is formed through the tungsten plug 116a. ) To form a metal wire 108 electrically connected thereto.

여기서, 상기 금속막은 알루미늄(Al), 은(Ag), 구리(Cu)와 같은 금속 또는 이를 주성분으로 하는 합금막 등을 스퍼터링과 같은 물리적 증착법 또는 화학 기상 증착법(CVD) 등의 방법으로 증착한다. Here, the metal film is deposited on a metal such as aluminum (Al), silver (Ag), copper (Cu) or an alloy film containing the same as a main component by physical vapor deposition such as sputtering or chemical vapor deposition (CVD).

이어, 상기 금속배선(108)을 포함한 실리콘 기판(100)의 전면에 제 2 층간 절연막(110)을 형성한다.Subsequently, a second interlayer insulating layer 110 is formed on the entire surface of the silicon substrate 100 including the metal wiring 108.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the examples, but should be defined by the claims.

이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 효과가 있다.As described above, the metal wiring forming method of the semiconductor device according to the present invention has the following effects.

즉, 콘택홀의 내부에 도전성 플러그를 형성한 후에, RF 스퍼터 식각을 통해 금속배선의 형성시 불량을 유발시키는 수분과 잔류물(Residue)을 동시에 제거함으로써 금속 배선의 접촉 불량을 방지하고 신뢰성을 향상시킬 수 있다 That is, after the conductive plug is formed inside the contact hole, the contact of the metal wiring can be prevented and the reliability can be improved by simultaneously removing the moisture and the residue that cause the defect during the formation of the metal wiring through RF sputter etching. Can

Claims (6)

실리콘 기판상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the silicon substrate; 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;Selectively removing the interlayer insulating film to form a contact hole; 상기 콘택홀을 포함한 실리콘 기판의 전면에 베리어 금속막 및 도전막을 차례로 형성하는 단계;Sequentially forming a barrier metal film and a conductive film on the entire surface of the silicon substrate including the contact hole; CMP 연마 공정으로 상기 층간 절연막 상부의 도전막과 베리어 금속막을 차례로 연마하여 상기 콘택홀의 내부에 도전성 플러그를 형성하는 단계;Forming a conductive plug in the contact hole by sequentially polishing the conductive film on the interlayer insulating film and the barrier metal film by a CMP polishing process; 상기 도전성 플러그 및 층간 절연막상에 RF 스퍼터 식각을 이용하여 상기 CMP 공정시 발생한 잔류물을 제거하는 단계;Removing residues generated during the CMP process by using RF sputter etching on the conductive plug and the insulating interlayer; 상기 도전성 플러그를 통해 실리콘 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.And forming a metal wire electrically connected to the silicon substrate through the conductive plug. 제 1 항에 있어서, 상기 잔류물을 제거하기 위한 RF 스퍼터 식각은 금속 증착 장비에서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the RF sputter etching to remove the residues is performed in a metal deposition apparatus. 제 2 항에 있어서, 상기 금속 증착 장비에서 RF 스퍼터 식각을 통해 상기 잔류물을 제거할 때 RF 스퍼터 식각 챔버의 웨이퍼를 300 ~ 450℃ 사이의 온도로 가 열하여 베리어 금속막 및 텅스텐에 침투한 수분(H2O)과 슬러리 성분을 아웃-개싱하여 제거시키는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.The moisture of the barrier metal film and the tungsten by heating the wafer of the RF sputter etching chamber to a temperature between 300 and 450 ° C. when removing the residue by RF sputter etching in the metal deposition apparatus. And (H 2 O) and the slurry component out-gassing to remove the metal wiring forming method. 제 1 항에 있어서, 상기 베리어 금속막은 Ti와 TiN막이 차례로 적층하여 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the barrier metal film is formed by sequentially stacking Ti and TiN films. 제 1 항에 있어서, 상기 도전막은 텅스텐막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the conductive film is a tungsten film. 제 1 항에 있어서, 상기 금속배선은 알루미늄, 은, 구리와 같은 금속 또는 이를 주성분으로 하는 합금막을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The method of claim 1, wherein the metal wiring comprises a metal such as aluminum, silver, copper, or an alloy film containing the same as a main component.
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