KR20090081229A - 버퍼 출력 제어 회로 - Google Patents

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Abstract

본 발명은 외부 신호 또는 기준전압 신호의 전압 레벨 정보를 갖는 제어신호와, 상기 외부 신호를 기준전압 신호와 비교하여 내부 신호로 출력하는 버퍼부와, 상기 제어신호에 따라 상기 버퍼부로부터 출력되는 내부 신호의 출력을 제어하는 제어부를 포함하는 버퍼 출력 제어 회로에 관한 것이다.
Figure P1020080007199
버퍼부, 클럭 신호, 비교부

Description

버퍼 출력 제어 회로{BUFFER OUTPUT CONTROLLING CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 버퍼 출력 제어 회로에 관한 것이다.
일반적으로 DRAM(Dynamic random access memory)과 같은 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 셀을 포함하는 메모리 어레이로 구성된다. 특히, 디램 중에서도 동기식 디램(synchronous DRAM, 이하 SDRAM)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이터의 리드(read)/라이트(write) 동작이 수행된다. 이에 따라, SDRAM은 외부 클럭 신호에 동기되는 내부 클럭 신호를 생성하기 위한 버퍼 회로를 필요로 한다.
도 1 은 종래 기술에 의한 버퍼 회로의 블럭도이다.
도 1 에 도시한 바와 같이, 버퍼 회로는 외부 신호(E_CLK)를 기준전압 신호(VREF)와 비교하여 증폭시켜 출력하고, 출력신호(I_CLK0)의 레벨과 CMOS 레벨 버퍼의 로직 문턱 전압(Logic Threshold Voltage)의 관계에 따라 내부 신호(I_CLK1) 를 발생하도록 동작한다. 이렇게 발생된 신호(I_CLK1)가 DRAM 내부 신호로 사용된다.
한편, DRAM은 하이 스피드(High Speed), 저 전압(Low Voltage)이 요구됨에 따라 DRAM 내부의 소자들도 이를 위해 동작 레벨들이 낮아지고 있다. 즉, 노이즈에 대해서도 민감하게 된다.
그런데, 이러한 종래 기술에 의한 버퍼 회로는 노이즈에 의한 외부 신호(E_CLK)와 기준전압 신호(VREF)의 동작 전원 레벨이 비정상적이어도 증폭기 출력신호(I_CLK0)가 로직 문턱 전압만 만족하면 동작하므로 기대하지 않은 노이즈도 내부 신호로 전달될 수 있는 문제점이 있다.
따라서, 본 발명은 버퍼부로 입력되는 외부 신호(E_CLK)와 기준전압 신호(VREF)에 노이즈가 포함되어 입력될 때 버터부의 출력을 제어하여 디램 내부로 노이즈가 전달되는 것을 차단하는 버퍼 출력 제어 회로를 제시한다.
이러한 본 발명은 외부 신호 또는 기준전압 신호의 전압 레벨 정보를 갖는 제어신호와, 상기 외부 신호를 기준전압 신호와 비교하여 내부 신호로 출력하는 버퍼부와, 상기 제어신호에 따라 상기 버퍼부로부터 출력되는 내부 신호의 출력을 제어하는 제어부를 포함한다.
그리고, 본 발명은 레벨선택신호에 따라 외부 신호 또는 기준전압 신호의 동작 레벨 전원을 출력하는 선택부와, 상기 선택부의 출력신호와 기준전압 신호를 비교하여 제어신호를 출력하는 비교부와, 상기 외부 신호를 기준전압 신호와 비교하여 내부 신호로 출력하는 버퍼부와, 상기 제어신호에 따라 상기 버퍼부로부터 출력되는 내부 신호의 출력을 제어하는 제어부를 포함한다.
이러한 본 발명은 디램 외부의 노이즈가 디램 내부로 전달되어 오동작하는 것을 방지할 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명에 의한 버퍼 회로의 블럭도이다.
도 2 에 도시한 바와 같이, 본 발명은 레벨선택신호(SELECT)에 따라 외부 신호(E_CLK) 또는 기준전압 신호(VREF)의 동작 레벨 전원(SEL_H, SEL_L)을 출력하는 선택부(10)와, 상기 선택부(10)의 출력신호(SEL_H, SEL_L)와 기준전압 신호(VREF)를 비교하여 제어신호(COTROL)를 출력하는 비교부(20)와, 상기 외부 신호(E_CLK)를 기준전압 신호(VREF)와 비교하여 내부 신호(I_CLK1)로 출력하는 버퍼부(30)와, 상기 제어신호(CONTROL)에 따라 상기 버퍼부(30)로부터 출력되는 내부 신호(I_CLK1)의 출력을 제어하는 제어부(40)를 포함하여 이루어진다.
그리고, 본 발명은 외부 신호(E_CLK, E_CLKB)에 응답하여 샘플링 클럭 신호(S_CLK_H, S_CLK_L)를 상기 비교부(20)로 출력하는 클럭 발생부(50)를 더 포함한다. 도 3 은 상기 클럭 발생부(50)의 샘플링 클럭 신호(S_CLK_H, S_CLK_L)의 타이밍도로, 상기 비교부는 상기 샘플링 클럭 신호(S_CLK_H, S_CLK_L)에 동기하여 동작한다.
그리고, 상기 레벨선택신호(SELECT)는 외부 신호(E_CLK)와 기준전압 신호(VREF)의 전압 레벨에 따라 상기 버퍼부의 내부 신호 출력을 제어하기 위한 테스 트 모드 신호가 될 수 있다.
그리고, 상기 선택부(10)는 기준전압 신호(VREF)의 동작 레벨 전원을 출력하는 전원분배기(11)와, 상기 레벨선택신호(SELECT)에 따라 상기 외부 신호(E_CLK) 또는 상기 기준전압 신호(VREF)의 동작 레벨 전원(SEL_H, SEL_L)을 출력하는 선택기(12,13)를 포함한다.
상기 비교부(20)는 상기 선택부(10)의 출력신호(SEL_H, SEL_L)와 기준전압 신호(VREF)를 비교하여 비교신호(D_UP, D_DN)를 출력하는 비교기(21,22)와, 상기 비교기(21,22)의 출력신호(D_UP, D_DN)를 논리 연산하는 제1연산부(23)를 포함한다.
상기 버퍼부(30)는 외부신호(E_CLK)와 기준전압 신호(VREF)를 비교 증폭하여 출력하는 증폭부(31)와, 상기 증폭부(31)의 출력신호를 씨모스 로직 레벨(CMOS LOGIC LEVEL)로 버퍼링하는 버퍼(32)를 포함한다.
상기 제어부(40)는 상기 제어신호(CONTROL)와 상기 버퍼부(30)의 출력신호(I_CLK1)를 논리 연산하는 제2연산부(41)를 포함한다. 즉, 상기 제어부(40)는 상기 제어신호(CONTROL)가 일정 로직 레벨일 때 상기 버퍼부(30)의 출력신호(I_CLK1)를 내부 신호(I_CLK)로 출력한다.
이와 같이 구성된 본 발명의 동작을 도면을 참고하여 상세히 설명하면 다음과 같다.
도 4 는 본 발명에 의한 비교부 입력신호의 예를 도시한 도면이고, 도 5 는 본 발명에 의한 비교부 입력신호에 따른 출력 진리표이다.
도 4 에 도시한 바와 같이, 상기 버퍼부(30)로 입력되는 신호의 상태는 Case1(a)(b)(c)의 경우와, Case2(a)(b)(c)의 경우가 있다. Case1(a)(b)(c)의 경우는 레벨선택신호(SELECT)에 의해 외부 신호(E_CLK)가 선택된 경우이고, Case2(a)(b)(c)의 경우는 기준전압 신호(VREF)가 선택된 경우이다.
먼저, 레벨선택신호(SELECT)에 의해 외부 신호(E_CLK)가 선택된 경우 선택부(10)는 외부 신호(E_CLK)의 동작 레벨 전원(SEL_H, SEL_L)을 비교부(20)로 출력한다.
이어서, 비교부(20)는 상기 동작 레벨 전원(SEL_H, SEL_L)과 기준전압 신호(VREF)를 비교하여 비교신호(D_UP, D_DN)를 출력한다. 여기서, 상기 비교부(20)는 상기 동작 레벨 전원(SEL_H, SEL_L)이 기준전압 신호(VREF)보다 높으면 하이, 낮은면 로우 신호를 비교신호(D_UP, D_DN)로 출력한다.
이때, 비교부(20)는 도 3 에 도시한 샘플링 클럭 신호(S_CLK_H, S_CLK_L)의 하이 구간에서 동작하게 된다.
이후, 비교부(20)의 제1연산부(23)는 비교신호(D_UP, D_DN)에 응답하여 논리 연산하여 제어신호(CONTROL)를 출력한다.
즉, 외부 신호의 동작 레벨 전원(SEL_H, SEL_L)의 상태에 따라 제어신호(CONTROL)의 상태가 결정된다.
그리고, 레벨선택신호(SELECT)에 의해 기준전압 신호(VREF)가 선택되었다면, Case2(a)(b)(c)의 경우로 이후 동작은 위와 같다.
도 5 에 도시한 바와 같이, 본 발명은 외부 신호(E_CLK)와 기준전압 신 호(VREF)의 상태에 따라 비교부(20)로부터 출력되는 제어신호(CONTROL)의 상태가 결정된다.
결국, 도 4 의 6가지 경우에 대하여, 도 5 의 진리표와 같은 제어신호의 상태가 결정되어 제어부(40)에 의해 버퍼부 출력을 최종 제어하여 내부신호(I_CLK)로 전달하게 된다. 이때, 상기 제어부(40)는 제어신호가 하이 신호일 때 버퍼부(30)의 출력신호(I_CLK1)를 내부신호(I_CLK)로 출력한다.
즉, 본 발명은 외부 신호(E_CLK) 또는 기준전압 신호(VREF)의 동작 레벨 전원(SEL_H, SEL_L)과 기준전압 신호(VREF)를 비교하여 제어신호(CONTROL)를 출력하고, 상기 제어신호의 상태에 따라 버퍼부(30)의 출력을 제어하여 기대치 않은 노이즈가 내부 신호로 전달되는 것을 차단한다.
본 발명은 인에이블 신호(EN)가 활성활 될 때의 동작을 가정하여 설명하였으며 디스에이블시 종래기술의 버퍼 동작과 같이 동작한다.
도 1 은 종래 기술에 의한 버퍼 회로의 블럭도이다.
도 2 는 본 발명에 의한 버퍼 회로의 블럭도이다.
도 3 은 도 2 의 클럭 발생부의 샘플링 클럭의 타이밍도이다.
도 4 는 본 발명에 의한 비교부 입력신호의 예를 도시한 도면이다.
도 5 는 본 발명에 의한 비교부 입력신호에 따른 출력 진리표이다.

Claims (14)

  1. 외부 신호 또는 기준전압 신호의 전압 레벨 정보를 갖는 제어신호와;
    상기 외부 신호를 기준전압 신호와 비교하여 내부 신호로 출력하는 버퍼부와;
    상기 제어신호에 따라 상기 버퍼부로부터 출력되는 내부 신호의 출력을 제어하는 제어부;
    를 포함하는 버퍼 출력 제어 회로.
  2. 제 1 항에 있어서,
    상기 버퍼부는 외부신호와 기준전압 신호를 비교 증폭하여 출력하는 증폭부와;
    상기 증폭부의 출력신호를 씨모스 로직 레벨로 버퍼링하는 버퍼;
    를 포함하는 버퍼 출력 제어 회로.
  3. 제 1 항에 있어서,
    상기 제어부는 상기 제어신호와 상기 버퍼부의 출력신호를 논리 연산하는 연산부;를 포함하는 버퍼 출력 제어 회로.
  4. 제 1 항에 있어서,
    상기 제어부는 상기 제어신호가 일정 로직 레벨일 때 상기 버퍼부의 출력신호를 내부 신호로 출력하는 논리소자;
    를 포함하는 버퍼 출력 제어 회로.
  5. 제 1 항에 있어서,
    상기 제어부는 인에이블 신호에 응답하여 활성화되는 버퍼 출력 제어 회로.
  6. 레벨선택신호에 따라 외부 신호 또는 기준전압 신호의 동작 레벨 전원을 출력하는 선택부와;
    상기 선택부의 출력신호와 기준전압 신호를 비교하여 제어신호를 출력하는 비교부와;
    상기 외부 신호를 기준전압 신호와 비교하여 내부 신호로 출력하는 버퍼부와;
    상기 제어신호에 따라 상기 버퍼부로부터 출력되는 내부 신호의 출력을 제어하는 제어부;
    를 포함하는 버퍼 출력 제어 회로.
  7. 제 6 항에 있어서,
    상기 선택부는 기준전압 신호의 동작 레벨 전원을 출력하는 전원분배기와;
    상기 레벨선택신호에 따라 상기 외부 신호와 또는 상기 기준전압 신호의 동작 레벨 전원을 출력하는 선택기;
    를 포함하는 버퍼 출력 제어 회로.
  8. 제 7 항에 있어서,
    상기 레벨선택신호는 외부 신호와 기준전압 신호의 전압 레벨에 따라 상기 버퍼부의 내부 신호 출력을 제어하기 위한 테스트 모드 신호인 버퍼 출력 제어 회로.
  9. 제 6 항에 있어서,
    상기 비교부는 상기 선택부의 출력신호와 기준전압 신호를 비교하여 비교신호를 출력하는 비교기와;
    상기 비교기의 출력신호를 논리 연산하는 제1연산부;
    를 포함하는 버퍼 출력 제어 회로.
  10. 제 6 항에 있어서,
    상기 버퍼 출력 제어 회로는 상기 외부 신호에 응답하여 샘플링 클럭 신호를 상기 비교부로 출력하는 클럭 발생부;
    를 더 포함하는 버퍼 출력 제어 회로.
  11. 제 6 항에 있어서,
    상기 버퍼부는 외부신호와 기준전압 신호를 비교 증폭하여 출력하는 증폭부와;
    상기 증폭부의 출력신호를 씨모스 로직 레벨로 버퍼링하는 버퍼;
    를 포함하는 버퍼 출력 제어 회로.
  12. 제 6 항에 있어서,
    상기 제어부는 상기 제어신호와 상기 버퍼부의 출력신호를 논리 연산하는 제2연산부;를 포함하는 버퍼 출력 제어 회로.
  13. 제 6 항에 있어서,
    상기 제어부는 상기 제어신호가 일정 로직 레벨일 때 상기 버퍼부의 출력신호를 내부 신호로 출력하는 논리소자;
    를 포함하는 버퍼 출력 제어 회로.
  14. 제 6 항에 있어서,
    상기 선택부와 비교부와 제어부는 인에이블 신호에 응답하여 활성화되는 버퍼 출력 제어 회로.
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* Cited by examiner, † Cited by third party
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US8242804B2 (en) 2010-09-30 2012-08-14 SK hynix, Inc. Impedance control signal generation circuit and impedance control method of semiconductor circuit

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